DE112012004930B4 - Verfahren zur Herstellung von Halbleiter-Einheiten mit Kontaktstrukturen für Halbleitertransistoren - Google Patents

Verfahren zur Herstellung von Halbleiter-Einheiten mit Kontaktstrukturen für Halbleitertransistoren Download PDF

Info

Publication number
DE112012004930B4
DE112012004930B4 DE112012004930.6T DE112012004930T DE112012004930B4 DE 112012004930 B4 DE112012004930 B4 DE 112012004930B4 DE 112012004930 T DE112012004930 T DE 112012004930T DE 112012004930 B4 DE112012004930 B4 DE 112012004930B4
Authority
DE
Germany
Prior art keywords
silicide
forming
semiconductor
layer
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE112012004930.6T
Other languages
English (en)
Other versions
DE112012004930T5 (de
Inventor
c/o IBM Corporation Alptekin Emre
c/o IBM Corporation Vega Reinaldo A.
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Elpis Technologies Inc Ca
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112012004930T5 publication Critical patent/DE112012004930T5/de
Application granted granted Critical
Publication of DE112012004930B4 publication Critical patent/DE112012004930B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Verfahren, das aufweist: Bereitstellen eines Halbleitersubstrats (101) mit zwei Gate-Strukturen, die auf der Oberseite desselben ausgebildet sind, wobei die zwei Gate-Strukturen in einer ersten Inter-Layer-Dielektrikum-Schicht (ILD-Schicht) (105) eingebettet sind; epitaxiales Bilden eines ersten Halbleiterbereichs (121, 221) zwischen der ersten und der zweiten Gate-Struktur innerhalb der ersten ILD-Schicht; epitaxiales Bilden eines zweiten Halbleiterbereichs (122, 222) direkt auf der Oberseite des ersten Halbleiterbereichs, wobei sich der zweite Halbleiterbereich innerhalb einer zweiten ILD-Schicht (106, 206) auf der Oberseite der ersten ILD-Schicht befindet und eine Breite aufweist, die breiter als eine Breite des ersten Halbleiterbereichs ist; und Bilden eines Silicides (131, 141, 231) in einem oberen Anteil des zweiten Halbleiterbereichs, wobei das Bilden des Silicides ein Bilden des Silicides derart aufweist, dass es eine gekrümmte Grenzfläche mit einer Gesamtbreite aufweist, die breiter als jene des zweiten epitaxial gewachsenen Bereichs ist.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht den Vorteil der Priorität der United States Patentanmeldung S/N: 13/330 817 mit dem Titel ”Contact Structures for Semiconductor Transistors”, die am 20. Dezember 2011 eingereicht wurde, deren Inhalt hierin durch Verweis in ihrer Gesamtheit aufgenommen ist.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der Herstellung von Halbleiter-Einheiten und bezieht sich im Besonderen auf Kontaktstrukturen für Halbleitertransistoren sowie ein Verfahren zum Herstellen derselben.
  • HINTERGRUND
  • Auf dem Gebiet der Herstellung von Halbleiter-Einheiten werden aktive Halbleiter-Einheiten, wie zum Beispiel Transistoren, im allgemeinen durch Prozesse hergestellt oder gefertigt, die üblicherweise als Front-End-of-Line(FEOL)-Technologien bekannt sind. Ein Transistor kann zum Beispiel ein Feldeffekttransistor (FET) sein oder kann spezieller ein Komplementär-Metall-Oxid-Halbleiter(CMOS)-FET sein. Ein FET kann außerdem ein mit einem Dotierstoff vom p-Typ dotierter PFET oder ein mit einem Dotierstoff vom n-Typ dotierter NFET sein. In der letzten Zeit wurden aufgrund ihrer gegenüber einem herkömmlichen CMOS-FET auf der Grundlage von Poly überlegenen Leistungsfähigkeit High-k-Metall-Gate(HKMG)-Halbleitertransistoren eingeführt. Darüber hinaus wurde ein Ersetzungs-Metall-Gate(RMG)-Prozess entwickelt, um die Leistungsfähigkeit der HKMG-Transistoren weiter zu steigern.
  • Im Allgemeinen werden nach einer Bildung der Struktur eines Transistors leitfähige Kontakte gebildet, um Source, Drain und/oder Gate des Transistors zu verbinden, um den Transistor vollständig funktionsfähig zu machen. Mit dem kontinuierlichen Herunterskalieren in der Abmessung von Einheiten in einem integrierten Schaltungsaufbau wird auch der tatsächliche Platz für ein Bilden von zugehörigen Kontakten immer geringer.
  • Da die Abmessungen von Einheiten skalieren, nimmt der Widerstand von Silicid zu Source-Drain (spezifischer elektrischer Widerstand der Grenzfläche mal Kontaktlänge) mit dem Inversen der Source-/Drain-Kontaktlänge zu. Der spezifische elektrische Widerstand der Grenzfläche von Silicid zu Source-Drain ist durch die Dotierkonzentration der Grenzfläche bestimmt, die durch die Dotierfeststofflöslichkeit und die Barrierenhöhe begrenzt ist, die ihrerseits durch die Wahl des Metalls bestimmt ist. Bekannte Lösungen für ein Skalieren des spezifischen elektrischen Widerstands der Grenzfläche beinhalten ein Verwenden von Metallen Seltener Erden, die für einen spezifischen Typ von Ladungsträgern eine verringerte Barrierenhöhe aufweisen, sowie von Dotierstoff-Segregationstechniken, die Dotierstoffe an der Grenzfläche des Kontakts ”anhäufen”, um das elektrische Feld an der Grenzfläche des Kontakts zu erhöhen, was wiederum die Barrierenhöhe des Kontakts verringert. Da es eine obere Grenze für die Dotierstofflöslichkeit und eine untere Grenze für die mit Dotierstoff-Anhäuf-Techniken erreichbare Kontaktbarrierenhöhe gibt (typischerweise Null oder nahezu Null), existiert notwendigerweise eine Grenze für den spezifischen elektrischen Widerstand der Grenzfläche. Da das Rastermaß der Einheiten herunterskaliert, tut dies auch die Kontaktfläche, was bedeutet, dass der spezifische elektrische Widerstand der Grenzfläche um wenigstens das gleiche Maß skalieren muss, um den gleichen prozentweisen Beitrag des Kontaktwiderstands zu dem gesamten Widerstand im Ein-Zustand aufrecht zu erhalten. Möglicherweise ist dies aufgrund der vorstehend erwähnten Beschränkungen nicht länger möglich, wobei erwartet wird, dass der Kontaktwiderstand an diesem Punkt dominiert. Daher sind für eine gegebene Abmessung von Einheiten im Licht der Notwendigkeit, den Kontaktwiderstand aufgrund der gestiegenen Rolle, die der Kontaktwiderstand in dem gesamten Widerstand im Ein-Zustand in offensiv skalierten MOSFETs spielt, Verfahren, um die Silicid-Kontaktfläche zu vergrößern, für zukünftige Knoten zunehmend von Bedeutung.
  • Die US 7 977 800 B2 offenbart ein Halbeleitergerät und Verfahren zu dessen Herstellung. Das Halbleitergerät weist auf: einen Transistor mit einer Gate-Elektrode auf einem Halbleitersubstrat, erste und ein zweite Source/Drain-Gebiete auf Teilen des Halbleitersubstrats auf beiden Seiten der Gate-Elektrode, eine Gate-Durchkontaktierung auf einer Stelle gegenüberliegend der Gate-Elektrode relative zu dem ersten Source/Drain-Gebiet und eine erste Silizium-Germanium Schicht auf dem ersten Source/Drain-Gebiet, die eine obere Fläche des Halbeleitersubstrats überragt. Die Gate-Durchkontaktierung und das erste Source/Drain-Gebiet sind miteinander mittels einer lokalen Durchkontaktierungsstruktur umfassend die erste Silizium-Germanium Schicht verbunden.
  • Die US 6 316 320 B1 offenbart ein DRAM Gerät mit verbesserter Zuverlässigkeit von Speicherzellen und Verfahren zu dessen Herstellung, bei denen epitaktische Bereiche von Knotenkontakten bis oberhalb des Gates reichen.
  • De US 5 739 563 A1 offenbart ein ferroelektrisches Halbleitergerät mit einer Barium-Titanat Schicht und Verfahren zu dessen Herstellung, bei der ein einkristalliner Kontenkontakt aus Silizium in eine Kontaktöffnung einer ILD-Schicht gewachsen wird. Dieser weist oben einen breiteren Bereich auf, in dem ein Silizid gebildet wird.
  • KURZDARSTELLUNG
  • Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren, das aufweist: Bereitstellen eines Halbleitersubstrats mit zwei Gate-Strukturen, die auf der Oberseite desselben ausgebildet sind, wobei die zwei Gate-Strukturen in einer ersten Inter-Layer-Dielektrikum-Schicht (ILD-Schicht) eingebettet sind; epitaxiales Bilden eines ersten Halbleiterbereichs zwischen der ersten und der zweiten Gate-Struktur innerhalb der ersten ILD-Schicht; epitaxiales Bilden eines zweiten Halbleiterbereichs direkt auf der Oberseite des ersten Halbleiterbereichs, wobei sich der zweite Halbleiterbereich innerhalb einer zweiten ILD-Schicht auf der Oberseite der ersten ILD-Schicht befindet und eine Breite aufweist, die breiter als eine Breite des ersten Halbleiterbereichs ist; und Bilden eines Silicides in einem oberen Anteil des zweiten Halbleiterbereichs, wobei das Bilden des Silicides ein Bilden des Silicides derart aufweist, dass es eine gekrümmte Grenzfläche mit einer Gesamtbreite aufweist, die breiter als jene des zweiten epitaxial gewachsenen Bereichs ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird aus der folgenden detaillierten Beschreibung von bevorzugten Ausführungsformen in Verbindung mit den begleitenden Zeichnungen vollständiger verständlich und ersichtlich, in denen:
  • 1 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren gemäß einer Ausführungsform der vorliegenden Erfindung ist;
  • 2 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 1 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 3 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 2 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 4 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 3 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 5 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 4 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 6 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 5 dargestellten Schritt gemäß einer nicht erfindungsgemäßen Variante ist;
  • 7 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 5 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 8 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 1 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 9 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 8 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 10 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 9 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 11 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 10 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 12 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 11 dargestellten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 13 eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 12 dargestellten Schritt gemäß einer nicht erfindungsgemäßen Variante ist;
  • Es ist ersichtlich, dass Elemente in den Zeichnungen für den Zweck der Einfachheit und Klarheit der Darstellung nicht notwendigerweise maßstabsgetreu gezeichnet wurden. Zum Beispiel können die Abmessungen von einigen der Elemente für den Zweck der Klarheit übertrieben relativ zu denen von anderen Elementen dargestellt sein.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • In der folgenden detaillierten Beschreibung sind zahlreiche spezifische Details dargelegt, um ein genaues Verstehen von verschiedenen Ausführungsformen der Erfindung bereitzustellen.
  • Im Interesse darin, die Darstellung des Wesens und/oder der Ausführungsformen der Erfindung nicht unklar zu machen, können in der folgenden detaillierten Beschreibung einige Prozessschritte und/oder Operationen, die auf dem Fachgebiet bekannt sind, zum Zweck der Präsentation und/oder der Darstellung miteinander kombiniert worden sein und können in einigen Fällen nicht detailliert beschrieben worden sein. In weiteren Fällen können einige Prozessschritte und/oder Operationen, die auf dem Fachgebiet bekannt sind, überhaupt nicht beschrieben worden sein. Darüber hinaus können einige allgemein bekannte Prozesstechniken für Einheiten nicht detailliert beschrieben worden sein, und in einigen Fällen kann zwecks Verweis Bezug auf weitere veröffentlichte Artikel, Patente und/oder veröffentlichte Patentanmeldungen genommen werden, um die Beschreibung des Wesens und/oder der Ausführungsformen der Erfindung nicht unklar zu machen. Es versteht sich, dass die folgenden Beschreibungen ziemlich fokussiert auf ausgeprägte Merkmale und/oder Elemente von verschiedenen Ausführungsformen der Erfindung sein können.
  • Die Erfindung stellt ein Verfahren bereit, um den Widerstand der Grenzfläche von Silicid zu Source-Drain zu verringern, indem die Silicid-Kontaktfläche vergrößert wird. In der hier dargestellten Erfindung wird ein epitaxialer Kontakt-Durchkontakt mit einer breiteren oder größeren Kontaktabmessung oberhalb der Gate-Ebene gebildet, der die Kontaktfläche von Silicid zu Source-Drain definiert. Nach der Durchkontaktöffnung wird eine stark dotierte epitaxiale Dünnschicht gewachsen und planarisiert. Im Anschluss daran wird ein Silicid selektiv in den gewachsenen Schichten gebildet, und der Prozess fährt mit Middle-of-Line(MOL)-Prozessen fort. Der Vorteil dieser Vorgehensweise liegt darin, dass mittels Anheben der Source-/Drain-Kontakte auf über die Gate-Ebene die Kontaktfläche ohne das Risiko, den Kontakt mit der Gate-Elektrode kurzzuschließen, vergrößert werden kann. Wird die Gate-Elektrode ”weit” weg von den Source-/Drain-Übergängen gezogen, ist des Weiteren das Risiko eines kontakt-induzierten Übergangsleckverlusts gering oder gleich Null, was bedeutet, dass die Dicke des Kontakt-Silicides nicht herunterskaliert zu werden braucht. Dies sollte nicht nur das Prozessfenster für eine Bildung von Silicid sondern auch das Prozessfenster für ein Bilden von Kontakten mit geringen Widerständen verbessern. Noch des Weiteren verringert die vergrößerte Kontaktfläche, die von dieser Vorgehensweise angeboten wird, die Variabilität in dem Kontaktwiderstand und daher die Variabilität in der Leistungsfähigkeit von Einheiten.
  • 1 ist eine anschauliche Darstellung eines Verfahrensschritts beim Bilden von Kontaktstrukturen für Transistoren gemäß einer Ausführungsform der vorliegenden Erfindung. Eine Ausführungsform des Verfahrens kann zum Beispiel mit einer Struktur beginnen, die einen ersten Transistor 10 und einen zweiten Transistor 20 aufweist, die auf einem Substrat 101 ausgebildet sind. Der erste und der zweite Transistor 10 und 20 können jeweils ein Gate oder eine Gate-Struktur 102 und Abstandshalter 103 aufweisen, die an Seitenwänden der Gate-Strukturen 102 ausgebildet sind. Die Gate-Strukturen 102 und die Abstandshalter 103 können in einer Inter-Layer-Dielektrikum(ILD)-Schicht 105 eingebettet sein, die eine Höhe aufweist, die wenigstens die gleiche wie oder höher als jene der Gate-Strukturen 102 und der Abstandshalter 103 ist. Der erste und der zweite Transistor 10 und 20 können außerdem Source-/Drain-Bereiche 104 beinhalten, die im Inneren des Substrats 101 benachbart zu den Gate-Strukturen 102 ausgebildet sind.
  • Mit dem immer weitergehenden Skalieren des tatsächlichen Platzes können der erste Transistor 10 und der zweite Transistor 20 in enger Nachbarschaft gebildet werden und können sich einen gemeinsamen Source-/Drain-Bereich in einem Gebiet zwischen ihren jeweiligen Gate-Strukturen 102 teilen. Ausführungsformen der vorliegenden Erfindung stellen eine Kontaktstruktur bereit, die einen verringerten Silicid-Gesamtwiderstand im Vergleich zu jenen aufweist, die auf dem Fachgebiet üblicherweise bekannt sind.
  • Die 2 bis 5 und 7 sind anschauliche Darstellungen von Schritten eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 1 dargestellten Schritt gemäß einer Ausführungsform der Erfindung. Eine Ausführungsform des Verfahrens beinhaltet zum Beispiel ein Bilden einer dielektrischen Schicht 106, zum Beispiel durch Abscheidung, auf der Oberfläche der ILD-Schicht 105, wie in 2 dargestellt wird. Die dielektrische Schicht 106, die ebenso als eine ILD-Schicht bezeichnet werden kann, kann sich vom Material her von jenem der ILD-Schicht 105 unterscheiden. Eine Auswahl der dielektrischen Schichten 105 und 106 kann derart durchgeführt werden, dass eine Ätzselektivität zwischen der dielektrischen Schicht 105 und der dielektrischen Schicht 106 bereitgestellt werden kann, wenn Durchkontaktöffnungen durch Ätzen darin gebildet werden. Wenn zum Beispiel in der dielektrischen Schicht 105 ein Nitrid verwendet wird, kann die Schicht 106 aus einem Oxid hergestellt werden oder umgekehrt. Es können auch noch weitere Typen von dielektrischen Materialien für die Schichten 105 und 106 verwendet werden, so lange eine angemessene Ätzselektivität zur Verfügung gestellt wird.
  • Bei der Abscheidung einer dielektrischen Schicht 106 können eine oder mehrere Durchkontaktöffnungen in Zwischenräumen zwischen Gate-Strukturen von Transistoren hergestellt werden, wo leitfähige Kontakte zu Transistoren zu bilden sind. In 3 kann eine Durchkontaktöffnung 111 zum Beispiel zwischen den Gate-Strukturen 102 des ersten und des zweiten Transistors 10 und 20 hergestellt werden. Ähnliche Durchkontaktöffnungen können in weiteren Gebieten der dielektrischen Schichten 105 und 106 gebildet werden, wo immer es wünschenswert ist. Zur einfachen Beschreibung ist die folgende Beschreibung jedoch auf ein Bilden eines Kontakts zwischen den Gate-Strukturen 102 der Transistoren 10 und 20 fokussiert.
  • Die Durchkontaktöffnung 111 zwischen den Transistoren 10 und 20 kann durch einen photolithographischen Strukturierungsprozess gebildet werden. Zum Beispiel kann zuerst eine Photoresiststruktur (nicht gezeigt) auf der Oberseite der dielektrischen Schicht 106 gebildet werden. Die Struktur der Photoresistschicht kann dann durch einen Ätzprozess, wie beispielsweise einen gerichteten reaktiven Ionenätz(RIE)-Prozess, hinunter in die dielektrische Schicht 106 und kontinuierlich in die dielektrische Schicht 105 transferiert werden. Die dadurch gebildete Durchkontaktöffnung 111 kann eine Breite L1 aufweisen und kann den Source-/Drain-Bereich 104 zwischen den Gate-Strukturen 102 der Transistoren 10 und 20 freilegen. In einer Ausführungsform kann die Durchkontaktöffnung 111 auf den Seitenwänden von den dielektrischen Schichten 105 und 106 umgeben sein, ohne die Abstandshalter 103 der Transistoren 10 und 20 freizulegen. Während der Herstellung der Durchkontaktöffnung 111 wird der RIE-Prozess nicht in spezifischer Weise selektiv bezüglich entweder der dielektrischen Schicht 105 oder der dielektrischen Schicht 106 gemacht, so lange beide Schichten mit relativer Leichtigkeit geätzt werden können.
  • Nach dem Bilden der Durchkontaktöffnung 111 kann eine Ausführungsform der vorliegenden Erfindung ein Anwenden eines zweiten Ätzprozesses beinhalten, um eine weitere Öffnung 112 zu erzeugen, die mit der Durchkontaktöffnung 111 überlappt und auf der Oberseite derselben sitzt. Die Öffnung 112 kann durch einen selektiven Ätzprozess, der die dielektrische Schicht 105 als eine Ätzstoppschicht einsetzt, lediglich im Inneren der dielektrischen Schicht 106 gebildet werden. Wie in 4 dargestellt ist, kann die Öffnung 112 eine Breite L2 aufweisen, die breiter als L1 ist. In einer Ausführungsform kann der selektive Ätzprozess Seitenwände der Öffnung 112 erzeugen, die im Wesentlichen vertikal relativ zu dem Substrat 101 sind, wie in 4 dargestellt ist. In einer weiteren Ausführungsform können die Bedingungen des selektiven Ätzprozesses sorgfältig eingestellt und/oder gesteuert werden, um sich verjüngende Seitenwände zu erzeugen, wie jene Seitenwände, die in 11 dargestellt sind, die mit einer weiteren Ausführungsform verknüpft ist. Seitenwände mit anderen Gestalten sind ebenso mögliche Ausführungsformen der vorliegenden Erfindung. In jedem Fall kann die Durchkontaktöffnung 112 eine Breite aufweisen, die breiter als jene der Durchkontaktöffnung 111 ist.
  • Darüber hinaus ist für einen Fachmann ersichtlich, dass die Bildung der Durchkontaktöffnungen 111 und 112 durch weitere Mittel erreicht werden kann, wie beispielsweise weitere Damaszener-Prozesse. Zum Beispiel kann die breitere Durchkontaktöffnung 112 als erstes durch Ätzen des Inneren der dielektrischen Schicht 106 gebildet werden. Dem folgt im Anschluss ein Prozess zum Bilden der schmaleren Durchkontaktöffnung 111 im Inneren der dielektrischen Schicht 105 über die Öffnung der Durchkontaktöffnung 112. Für die Schichten 105 und 106 werden hier lediglich für den Zweck der Ätzselektivität unterschiedliche dielektrische Materialien verwendet. Für die dielektrischen Schichten 105 und 106 kann jedoch das gleiche Material verwendet werden, sollte eine Durchkontaktöffnung mit einer größeren Öffnung an einem oberen Anteil und einer kleineren Öffnung an einem unteren Anteil einer dielektrischen Schicht durch eine gegenwärtig existierende oder in der Zukunft entwickelte Technik gebildet werden können. Zum Beispiel kann eine sich verjüngende Öffnung im Inneren einer einzelnen dielektrischen Schicht mit einer kleineren Öffnung an der Unterseite, die den Source-/Drain-Bereich 104 freilegt, und einer größeren Öffnung an der Oberseite der dielektrischen Schicht gebildet werden.
  • Im Anschluss an die Erzeugung der Durchkontaktöffnungen 111 und 112 kann ein Halbleitermaterial epitaxial in der Öffnung gewachsen werden, um einen ersten epitaxial gewachsenen Bereich 121 im Inneren der Durchkontaktöffnung 111 in der dielektrischen Schicht 105 und nachfolgend einen zweiten epitaxial gewachsenen Bereich 122 im Inneren der Durchkontaktöffnung 112 in der dielektrischen Schicht 106 zu bilden. Das epitaxial gewachsene Halbleitermaterial kann als nicht beschränkende Beispiele ein Material auf der Grundlage von Silicium, ein Material auf der Grundlage von Germanium und/oder ein III-V-Halbleitermaterial beinhalten. Der epitaxial gewachsene Bereich 122 kann eine Breite L2 aufweisen, die durch die Breite der Durchkontaktöffnung 112 definiert ist, die größer als jene des ersten epitaxial gewachsenen Bereichs 121 ist, die durch die Breite der Durchkontaktöffnung 111 definiert ist. Da die Durchkontaktöffnung 112 im Inneren der dielektrischen Schicht 106 gebildet wird, die sich auf der Oberseite der dielektrischen Schicht 105 befindet, die höher als eine Oberseite der Gate-Strukturen 102 ist, wird der zweite epitaxial gewachsene Bereich 122 darüber hinaus gemäß einer Ausführungsform auf einer Ebene gebildet, die sich oberhalb der Oberseite der Gate-Strukturen 102 des ersten und des zweiten Transistors 10 und 20 befindet.
  • Gemäß einer Ausführungsform kann die Durchkontaktöffnung 112 ausreichend breit erzeugt werden, um im Wesentlichen nahe bei, vertikal oder auf einer Oberseite der Abstandshalter 103 und/oder sogar teilweise auf der Oberseite der Gate-Strukturen 102 sowohl des Transistors 10 als auch des Transistors 20 zu sein. Nach einem epitaxialen Wachsen von Halbleitermaterial im Inneren der Durchkontaktöffnung 112 wird der epitaxial gewachsene Bereich 122 in einer Ausführungsform wenigstens teilweise auf der Oberseite der Abstandshalter 103 gebildet und kann in einer weiteren Ausführungsform teilweise auf der Oberseite der Gate-Strukturen 102 des ersten und des zweiten Transistors 10 und 20 gebildet werden.
  • Im Anschluss an den epitaxialen Wachstumsprozess, der die Durchkontaktöffnung 111 und die Durchkontaktöffnung 112 zum Beispiel mit einem Material aus Silicium füllt, wird in einem oberen Anteil des epitaxial gewachsenen Bereichs 122 ein Silicid gebildet. Zum Beispiel kann in einem Prozess zum Bilden eines Silicides 131, wie in 6, wie beispielsweise eines Nickel-Silicides, als erstes eine Schicht aus Nickel auf der Oberseite des epitaxial gewachsenen Bereichs 122 abgeschieden werden. Der epitaxial gewachsene Bereich 122 mit einer Nickel-Abscheidung kann nachfolgend einem thermischen Wärmebehandlungsprozess unter einer geeigneten Temperatur während einer geeigneten Dauer unterworfen werden, der bewirkt, dass Nickel in den oberen Anteil des epitaxial gewachsenen Bereichs 122 diffundiert und im Inneren des epitaxial gewachsenen Bereichs 122 mit Silicium verbunden wird, wodurch das Nickel-Silicid 131 gebildet wird. Weitere Typen eines leitfähigen Metallelements können verwendet werden, um auch noch weitere Typen eines Silicides zu bilden.
  • Wie in 6 anschaulich dargestellt ist, kann das Silicid 131 in einem oberen Anteil des epitaxial gewachsenen Bereichs 122 gebildet werden, um eine Grenzfläche 132 mit dem restlichen Anteil des epitaxial gewachsenen Bereichs 122 aufzuweisen. Das Silicid 131 weist ein Grenzflächengebiet 132 auf, dessen Breite L2 breiter als die Breite L1 einer Oberseite oder eines Querschnitts des epitaxial gewachsenen Bereichs 121 ist. Bei einem Vergleich mit einem Silicid, das auf andere Weise direkt in dem freiliegenden Gebiet des Source-/Drain-Bereichs 104 mit einer Breite L1 gebildet würde, hilft das vergrößerte Grenzflächengebiet 132 dabei, einen Silicid-Gesamtwiderstand zwischen dem Silicid und dem Source-/Drain-Bereich 104 zu verringern.
  • 7 ist eine anschauliche Darstellung eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 5 dargestellten Schritt gemäß einer Ausführungsform der Erfindung. In dieser Ausführungsform wird ein Silicid 141 mit einer Mehrfacetten-Grenzfläche 142 anstelle einer flachen Grenzfläche 132 gebildet, wie in 6 dargestellt. Erfindungsgemäß weist die Grenzfläche 142 des Silicides 141 mit ihren mehreren Facetten eine kombinierte Gesamtbreite auf, die breiter als die Breite des epitaxial gewachsenen Bereichs 122 ist. Die vergrößerte Breite der Silicid-Grenzfläche 142, daher ein kombiniertes Gesamt-Grenzflächengebiet, hilft dabei, den Silicid-Gesamtwiderstand zwischen dem Silicid 141 und dem Source-/Drain-Bereich 104 im Vergleich zu dem Silicid 131 in 6 weiter zu verringern.
  • Die 8 bis 12 sind anschauliche Darstellungen von Schritten eines Verfahrens zum Bilden von Kontaktstrukturen für Transistoren im Anschluss an den in 1 dargestellten Schritt gemäß einer weiteren Ausführungsform der Erfindung. Im Anschluss an den in 1 gezeigten Schritt kann zum Beispiel im Inneren der ILD-Schicht 105 eine Durchkontaktöffnung 211 gebildet werden. Die Durchkontaktöffnung kann eine Breite L1 aufweisen, den Source-/Drain-Bereich 104 in dem Substrat 101 freilegen und ist durch die ILD-Schicht 105 von den Gate-Strukturen 102 isoliert.
  • Nach der Bildung der Durchkontaktöffnung 211 kann im Inneren der Durchkontaktöffnung 211 ein Halbleitermaterial epitaxial gewachsen werden, das zum Beispiel ein Material auf der Grundlage von Silicium, ein Material auf der Grundlage von Germanium und/oder ein III-V-Halbleitermaterial beinhaltet, um einen ersten epitaxial gewachsenen Bereich 221 zu bilden, wie in 9 dargestellt ist. Der erste epitaxial gewachsene Bereich kann eine Breite L1, wie durch die Durchkontaktöffnung 211 definiert, und eine Höhe aufweisen, die höher als jene der ersten und der zweiten Gate-Struktur 102 des ersten und des zweiten Transistors 10 und 20 ist.
  • Im Anschluss an das epitaxiale Wachstum des epitaxial gewachsenen Bereichs 211 kann eine weitere dielektrische Schicht 206 zum Beispiel durch eine Abscheidung auf der Oberseite der dielektrischen Schicht 105 gebildet werden, die sowohl die dielektrische Schicht 105 als auch den epitaxial gewachsenen Bereich 221 bedeckt, wie in 10 dargestellt ist. Vor der Abscheidung kann ein chemisch-mechanischer Polier(CMP)-Prozess eingesetzt werden, um die Oberseite der dielektrischen Schicht 105 für die Abscheidung zu präparieren. Das Material der dielektrischen Schicht 206 kann sich von jenem der dielektrischen Schicht 105 unterscheiden, um während eines Prozesses des Erzeugens von Durchkontaktöffnungen im Inneren der dielektrischen Schicht 206 eine Ätzselektivität bereitzustellen, wobei die dielektrische Schicht 105 als eine Ätzstoppschicht verwendet wird. Eine Ausführungsform der vorliegenden Erfindung ist jedoch nicht in dieser Hinsicht beschränkt und für beide dielektrische Schichten 105 und 106 kann das gleiche dielektrische Material verwendet werden, und bei der Erzeugung von Durchkontaktöffnungen im Inneren der dielektrischen Schicht 206 können ohne die Hilfe der Ätzselektivität weitere Prozesse eingesetzt werden, wie zeitlich abgestimmte Ätzprozesse.
  • Im Anschluss an die Abscheidung der dielektrischen Schicht 206 kann im Inneren der dielektrischen Schicht 206 eine Durchkontaktöffnung 212 erzeugt werden, wie in 11 anschaulich dargestellt ist. Die Durchkontaktöffnung 212 kann direkt auf der Oberseite des epitaxial gewachsenen Bereichs 221 erzeugt werden und kann diesen unterhalb derselben daher freilegen. Die Durchkontaktöffnung 212 kann durch Ätzen oder eine weitere bestehende oder in der Zukunft entwickelte Technik gebildet werden, um unterschiedliche vertikale Gestalten aufzuweisen. Zum Beispiel kann die Durchkontaktöffnung 212 die Gestalt eines Trichters aufweisen oder sich verjüngende Seitenwände aufweisen, wie in 11 anschaulich dargestellt ist, oder sie kann weitere Gestalten aufweisen, wie die in 4 gezeigte Gestalt. Die Durchkontaktöffnung 212 kann ein Breite L2 aufweisen, die entlang der Höhe derselben variieren kann, die breiter als L1 der Durchkontaktöffnung 211 ist, wie in 8 dargestellt ist. Mit anderen Worten weist die Durchkontaktöffnung 212 eine Breite auf, die breiter als die Breite des epitaxial gewachsenen Bereichs 221 ist.
  • Nach einem Freilegen des epitaxial gewachsenen Bereichs 221 durch die Durchkontaktöffnung 212 hindurch kann ein weiteres Halbleitermaterial, welches das gleiche wie das Halbleitermaterial sein kann, das die Durchkontaktöffnung 211 füllt, oder sich von diesem unterscheiden kann, im Inneren der Durchkontaktöffnung 212 epitaxial gewachsen werden, um einen zweiten epitaxial gewachsenen Bereich 222 zu bilden, wie in 12 dargestellt ist. In einer Ausführungsform kann der epitaxial gewachsene Bereich 222 eine Oberseite und eine Unterseite aufweisen, wobei die Oberseite größer als die Unterseite ist. Die Unterseite, die eine direkte Grenzfläche zu dem epitaxial gewachsenen Bereich 221 bildet, kann eine vergleichbare Abmessung des Gebiets wie jene des epitaxial gewachsenen Bereichs 221 aufweisen. Der Querschnitt des epitaxial gewachsenen Bereichs 222 verändert sich oder nimmt entlang einer Höhe desselben zu.
  • Im Anschluss an das epitaxiale Wachstum von zum Beispiel einem Material auf der Grundlage von Silicium im Inneren der Durchkontaktöffnung 212 kann ein Silicid 231 auf einem oberen Anteil des epitaxial gewachsenen Bereichs 222 gebildet werden, wie in 13 anschaulich dargestellt ist. Das Silicid 231 kann eine Grenzfläche 232 zu dem Rest des epitaxial gewachsenen Bereichs 222 aufweisen, und die Grenzfläche 232 kann eine Breite aufweisen, die größer als die Breite des epitaxial gewachsenen Bereichs 221 ist. In einer Ausführungsform der Erfindung wird die Grenzfläche 232 des Silicids 231 so gebildet, dass sie mehrere Facetten aufweist, ähnlich der Grenzfläche 142, wie in 7 dargestellt ist, oder dass sie gekrümmt ist, wie beispielsweise mit einer elliptischen oder kreisförmigen Gestalt, um so eine kombinierte Gesamtbreite aufzuweisen, die noch breiter als jene des epitaxial gewachsenen Bereichs 222 ist. Gemäß einer Ausführungsform der vorliegenden Erfindung können vergrößerte Grenzflächengebiete des Silicides 231 einen Gesamtwiderstand des Silicides verringern und dabei helfen, die Leistungsfähigkeit der Transistoren 10 und 20 zu verbessern.

Claims (3)

  1. Verfahren, das aufweist: Bereitstellen eines Halbleitersubstrats (101) mit zwei Gate-Strukturen, die auf der Oberseite desselben ausgebildet sind, wobei die zwei Gate-Strukturen in einer ersten Inter-Layer-Dielektrikum-Schicht (ILD-Schicht) (105) eingebettet sind; epitaxiales Bilden eines ersten Halbleiterbereichs (121, 221) zwischen der ersten und der zweiten Gate-Struktur innerhalb der ersten ILD-Schicht; epitaxiales Bilden eines zweiten Halbleiterbereichs (122, 222) direkt auf der Oberseite des ersten Halbleiterbereichs, wobei sich der zweite Halbleiterbereich innerhalb einer zweiten ILD-Schicht (106, 206) auf der Oberseite der ersten ILD-Schicht befindet und eine Breite aufweist, die breiter als eine Breite des ersten Halbleiterbereichs ist; und Bilden eines Silicides (131, 141, 231) in einem oberen Anteil des zweiten Halbleiterbereichs, wobei das Bilden des Silicides ein Bilden des Silicides derart aufweist, dass es eine gekrümmte Grenzfläche mit einer Gesamtbreite aufweist, die breiter als jene des zweiten epitaxial gewachsenen Bereichs ist.
  2. Verfahren nach Anspruch 1, wobei das epitaxiale Bilden des ersten und des zweiten Halbleiterbereichs aufweist Ätzen einer ersten Durchkontaktöffnung (111, 211) innerhalb der ersten ILD-Schicht; Ätzen einer zweiten Durchkontaktöffnung (112, 212) innerhalb der zweiten ILD-Schicht unter Verwendung der ersten ILD-Schicht als einer Ätzstoppschicht, wobei die zweite Durchkontaktöffnung mit der ersten Durchkontaktöffnung überlappt; und epitaxiales Bilden des ersten und des zweiten Halbleiterbereichs innerhalb der ersten und der zweiten Durchkontaktöffnung, wobei die erste und die zweite ILD-Schicht aus unterschiedlichen ätzselektiven dielektrischen Materialien bestehen.
  3. Verfahren nach Anspruch 1, wobei das Bilden des Silicides ein Bilden des Silicides derart aufweist, dass es eine Grenzfläche mit mehreren Facetten (142) mit einer kombinierten Gesamtbreite aufweist, die breiter als jene des zweiten epitaxial gewachsenen Bereichs ist.
DE112012004930.6T 2011-12-20 2012-10-03 Verfahren zur Herstellung von Halbleiter-Einheiten mit Kontaktstrukturen für Halbleitertransistoren Expired - Fee Related DE112012004930B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US330,817 2011-12-20
US13/330,817 US8853862B2 (en) 2011-12-20 2011-12-20 Contact structures for semiconductor transistors
PCT/US2012/058514 WO2013095750A1 (en) 2011-12-20 2012-10-03 Contact structures for semiconductor transistors

Publications (2)

Publication Number Publication Date
DE112012004930T5 DE112012004930T5 (de) 2014-09-25
DE112012004930B4 true DE112012004930B4 (de) 2017-03-23

Family

ID=48609263

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112012004930.6T Expired - Fee Related DE112012004930B4 (de) 2011-12-20 2012-10-03 Verfahren zur Herstellung von Halbleiter-Einheiten mit Kontaktstrukturen für Halbleitertransistoren

Country Status (3)

Country Link
US (2) US8853862B2 (de)
DE (1) DE112012004930B4 (de)
WO (1) WO2013095750A1 (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8470700B2 (en) * 2010-07-22 2013-06-25 Globalfoundries Singapore Pte. Ltd. Semiconductor device with reduced contact resistance and method of manufacturing thereof
US8659032B2 (en) * 2012-01-31 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
CN103545208B (zh) * 2012-07-11 2018-02-13 中国科学院微电子研究所 半导体器件制造方法
US20140065799A1 (en) * 2012-09-03 2014-03-06 Intermolecular, Inc. Methods and Systems for Low Resistance Contact Formation
US8896030B2 (en) * 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
JP2015023161A (ja) * 2013-07-19 2015-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法ならびに電子機器
US9059205B2 (en) 2013-08-14 2015-06-16 International Business Machines Corporation Method of manufacturing a semiconductor device using source/drain epitaxial overgrowth for forming self-aligned contacts without spacer loss and a semiconductor device formed by same
US9673295B2 (en) 2014-05-27 2017-06-06 Globalfoundries Inc. Contact resistance optimization via EPI growth engineering
US9330972B2 (en) * 2014-08-12 2016-05-03 Globalfoundries Inc. Methods of forming contact structures for semiconductor devices and the resulting devices
US10249502B2 (en) * 2016-01-22 2019-04-02 International Business Machines Corporation Low resistance source drain contact formation with trench metastable alloys and laser annealing
US9997631B2 (en) * 2016-06-03 2018-06-12 Taiwan Semiconductor Manufacturing Company Methods for reducing contact resistance in semiconductors manufacturing process
US9905663B2 (en) 2016-06-24 2018-02-27 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with a reduced contact resistance
US10217707B2 (en) 2016-09-16 2019-02-26 International Business Machines Corporation Trench contact resistance reduction
US10079261B1 (en) * 2017-08-17 2018-09-18 Omnivision Technologies, Inc. Raised electrode to reduce dark current
CN110875237B (zh) * 2018-08-29 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109686663A (zh) * 2018-12-27 2019-04-26 上海华力微电子有限公司 一种半导体结构及其制造方法
US11935931B2 (en) 2020-06-06 2024-03-19 International Business Machines Corporation Selective shrink for contact trench

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739563A (en) * 1995-03-15 1998-04-14 Kabushiki Kaisha Toshiba Ferroelectric type semiconductor device having a barium titanate type dielectric film and method for manufacturing the same
US5895948A (en) * 1996-09-27 1999-04-20 Nec Corporation Semiconductor device and fabrication process thereof
US6287923B1 (en) * 1999-10-08 2001-09-11 Tzung-Han Lee Method of forming a MOS transistor
US6316320B1 (en) * 1997-04-04 2001-11-13 Mitsubishi Denki Kabushiki Kaisha DRAM device with improved memory cell reliability
DE10047149A1 (de) * 2000-09-22 2002-04-18 Infineon Technologies Ag Chain-FRAM
US7977800B2 (en) * 2007-10-31 2011-07-12 Panasonic Corporation Semiconductor device and fabrication method for the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5312768A (en) 1993-03-09 1994-05-17 Micron Technology, Inc. Integrated process for fabricating raised, source/drain, short-channel transistors
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
US5605853A (en) * 1996-05-28 1997-02-25 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a semiconductor device having 4 transistor SRAM and floating gate memory cells
JP2894283B2 (ja) * 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
EP0991115A1 (de) * 1998-09-28 2000-04-05 STMicroelectronics S.r.l. Prozess für die Bestimmung von Öffnungen in dielektrischen Schichten
US6248637B1 (en) 1999-09-24 2001-06-19 Advanced Micro Devices, Inc. Process for manufacturing MOS Transistors having elevated source and drain regions
TW497120B (en) * 2000-03-06 2002-08-01 Toshiba Corp Transistor, semiconductor device and manufacturing method of semiconductor device
EP1287555A1 (de) 2000-05-31 2003-03-05 Infineon Technologies North America Corp. Verfahren zur herstellung von dotiertem epitaktischem silizium auf einem siliziumsubstrat
US7176109B2 (en) 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6465312B1 (en) 2001-04-27 2002-10-15 Advanced Micro Devices, Inc. CMOS transistor with amorphous silicon elevated source-drain structure and method of fabrication
KR100455725B1 (ko) * 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100431295B1 (ko) * 2001-10-12 2004-05-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR20030048210A (ko) 2001-12-11 2003-06-19 주식회사 하이닉스반도체 반도체 소자의 컨택 플러그 형성 방법
US7294567B2 (en) * 2002-03-11 2007-11-13 Micron Technology, Inc. Semiconductor contact device and method
KR100467020B1 (ko) * 2002-07-26 2005-01-24 삼성전자주식회사 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
KR100437011B1 (ko) 2002-08-27 2004-06-23 삼성전자주식회사 금속실리사이드막을 갖는 반도체 소자의 형성방법
KR100505456B1 (ko) * 2002-11-27 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
JPWO2004097943A1 (ja) 2003-04-28 2006-07-13 松下電器産業株式会社 半導体装置とその製造方法
US7390710B2 (en) 2004-09-02 2008-06-24 Micron Technology, Inc. Protection of tunnel dielectric using epitaxial silicon
KR100591719B1 (ko) 2004-11-09 2006-06-22 삼성전자주식회사 에피텍셜 콘택 플러그 제조방법, 그 제조 방법을 이용한반도체 장치 제조 방법 및 그 제조 방법을 이용한 더블스택형 트랜지스터 제조 방법
KR100671563B1 (ko) 2004-12-23 2007-01-19 동부일렉트로닉스 주식회사 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법
KR100583732B1 (ko) * 2005-01-06 2006-05-26 삼성전자주식회사 보호막 패턴을 구비하는 디램 소자의 형성 방법 및 이에의해 형성된 디램 소자
US8018015B2 (en) * 2005-06-29 2011-09-13 Micron Technology, Inc. Buried conductor for imagers
KR100625124B1 (ko) * 2005-08-30 2006-09-15 삼성전자주식회사 스택형 반도체 장치의 제조 방법
JP5209196B2 (ja) * 2005-11-07 2013-06-12 三星電子株式会社 半導体装置の製造方法
US7456471B2 (en) 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US7825477B2 (en) 2007-04-23 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with localized stressor
US7663192B2 (en) 2008-06-30 2010-02-16 Intel Corporation CMOS device and method of manufacturing same
KR101090466B1 (ko) 2008-12-26 2011-12-06 주식회사 하이닉스반도체 낮은 컨택 저항을 갖는 반도체 메모리소자 및 그 제조방법
US8487354B2 (en) 2009-08-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving selectivity of epi process
US8609497B2 (en) 2010-02-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of dual EPI process for semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739563A (en) * 1995-03-15 1998-04-14 Kabushiki Kaisha Toshiba Ferroelectric type semiconductor device having a barium titanate type dielectric film and method for manufacturing the same
US5895948A (en) * 1996-09-27 1999-04-20 Nec Corporation Semiconductor device and fabrication process thereof
US6316320B1 (en) * 1997-04-04 2001-11-13 Mitsubishi Denki Kabushiki Kaisha DRAM device with improved memory cell reliability
US6287923B1 (en) * 1999-10-08 2001-09-11 Tzung-Han Lee Method of forming a MOS transistor
DE10047149A1 (de) * 2000-09-22 2002-04-18 Infineon Technologies Ag Chain-FRAM
US7977800B2 (en) * 2007-10-31 2011-07-12 Panasonic Corporation Semiconductor device and fabrication method for the same

Also Published As

Publication number Publication date
DE112012004930T5 (de) 2014-09-25
US20130154026A1 (en) 2013-06-20
US20140094014A1 (en) 2014-04-03
US8853862B2 (en) 2014-10-07
US9034755B2 (en) 2015-05-19
WO2013095750A1 (en) 2013-06-27

Similar Documents

Publication Publication Date Title
DE112012004930B4 (de) Verfahren zur Herstellung von Halbleiter-Einheiten mit Kontaktstrukturen für Halbleitertransistoren
DE102017122830B4 (de) Verfahren zur herstellung eines halbleiter-bauelements
DE102012214077B4 (de) Verfahren zum Bilden einer integrierten Schaltung
DE102011088717B4 (de) FINFET mit erhöhter Effizienz und Herstellverfahren
DE112013001404B4 (de) Verfahren zum Verhindern eines Kurzschließens von benachbarten Einheiten
DE60001601T2 (de) Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102009010174B9 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE112008002270B4 (de) Verfahren zur Herstellung von MOS-Strukturen mit einem geringeren Kontaktwiderstand
DE102006062862B4 (de) Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden
DE102006016550B4 (de) Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden und Verfahren zum Herstellen derselben
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102011088584B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10234392B4 (de) Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür
DE112012002700T5 (de) Verfahren und Struktur für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate
DE112004002307T5 (de) Transistor mit Silizium- und Kohlenstoffschicht in dem Kanalbereich
DE102011050958A1 (de) Hochspannungshalbleiterbauelemente
DE112020000199T5 (de) Transistorkanal mit Vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
DE112020000212B4 (de) Verfahren zur herstellung eines transistorkanals mit vertikal gestapelten nanoschichten, die durch finnenförmige brückenzonen verbunden sind
DE102006029701B4 (de) Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE112018006629T5 (de) Halbleiterbauelement, herstellungsverfahren davon und elektronische vorrichtung mit selbiger
DE2943435C2 (de) Halbleiteraufbau und Verfahren zu dessen Herstellung
DE4101130C2 (de) MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung
DE102015106185A1 (de) Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers
DE112006002377B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021823800

Ipc: H01L0021823400

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: ELPIS TECHNOLOGIES INC., CA

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: ELPIS TECHNOLOGIES INC., CA

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, NY, US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee