KR100591719B1 - 에피텍셜 콘택 플러그 제조방법, 그 제조 방법을 이용한반도체 장치 제조 방법 및 그 제조 방법을 이용한 더블스택형 트랜지스터 제조 방법 - Google Patents
에피텍셜 콘택 플러그 제조방법, 그 제조 방법을 이용한반도체 장치 제조 방법 및 그 제조 방법을 이용한 더블스택형 트랜지스터 제조 방법 Download PDFInfo
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Abstract
에피텍셜 콘택 플러그 제조방법, 그 제조 방법을 이용한 반도체 장치 제조 방법 및 그 제조 방법을 이용한 더블 스택형 트랜지스터 제조 방법에서, 층간절연막을 관통한 개구부에 의하여 노출된 반도체 기판에 선택적 에피텍셜 성장 기술을 이용하여 버섯 모양의 에피텍셜 플러그를 형성한다. 이어서, 상기 층간절연막 및 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성한다. 이어서, 상기 화학 기계적 연마 버퍼층 및 상기 에피텍셜 플러그를 화학 기계적 연마 공정으로 층간절연막의 표면이 노출될 때까지 평탄화하여 이루어진다. 상기 에피텍셜 플러그의 버섯 모양의 머리 부분이 떨어져 나가서 발생하는 스크래치를 억제하여 소자의 특성과 수율을 향상시킬 수 있다.
Description
도 1 내지 도 3은 종래의 더블 스택(Double Stacked)형 트랜지스터 제조 방법을 설명하기 위하여 도시된 단면도이다.
도 4는 종래의 더블 스택(Double Stacked)형 트랜지스터 제조 방법의 문제점을 설명하기 위하여 도시된 단면도이다.
도 5 내지 도 7은 종래의 더블 스택(Double Stacked)형 트랜지스터 제조 공정 중에 화학 기계적 연마 공정에서 발생하는 스크래치 발생 빈도수를 조사한 사진이다.
도 8 내지 도 11은 본 발명의 일 실시예에 따른 에피텍셜 콘택 플러그 제조 방법을 설명하기 위하여 도시된 단면도들이다.
도 12 내지 도 17은 도 8 내지 도 11에 도시한 에피텍셜 콘택 플러그 제조 방법을 이용하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위하여 도시된 단면도들이다.
도 18 내지 도 26은 도 8 내지 도 11에 도시한 에피텍셜 콘택 플러그 제조 방법을 이용하여 본 발명의 일 실시예에 따른 더블 스택(Double Stacked)형 트랜지스터 제조 방법을 설명하기 위하여 도시된 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100, 200, 300: 반도체 기판 12, 204, 302: 액티브 영역
14, 206, 304: 게이트 전극 16, 208, 306: 게이트 스페이서
18, 308; n+ 소스/드레인 영역
20b, 102a, 212a, 212b, 310a, 310b: 층간절연막
22, 104, 214, 312: 개구부 24, 106, 216, 314: 에피텍셜 플러그
24a, 106a, 216a, 314a: 에피텍셜 콘택 플러그
26, 318a: 반도체층 패턴 28, 320: 제2 게이트 전극
30, 322: 제2 게이트 스페이서 32, 324: p+ 소스/드레인
108, 218, 316: 화학 기계적 연마 버퍼층
202: 소자분리막 210; 소스/드레인 영역
318: 반도체층
본 발명은 에피텍셜 콘택 플러그 제조방법, 그 제조 방법을 이용한 반도체 장치 제조 방법 및 그 제조 방법을 이용한 더블 스택형 트랜지스터 제조 방법에 관한 것이다.
반도체 메모리 소자인 에스램(SRAM; Static Random Access Memory)은 래치(latch) 방식을 도입하여 회로적으로 항상 데이타를 저장할 수 있도록 만들어진 랜덤 액세스 메모리의 하나이다.
에스램(SRAM)은 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 소자로서 매우 각광받는 메모리 소자이다. 또한 DRAM과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
SRAM 셀은 2개의 풀다운(pull-down) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up)소자로 구성되고, 풀업 소자의 구성에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형과, 박막 트랜지스터(TFT; Thin Film Transistor)형의 3가지 구조로 분류된다.
완전 CMOS형은 PMOS 트랜지스터가 풀업 소자로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업소자로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 소자로 사용된다.
여기서, TFT형 에스램(SRAM) 소자는 셀 크기를 현저하게 줄일 수 있기 때문에, 기억소자 전용으로 사용되는 반도체 기억장치에 적용하기에 용이하다. 즉, TFT는 적층된 소자의 절연기판 상에 형성하기 때문에 고집적화에 용이하다.
또한, 최근에는 상기 완전 CMOS형 에스램(SRAM) 소자에서, PMOS 트랜지스터를 NMOS 트랜지스터 상부에 형성시키는 더블 스택(Double Stack)형 트랜지스터를 갖는 에스램(SRAM) 소자가 개발되고 있다.
상기 더블 스택(Double Stack)형 트랜지스터는 2개의 풀다운(pull-down) 소자와 2개의 억세스(access) 소자인 NMOS 트랜지스터를 기판에 형성하고, 상기 NMOS 트랜지스터와 연결되면서 그 상부에 2개의 풀업 소자인 PMOS 트랜지스터를 형성하는 것이다. 이렇게 제조된 더블 스택(Double Stack)형 트랜지스터를 갖는 에스램(SRAM) 소자는 셀 크기를 현저하게 줄일 수 있어서 고집적화에 유리하고, 상술한 TFT형 에스램(SRAM) 소자의 단점인 누설전류를 개선할 수 있다.
한편, 상술한 더블 스택(Double Stack)형 트랜지스터는 하부 기판에 위치하는 풀다운 소자인 NMOS 트랜지스터의 소스/드레인 영역과 상기 하부 기판의 상부에 형성되고, 풀업 소자인 PMOS 트랜지스터가 형성되는 반도체층 패턴 사이를 에피텍셜 콘택 플러그에 의하여 연결된다. 물론, NMOS 트랜지스터와 PMOS 트랜지스터 사이의 절연을 위하여 층간절연막이 형성되어 있다.
이러한 에피텍셜 콘택 플러그는 선택적 에피텍셜 성장(Selective Epitaxial Growth:SEG, 이후에는 주로 SEG라 명명함) 공정과 화학 기계적 연마(Chemical Mechanical Polishing) 공정을 이용하여 형성된다.
도 1 내지 도 3은 종래의 더블 스택(Double Stacked)형 트랜지스터 제조 방법을 설명하기 위하여 도시된 단면도이다.
먼저, 도 1을 참조하면, p형 불순물이 도핑된 반도체 기판(10)상에 소자분리막(도시하지 않음)을 형성하여 액티브 영역(12)을 정의한다. 반도체 기판(10)은 바람직하게 실리콘 기판이다. 이어서, 반도체 기판(10)상에 게이트 산화막(도시하지 않음), 게이트 폴리 실리콘 및 실리사이드 막질을 차례로 적층한 후 패터닝하여 게 이트 전극(14)을 형성한다. 이어서, 게이트 전극(14)이 형성된 반도체 기판(10) 상에 실리콘 질화막을 증착한 후에 이방성 식각을 수행하여 게이트 전극(14)의 양측에 게이트 스페이서(16)를 형성한다.
상기 게이트 전극(14)과 게이트 스페이서(16)에 의하여 노출된 액티브 영역(12) 에 고농도의 n+ 불순물을 이온주입을 실시하여 고농도의 n+ 소스/드레인영역(18)을 형성한다. 이로써, 풀다운 소자인 NMOS 트랜지스터를 완성한다.
도 2를 참조하면, 반도체 기판(10) 전면에 층간절연막(20)을 형성한다. 이때 층간절연막(20)은 산화막, 예를 들면 BPSG(BoroPhosphor Silicate Glass) 등의 유동성이 좋은 막질로 이루어진다. 이어서, 화학 기계적 연마(Chemical Mechanical Polishing;CMP, 이하에서는 종종 CMP라 명명함) 공정을 진행하여 층간 절연막(20)를 평탄화한다.
이어서, 평탄화된 층간절연막(20a) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 이용하여 층간절연막(20a)을 식각하여 상기 반도체 기판의 소오스/드레인 영역(18)이 노출되도록 개구부(22)를 형성한다.
이어서, 개구부(22)에 의하여 노출된 반도체 기판(10)의 소정 부위에서 선택적 에피텍셜 성장(Selective Epitaxial Growth: 이하에는 주로 "SEG"라 한다) 공정을 이용하여 버섯 모양의 에피텍셜 플러그(24)를 형성한다. 이 때, 에피텍셜 플러그(24)는 반도체 기판으로부터 수직 방향으로 성장하게 되지만, 시간이 지나면서 수평 방향으로도 실리콘이 과도 성장하도록 유도시키기 때문에, 에피텍셜 플러그(24)는 버섯 모양의 머리 부분(A)을 갖게 된다.
도 3를 참조하면, 에피텍셜 플러그(24)를 화학 기계적 연마 공정을 사용하여 층간절연막(20b)의 표면이 노출될 때까지 평탄화를 수행하여 에피텍셜 콘택 플러그(24a)를 형성한다. 이어서, 에피텍셜 콘택 플러그(24a) 상에 에피텍셜 콘택 플러그(24a)와 접속되는 반도체층 패턴(26)을 형성한다.
이어서 반도체층 패턴(26)상에 게이트 산화막(도시하지 않음), 게이트 폴리 실리콘 및 실리사이드 막질을 차례로 적층한 후 패터닝하여 제2 게이트 전극(28)을 형성한다. 이어서, 제2 게이트 전극(28)이 형성된 층간절연막(20b) 및 반도체층 패턴(26) 상에 실리콘 질화막을 증착한 후에 이방성 식각을 수행하여 제2 게이트 전극(28)의 양측에 제2 게이트 스페이서(30)를 형성한다.
제2 게이트 전극(28)과 제2 게이트 스페이서(30)에 의하여 노출된 반도체층 패턴(26)에 고농도의 p+ 불순물을 이온주입을 실시하여 고농도의 p+ 소스/드레인영역(32)을 형성하여 풀업 소자인 PMOS 트랜지스터를 형성한다.
이로써, 상기 NMOS 트랜지스터 상부에 상기 PMOS 트랜지스터를 형성시키는 더블 스택(Double Stacked)형 트랜지스터를 완성한다.
그러나, 상술한 에피텍셜 플러그(24)를 화학 기계적 연마 공정으로 평탄화를 수행하여 에피텍셜 콘택 플러그(24a)를 형성할 때, 아래와 같은 문제점을 발생시킨다.
도 4는 종래의 더블 스택(Double Stacked)형 트랜지스터 제조 방법의 문제점을 설명하기 위하여 도시된 단면도이다.
도 4를 참조하면, 에피텍셜 플러그(24)를 화학 기계적 연마 공정으로 평탄화하여 에피텍셜 콘택 플러그(24a)를 형성할 때, 에피텍셜 플러그(24)의 버섯 모양 측면에 인가되는 국부적인 스트레스가 발생하여 버섯 모양의 머리 부분(A)이 연마되지 않고 층간절연막(20b)의 일부와 에피텍셜 콘택 플러그(24a)의 일부와 함께 버섯 모양의 머리 부분(A)이 떨어져 나가서 에피텍셜 플러그 덩어리(24b)를 만든다.
이렇게 발생된 에피텍셜 플러그 덩어리(24b)는 화학 기계적 연마 장치(CMP Machine)의 패드 부위에 부착되어 연마 진행 중인 당 웨이퍼나 후속에 진행되는 웨이퍼에 스크래치를 유발시켜 제품의 특성 유지 및 수율을 떨어뜨린다.
도 5 내지 도 7은 종래의 더블 스택(Double Stacked)형 트랜지스터 제조 공정 중에 화학 기계적 연마 공정에서 발생하는 스크래치 발생 빈도수를 조사한 사진이다.
도 5 및 도 6을 참조하면, 상기 사진은 종래의 더블 스택(Double Stack)형 트랜지스터 제조 공정 중에 화학 기계적 연마 공정에서 발생하는 스크래치 발생 빈도수를 조사한 사진들이다. 특히, 상기 화학 기계적 연마 공정에서 발생된 에피텍셜 플러그 덩어리(24b)가 당 웨이퍼에 어느 정도의 스크래치를 발생하는 가에 대하여 보여준다.
스크래지 발생 빈도수의 측정 스텝은 상기 화학 기계적 연마 공정을 수행한 후에, 그 스텝에서 스크래치 발생 빈도수를 측정하지 못하고, 후속 스텝인 반도체층 패턴 형성 후에 측정 장비를 이용하여 평가한다.
스크래치 발생 빈도수를 보여주는 맵(MAP)인 도 5와 도 6에 보여주듯이, 점 들은 웨이퍼 상에 발생한 불량들로서, 이 점들에서 산출된 스크래치가 도 5에서는 6514개와 도 6에서는 2580개로 나타내었다. 이러한 다량의 스크래치는 제품의 특성 유지 및 수율을 떨어뜨린다.
도 7을 참조하면, 상기 화학 기계적 연마 공정에서 발생된 에피텍셜 플러그 덩어리(24b)가 후속 웨이퍼에 어느 정도의 스크래치를 발생하는 가에 대하여 보여준다.
스크래치 발생 빈도수를 보여주는 맵(MAP)인 도 7에서 보여주듯이, 스크래치가 740개로 상기 당 웨이퍼 보다는 적으나 이 정도의 스크래치도 제품의 특성 유지 및 수율을 떨어뜨린다.
따라서, 본 발명의 일 목적은 에피텍셜 플러그를 화학 기계적 연마 공정으로 평탄화할 때 스크래치 발생을 억제하는 에피텍셜 콘택 플러그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 에피텍셜 콘택 플러그 제조 방법을 이용한 반도체 장치 제조 방법을 제공하는 것이다.
따라서, 본 발명의 또 다른 목적은 상기 에피텍셜 콘택 플러그 제조 방법을 이용한 더블 스택형 트랜지스터 제조 방법을 제공하는 것이다.
상기한 본 발명의 일 목적을 달성하기 위하여 본 발명의 제1 실시예에 따른 에피텍셜 콘택 플러그 제조 방법에서는, 먼저, 층간절연막을 관통한 개구부에 의하 여 노출된 반도체 기판에 선택적 에피텍셜 성장 기술을 이용하여 버섯 모양의 에피텍셜 플러그를 형성한다. 이어서, 상기 층간절연막 및 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성한다. 이어서, 상기 화학 기계적 연마 버퍼층 및 상기 에피텍셜 플러그를 화학 기계적 연마 공정으로 층간절연막의 표면이 노출될 때까지 평탄화하여 이루어진다.
또, 본 발명의 다른 목적을 달성하기 위하여 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에서는, 먼저, 트랜지스터가 형성된 반도체 기판 상에 층간절연막을 형성한다. 이어서, 상기 층간절연막을 패터닝하여 상기 트랜지스터의 소스/드레인 영역을 노출시키는 개구부를 형성한다. 이어서, 상기 개구부에 의하여 노출된 소스/드레인 영역에 선택적 에피텍셜 성장 기술을 이용하여 버섯 모양의 에피텍셜 플러그를 형성한다. 이어서, 상기 층간절연막 및 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성한다. 이어서, 상기 화학 기계적 연마 버퍼층 및 상기 에피텍셜 플러그를 화학 기계적 연마 공정으로 층간절연막의 표면이 노출될 때까지 평탄화하여 에피텍셜 콘택 플러그 형성하여 이루어진다.
본 발명의 또 다른 목적을 달성하기 위하여 본 발명의 제3 실시예에 따른 더블 스택형 트랜지스터 제조 방법에서는, 먼저, 하부 트랜지스터가 형성된 반도체 기판 상에 층간절연막을 형성한다. 이어서, 상기 층간절연막을 패터닝하여 상기 하부 트랜지스터의 소스/드레인 영역을 노출시키는 개구부를 형성한다. 이어서, 상기 개구부에 의하여 노출된 소스/드레인 영역에 선택적 에피텍셜 성장 기술을 이용하여 버섯 모양의 에피텍셜 플러그를 형성한다. 이어서, 상기 층간절연막 및 에피텍 셜 플러그 상에 화학 기계적 연마 버퍼층을 형성한다. 이어서, 상기 화학 기계적 연마 버퍼층 및 상기 에피텍셜 플러그를 화학 기계적 연마 공정으로 층간절연막의 표면이 노출될 때까지 평탄화하여 에피텍셜 콘택 플러그 형성한다. 이어서, 상기 에피텍셜 콘택 플러그 상에 상기 에피텍셜 콘택 플러그에 접속되는 반도체층 패턴을 형성한다. 이어서, 상기 반도체층 패턴에 상부 트랜지스터를 형성하여 이루어진다.
본 발명의 실시예에 따르면, 층간절연막을 관통하여 하부의 반도체 기판으로부터 선택적 에피텍셜 성장 방법으로 성장시킨 버섯 모양의 에피텍셜 플러그을 화학 기계적 연마 공정으로 평탄화을 수행할 때, 상기 층간 절연막과 상기 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성하고 평탄화 공정을 수행하면 양호한 에피텍셜 콘택 플러그을 형성한다. 이로써, 상기 에피텍셜 플러그의 버섯 모양의 머리 부분이 떨어져 나가서 발생하는 스크래치를 억제하여 소자의 특성과 수율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 보다 상세히 설명한다.
실시예 1
도 8 내지 도 11은 본 발명의 일 실시예에 따른 에피텍셜 콘택 플러그 제조 방법을 설명하기 위하여 도시된 단면도들이다.
도 8를 참조하면, 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 반도체 기판(100)은 바람직하게 실리콘 기판이다. 이때 층간절연막(102)은 산화막, 예를 들면 BPSG(BoroPhosphor Silicate Glass) 등의 유동성이 좋은 막질로 이루어진다. 이와 같이 층간절연막(102)이 불순물을 포함하는 BPSG 등의 산화막으로 형성되는 경우 열처리를 통하여 층간절연막(102)을 플로우시킨다.
이어서, 층간절연막(102) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 이용하여 층간절연막(102)을 식각하여 반도체 기판(100)의 소정 부위를 노출시키는 개구부(104)를 형성한다.
도 9를 참조하면, 개구부(104)에 의하여 노출된 반도체 기판의 소정 부분에서 SEG 공정을 이용하여 버섯 모양의 에피텍셜 플러그(106)를 형성한다. 이 때, 에피텍셜 플러그(106)는 반도체 기판으로부터 수직 방향으로 성장하게 되지만, 시간이 지나면서 수평 방향으로도 실리콘이 과도 성장하도록 유도시키기 때문에, 에피텍셜 플러그(106)는 버섯 모양의 머리 부분(B)을 갖게 된다. 그리고, 바람직하게 상기 버섯 모양의 머리 부분(B)의 높이(C)는 3000 ~ 4000Å 이다. 본 실시예에서 상기 버섯 모양의 머리 부분(B)의 높이(C)는 3500Å 이다.
도 10를 참조하면, 에피텍셜 콘택 플러그을 형성할 때, 버섯 모양의 머리 부분(B)의 측면에 발생하는 화학 기계적 연마의 국부적인 스트레스를 완화시키기 위하여 층간절연막(102a) 및 에피텍셜 플러그(106) 상에 에피텍셜 플러그(106)의 버섯 모양의 프로 파일을 따라 콘포말(Conformal)하게 화학 기계적 연마 버퍼층(108) 을 형성한다. 이 때, 화학 기계적 연마 버퍼층(108)은 에피텍셜 플러그(106)와 동일한 실리콘 종류의 물질로서 비정질 폴리 실리콘, 단결정 실리콘, 도프트 폴리 실리콘 등으로 이루어질 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 이들 중에서 바람직한 화학 기계적 연마 버퍼층(108)의 예로서는 비정질 실리콘으로 이루어질 수 있다. 이때, 바람직한 화학 기계적 연마 버퍼층의 두께는 300 ~ 3000Å이다. 그리고, 본 실시예에서는 1500Å을 적용한다.
도 11를 참조하면, 화학 기계적 연마 버퍼층(108) 및 에피텍셜 플러그(106)를 화학 기계적 연마 공정으로 층간절연막(102a)의 표면이 노출될 때까지 평탄화를 수행하여 에피텍셜 콘택 플러그(106a)를 형성한다.
이 때, 상기 화학 기계적 연마 공정 조건은 연마제로 입경이 30∼80nm인 콜로이드 실리카를 포함하는 슬러리를 사용하고, 멤브레인 압력 2.0 내지 5.2psi, 리테이너링 압력 2.5 내지 6.0psi 및 인너 튜브 압력 2.0 내지 5.2psi이다.
바람직하게 화학 기계적 연마 공정의 압력 조건을 저압 조건을 선택하여 연마를 진행 할 경우에는 멤브레인 압력 2.0psi, 리테이너링 압력 2.5psi 및 인너 튜브 압력 2.0 psi을 설정하여 사용한다. 그리고, 고압 조건을 선택하여 연마를 진행 할 경우에는 멤브레인 압력 5.2psi, 리테이너링 압력 6.0psi 및 인너 튜브 압력 5.2psi을 설정하여 사용한다. 이때, 본 실시예에서는 고압 조건을 선택하여 화학 기계적 연마 공정을 수행한다.
이로써, 화학 기계적 연마 버퍼층(108)과 화학 기계적 연마 공정 조건을 사용하여 에피텍셜 플러그를 평탄화할 때 종래의 문제점인 에피텍셜 플러그의 버섯 모양 부분이 떨어져 나가서 발생하는 스크래치 불량이 억제되고, 그 상면 프로파일이 양호한 에피텍셜 콘택 플러그 형성할 수 있다.
실시예 2
도 12 내지 도 17은 도 8 내지 도 11에 도시한 에피텍셜 콘택 플러그 제조 방법을 이용하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위하여 도시된 단면도들이다.
본 실시예는 상기 실시예 1의 에피텍셜 콘택 플러그 제조 방법을 반도체 장치의 제조 방법에 인용한 발명이다.
먼저, 도 12을 참조하면, 반도체 기판(200) 상에 소자분리막(202)을 형성하여 액티브 영역(204)을 정의한다. 반도체 기판(200)은 바람직하게 실리콘 기판이다. 소자분리막(202) 즉, 필드 산화막(field oxide)은 LOCOS(LOCal Oxidation Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법 중 어느 하나의 방법으로 형성될 수 있다.
이어서, 반도체 기판(200)상에 게이트 산화막(도시하지 않음)을 형성한다. 이어서, 상기 게이트 산화막을 포함하는 반도체 기판(200)상에 게이트 폴리 실리콘막 및 실리사이드 막을 차례로 적층한다. 이어서, 상기 막들을 패터닝하여 게이트 전극(206)을 형성한다. 이때 상기 게이트 전극(206)은 폴리 실리콘 막질 및 실리사이드 막질을 포함하는 도전막 패턴(도시하지 않음)으로 이루어진다.
이어서, 게이트 전극(206)이 형성된 반도체 기판(200) 상에 실리콘 질화막을 증착한 후에 이방성 식각을 수행하여 게이트 전극(206)의 양측에 게이트 스페이서(208)를 형성한다.
게이트 전극(206)과 게이트 스페이서(208)에 의하여 노출된 액티브 영역(204)에 고농도의 불순물을 이온주입을 실시하여 고농도의 소스/드레인 영역(210)을 형성한다.
도 13를 참조하면, 반도체 기판(200) 전면에 층간절연막(212)을 형성한다. 이때 층간절연막(212)은 산화막, 예를 들면 BPSG(BoroPhosphor Silicate Glass) 등의 유동성이 좋은 막질로 이루어진다. 이와 같이 층간절연막(212)이 불순물을 포함하는 BPSG 등의 산화막으로 형성되는 경우 열처리를 통하여 층간절연막(212)을 플로우시키고 CMP 공정을 진행하여 층간 절연막(212)를 평탄화한다.
도 14를 참조하면, 평탄화된 층간절연막(212a) 상에 포토레지스트를 도포하고, 사진 방법을 이용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 이용하여 층간절연막(212a)을 식각하여 반도체 기판(200)의 소오스/드레인 영역(210)이 노출되도록 개구부(214)를 형성한다.
물론, 미 도시하였지만 반도체 장치가 고집적화되면서, 개구부(214) 형성시 자기 정렬 콘택(Self-Aligned Contact, SAC) 형성 방법이 널리 사용되기도 한다.
도 15를 참조하면, 개구부(214)에 의하여 노출된 반도체 기판(200)의 소스/드레인 영역(210)에서 SEG 공정을 이용하여 버섯 모양의 에피텍셜 플러그(216)를 형성한다.
이때, 에피텍셜 플러그(216)는 반도체 기판으로부터 수직 방향으로 성장하게 되지만 시간이 지나면서 수평 방향으로도 실리콘이 과도 성장하도록 유도시키기 때문에, 에피텍셜 플러그(216)는 버섯 모양의 머리 부분(D)을 갖게 된다. 그리고, 바람직하게 버섯 모양의 머리 부분(D)의 높이(E)는 3000 ~ 4000Å 이다. 본 실시예에서 상기 버섯 모양의 머리 부분(D)의 높이(E)는 3500Å 이다.
도 16를 참조하면, 에피텍셜 콘택 플러그을 형성할 때, 버섯 모양의 머리 부분(D)의 측면에 발생하는 화학 기계적 연마의 국부적인 스트레스를 완화시키기 위하여 층간절연막(212b) 및 에피텍셜 플러그(216) 상에 에피텍셜 플러그(216)의 버섯 모양의 프로 파일을 따라 콘포말(Conformal)하게 화학 기계적 연마 버퍼층(218)을 형성한다. 이 때, 화학 기계적 연마 버퍼층(218)은 에피텍셜 플러그(216)와 동일한 실리콘 종류의 물질로서 비정질 폴리 실리콘, 단결정 실리콘, 도프트 폴리 실리콘 등으로 이루어질 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 이들 중에서 바람직한 화학 기계적 연마 버퍼층(218)의 예로서는 비정질 폴리 실리콘으로 이루어질 수 있다. 이때, 바람직한 화학 기계적 연마 버퍼층의 두께는 300 ~ 3000Å이다. 그리고, 본 실시예에서는 보다 바람직하게는 버퍼층의 두께는 1500Å이다.
도 17를 참조하면, 화학 기계적 연마 버퍼층(218) 및 에피텍셜 플러그(216)를 화학 기계적 연마 공정으로 층간절연막(212b)의 표면이 노출될 때까지 평탄화를 수행하여 에피텍셜 콘택 플러그(216a)를 형성한다.
이때, 상기 화학 기계적 연마 공정 조건은 연마제로 입경이 30∼80nm인 콜로이드 실리카를 포함하는 슬러리를 사용하고, 멤브레인 압력 2.0 내지 5.2psi, 리테 이너링 압력 2.5 내지 6.0psi 및 인너 튜브 압력 2.0 내지 5.2psi이다.
바람직하게 상기 화학 기계적 연마 공정의 저압 조건을 선택하여 연마를 진행 할 경우에는 멤브레인 압력 2.0psi, 리테이너링 압력 2.5psi 및 인너 튜브 압력 2.0 psi을 설정하여 사용한다. 그리고, 고압 조건을 선택하여 연마를 진행 할 경우에는 멤브레인 압력 5.2psi, 리테이너링 압력 6.0psi 및 인너 튜브 압력 5.2psi을 설정하여 사용한다. 이때, 본 실시예에서는 고압 조건을 선택하여 화학 기계적 연마 공정을 수행한다.
이로써, 화학 기계적 연마 버퍼층(218)과 상술한 화학 기계적 연마 공정 조건을 사용하여 에피텍셜 플러그(216)를 평탄화할 때 종래의 문제점인 에피텍셜 플러그(216)의 버섯 모양의 머리 부분이 떨어져 나가서 발생하는 스크래치 불량이 억제되고, 그 상면 프로파일이 양호한 에피텍셜 콘택 플러그(216a)를 형성할 수 있다.
이어서, 미 도시하였지만 후속 공정, 예컨대 스토로지 커패시터 및 배선 공정 등을 진행하여 반도체 장치를 완성한다.
실시예 3
도 18 내지 도 26은 도 8 내지 도 11에 도시한 에피텍셜 콘택 플러그 제조 방법을 이용하여 본 발명의 일 실시예에 따른 더블 스택(Double Stacked)형 트랜지스터 제조 방법을 설명하기 위하여 도시된 단면도들이다.
본 실시예는 상기 실시예 1의 에피텍셜 콘택 플러그 제조 방법을 더블 스택 형 트랜지스터 제조 방법에 인용한 발명이다.
도 18을 참조하면, p형 불순물이 도핑된 반도체 기판(300)상에 소자분리막(도시하지 않음)을 형성하여 액티브 영역(302)을 정의한다. 반도체 기판(300)은 바람직하게 실리콘 기판이다. 상기 소자분리막 즉, 필드 산화막(field oxide)은 LOCOS(LOCal Oxidation Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법 중 어느 하나의 방법으로 형성될 수 있다. 이어서, 반도체 기판(300)상에 게이트 산화막(도시하지 않음)을 형성한다. 이어서, 상기 게이트 산화막을 포함하는 반도체 기판(300)상에 게이트 폴리 실리콘 및 실리사이드 막질을 차례로 적층한 후 패터닝하여 게이트 전극(304)을 형성한다. 이때 게이트 전극(304)은 폴리 실리콘 막질 및 실리사이드 막질을 포함하는 도전막 패턴(도시하지 않음)으로 이루어진다. 이어서, 게이트 전극(304)이 형성된 반도체 기판(300) 상에 실리콘 질화막을 증착한 후에 이방성 식각을 수행하여 게이트 전극(304)의 양측에 게이트 스페이서(306)를 형성한다.
게이트 전극(304)과 게이트 스페이서(306)에 의하여 노출된 액티브 영역(302)에 고농도의 n+ 불순물을 이온주입을 실시하여 고농도의 n+ 소스/드레인영역(308)을 형성한다. 이로써, 풀다운 소자인 NMOS 트랜지스터를 완성한다.
도 19를 참조하면, 반도체 기판(300) 상에 층간절연막(310)을 형성한다. 이때 층간절연막(310)은 산화막, 예를 들면 BPSG(BoroPhosphor Silicate Glass) 등의 유동성이 좋은 막질로 이루어진다. 이와 같이 층간절연막(310)이 불순물을 포함하는 BPSG 등의 산화막으로 형성되는 경우 열처리를 통하여 층간 절연막(310)을 플로 우시키고 CMP 공정을 진행하여 층간 절연막(310)를 평탄화한다.
도 20를 참조하면, 평탄화된 층간절연막(310a) 상에 포토레지스트를 도포하고, 사진 방법을 이용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 이용하여 층간절연막(310a)을 식각하여 반도체 기판(300)의 소오스/드레인 영역(308)이 노출되도록 개구부(312)를 형성한다.
도 21를 참조하면, 개구부(312)에 의하여 노출된 반도체 기판(300)의 n+ 소스/드레인 영역(308)에서 SEG 기술을 이용하여 버섯 모양의 에피텍셜 플러그(314)를 형성한다. 이 때, 에피텍셜 플러그(314)는 반도체 기판으로부터 수직 방향으로 성장하게 되지만 시간이 지나면서 수평 방향으로도 실리콘이 과도 성장하도록 유도시키기 때문에, 에피텍셜 플러그(314)는 버섯 모양의 머리 부분(F) 갖게 된다. 그리고, 바람직하게 상기 버섯 모양의 머리 부분(F)의 높이(G)는 3000 ~ 4000Å 이다. 본 실시예에서 상기 버섯 모양의 머리 부분(F)의 높이(G)는 3500Å 이다.
도 22를 참조하면, 에피텍셜 콘택 플러그을 형성할 때, 버섯 모양의 머리 부분(F)의 측면에 발생하는 화학 기계적 연마의 국부적인 스트레스를 완화시키기 위하여 층간절연막(310b) 및 에피텍셜 플러그(314) 상에 에피텍셜 플러그(314)의 버섯 모양의 프로 파일을 따라 콘포말(Conformal)하게 화학 기계적 연마 버퍼층(316)을 형성한다. 이 때, 화학 기계적 연마 버퍼층(316)은 에피텍셜 플러그(314)와 동일한 실리콘 종류의 물질로서 비정질 폴리 실리콘, 단결정 실리콘, 도프트 폴리 실리콘 등으로 이루어질 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 이들 중에서 바람직한 화학 기계적 연마 버퍼층(316)의 예로서는 비정질 폴리 실리콘으 로 이루어질 수 있다. 이때, 바람직한 화학 기계적 연마 버퍼층의 두께는 300 ~ 3000Å이다. 그리고, 본 실시예에서는 1500Å을 적용한다.
도 23를 참조하면, 화학 기계적 연마 버퍼층(316) 및 에피텍셜 플러그(314)를 화학 기계적 연마 공정으로 층간절연막(310b)의 표면이 노출될 때까지 평탄화를 수행하여 에피텍셜 콘택 플러그(314a)를 형성한다.
이 때, 상기 화학 기계적 연마 공정 조건은 연마제로 입경이 30∼80nm인 콜로이드 실리카를 포함하는 슬러리를 사용하고, 멤브레인 압력 2.0 내지 5.2psi, 리테이너링 압력 2.5 내지 6.0psi 및 인너 튜브 압력 2.0 내지 5.2psi이다.
바람직하게 상기 화학 기계적 연마 공정의 저압 조건을 선택하여 연마를 진행 할 경우에는 멤브레인 압력 2.0psi, 리테이너링 압력 2.5psi 및 인너 튜브 압력 2.0 psi을 설정하여 사용한다. 그리고, 고압 조건을 선택하여 연마를 진행 할 경우에는 멤브레인 압력 5.2psi, 리테이너링 압력 6.0psi 및 인너 튜브 압력 5.2psi을 설정하여 사용한다. 이때, 본 실시예에서는 고압 조건을 선택하여 화학 기계적 연마 공정을 수행한다.
이로써, 화학 기계적 연마 버퍼층(316)과 상술한 화학 기계적 연마 공정 조건을 사용하여 에피텍셜 플러그(314)를 평탄화할 때 종래의 문제점인 에피텍셜 플러그(314)의 버섯 모양의 머리 부분이 떨어져 나가서 발생하는 스크래치 불량이 억제되고, 그 상면 프로파일이 양호한 에피텍셜 콘택 플러그(314a)를 형성할 수 있다.
도 24를 참조하면, 층간절연막(310b) 및 에피텍셜 콘태 플러그(314a) 상에 단결정 실리콘으로 이루어진 반도체층(318)을 형성한다.
도 25를 참조하면, 반도체층(318) 상에 포토레지스트 패턴을 도포하고, 사진 공정을 이용하여 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 이용하여 반도체층(318)을 식각한다. 이로써, 후속에 PMOS 트랜지스터가 형성될 반도체층 패턴(318a)이 형성된다.
도 26를 참조하면, 층간절연막(310b) 상과 반도체층 패턴(318a) 상에 게이트 폴리 실리콘 및 실리사이드 막질을 차례로 적층한 후 패터닝하여 제2 게이트 전극(320)을 형성한다. 이때 제2 게이트 전극(320)은 폴리 실리콘 막질 및 실리사이드 막질을 포함하는 도전막 패턴(도시하지 않음)으로 이루어질 수 있다.
이어서, 제2 게이트 전극(320)이 형성된 층간절연막(310b) 및 반도체층 패턴(318a) 상에 실리콘 질화막을 증착한 후에 이방성 식각을 수행하여 게이트 전극(320)의 양측에 제2 게이트 스페이서(322)를 형성한다.
이어서, 제2 게이트 전극(320)과 제2 게이트 스페이서(322)에 의하여 노출된 반도체층 패턴(318a)에 고농도의 p+ 불순물을 이온주입을 실시하여 고농도의 p+ 소스/드레인영역(324)을 형성하여 풀다운 소자인 PMOS 트랜지스터를 형성한다. 이로써, 상기 NMOS 트랜지스터 상부에 상기 PMOS 트랜지스터를 형성시키는 더블 스택(Double Stack)형 트랜지스터를 완성한다.
스크래치 발생 빈도수 평가
비교 실험 조건 및 평가 결과
| 실험 조건 | 스프리트(Split) 조건 | 평가 결과 | ||
| 화학 기계적 연마 버퍼막 적용 유/무 | 화학 기계적 연마 압력 조건 | 화학 기계적 연마 시간 | ||
| 실험 1 | 비정질 폴리실리콘 1500Å 적용 | 고압 조건 | 75초 | 0개 |
| 실험 2 | 비정질 폴리실리콘 1500Å 적용 | 저압 조건 | 180초 | 6개 |
| 실험 3 | 적용하지 않음 | 저압 조건 | 60초 | 338개 |
| 실험 4 | 적용하지 않음 | 고압 조건 | 15초 | 569개 |
표 1를 참조하면, 상기 실시예 3에 따른 더블 스택형 트랜지스터 제조 방법을 따라 웨이퍼들을 제조하면서, 필요한 스텝에서 표 1의 실험조건으로 스프리트(Split)를 실시하였다. 구체적으로는, 상기 웨이퍼들을 제조 공정에 투입하고 제조 공정을 수행하면서, 에피텍셜 플러그를 성장 스텝에서 에피텍셜 플러그를 형성하고, 후속 공정인 화학 기계적 연마 버퍼층 증착 스텝에서 2가지로 스프리트(Split)하였다. 즉, 실험 1과 실험 2의 웨이퍼들은 화학 기계적 연마 버퍼층인 비정질 폴리 실리콘 1500Å을 증착하였다. 그리고, 실험 3과 실험 4의 웨이퍼들은 종래 기술 같이 화학 기계적 연마 버퍼층을 적용하지 않았다.
그리고, 상기 화학 기계적 연마 버퍼층을 적용 유/무에 따라 스프리트된 웨이퍼들을 후속 공정인 화학 기계적 연마 스텝에서 압력 조건과 연마 시간에 따라 스프리트를 실시하여 연마 공정을 수행하였다. 구체적으로, 상기 화학 기계적 연마 버퍼층을 적용 유/무에 따라 스프리트된 웨이퍼들을 상기 화학 기계적 연마의 압력 조건을 저압 조건 및 고압 조건으로 스프리트를 하였고, 각 조건에서 상기 에피텍셜 플러그의 연마량을 동일하도록 연마 시간을 상기 압력 조건에 맞도록 적용하였 다.
그리고, 상기 연마 공정을 수행한 후에, 당 스텝에서 스크래치 발생 빈도수를 측정하지 못하고, 후속 공정 스텝인 반도체층 패턴 형성 후에 측정 장비를 이용하여 평가하였다.
그 결과, 표 1에 나타낸 바와 같이, 상기 화학 기계적 연마 버퍼층을 적용한 경우에 상기 화학 기계적 연마 공정의 압력 조건에 관계없이 스크래치 발생 빈도수가 적게 나타내었음을 알 수 있다. 그러나, 상기 화학 기계적 연마 버퍼층을 적용하지 않는 경우에는 상기 적용한 경우에 비하여 상기 화학 기계적 연마 공정의 압력 조건에 관계없이 스크래치 발생 빈도수가 2 order 정도 많이 발생하였다.
따라서, 상기 에피텍셜 플러그를 상기 화학 기계적 연마 공정을 수행하기 위해서는 상기 화학 기계적 연마 버퍼층이 개재되는 경우에는 상기 스크래치 발생 문제가 개선되었음을 확인할 수 있었다.
본 발명의 실시예에 따르면, 층간절연막을 관통하여 하부의 실리콘 기판으로부터 선택적 에피텍셜 성장 방법으로 성장시킨 버섯 모양의 에피텍셜 플러그을 화학 기계적 연마 공정으로 평탄화을 수행할 때, 상기 층간 절연막과 상기 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성하고 평탄화 공정을 수행하면 양호한 에피텍셜 콘택 플러그을 형성한다. 이로써, 상기 에피텍셜 플러그의 버섯 모양의 머리 부분이 떨어져 나가서 발생하는 스크래치를 억제하여 소자의 특성과 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (18)
- 층간절연막을 관통한 개구부에 의하여 노출된 반도체 기판에 선택적 에피텍셜 성장 기술을 이용하여 버섯 모양의 에피텍셜 플러그를 형성하는 단계;상기 층간 절연막 및 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성하는 단계; 및상기 화학 기계적 연마 버퍼층 및 상기 에피텍셜 플러그를 화학 기계적 연마 공정으로 층간절연막의 표면이 노출될 때까지 평탄화하는 단계를 포함하되,상기 화학 기계적 연마 버퍼층은 비정질 폴리 실리콘, 단결정 실리콘, 도프트 폴리 실리콘 및 이들의 복합물로 이루어진 군에서 선택되는 어느 하나로 이루어진 것을 특징으로 하는 에피텍셜 콘택 플러그 형성방법.
- 제1항에 있어서, 상기 에피텍셜 플러그의 버섯 모양의 머리 부분의 높이는 3000 ~ 4000Å 인 것을 특징으로 하는 에피텍셜 콘택 플러그 형성방법.
- 삭제
- 제1항에 있어서, 상기 화학 기계적 연마 버퍼층은 300 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 에피텍셜 콘택 플러그 형성방법.
- 제1항에 있어서, 상기 화학 기계적 연마 공정 조건은 연마제로 입경이 30∼80nm인 콜로이드 실리카를 포함하는 슬러리, 멤브레인 압력 2.0 내지 5.2psi, 리테이너링 압력 2.5 내지 6.0psi 및 인너 튜브 압력 2.0 내지 5.2psi 인 것을 특징으로 하는 에피텍셜 콘택 플러그 형성방법.
- 트랜지스터가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 패터닝하여 상기 트랜지스터의 소스/드레인 영역을 노출시키는 개구부를 형성하는 단계;상기 개구부에 의하여 노출된 소스/드레인 영역에 선택적 에피텍셜 성장 기술을 이용하여 버섯 모양의 에피텍셜 플러그를 형성하는 단계;상기 층간절연막 및 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성하는 단계; 및상기 화학 기계적 연마 버퍼층 및 상기 에피텍셜 플러그를 화학 기계적 연마 공정으로 층간절연막의 표면이 노출될 때까지 평탄화하여 에피텍셜 콘택 플러그 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제6항에 있어서, 상기 에피텍셜 플러그의 버섯 모양의 머리 부분의 높이는 3000 ~ 4000Å 인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제6항에 있어서, 상기 화학 기계적 연마 버퍼층은 비정질 폴리 실리콘, 단결 정 실리콘, 도프트 폴리 실리콘 및 이들의 복합물로 이루어진 군에서 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 장치 제조 방법.
- 제6항에 있어서, 상기 화학 기계적 연마 버퍼층은 300 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제6항에 있어서, 상기 화학 기계적 연마 공정 조건은 연마제로 입경이 30∼80nm인 콜로이드 실리카를 포함하는 슬러리, 멤브레인 압력 2.0 내지 5.2psi, 리테이너링 압력 2.5 내지 6.0psi 및 인너 튜브 압력 2.0 내지 5.2psi 인 것을 특징으로 하는 반도체 장치 제조 방법.
- 하부 트랜지스터가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 패터닝하여 상기 하부 트랜지스터의 소스/드레인 영역을 노출시키는 개구부를 형성하는 단계;상기 개구부에 의하여 노출된 소스/드레인 영역에 선택적 에피텍셜 성장 기술을 이용하여 버섯 모양의 에피텍셜 플러그를 형성하는 단계;상기 층간절연막 및 에피텍셜 플러그 상에 화학 기계적 연마 버퍼층을 형성하는 단계;상기 화학 기계적 연마 버퍼층 및 상기 에피텍셜 플러그를 화학 기계적 연마 공정으로 층간절연막의 표면이 노출될 때까지 평탄화하여 에피텍셜 콘택 플러그 형성하는 단계;상기 에피텍셜 콘택 플러그 상에 상기 에피텍셜 콘택 플러그에 접속되는 반도체층 패턴을 형성하는 단계; 및상기 반도체층 패턴에 상부 트랜지스터를 형성하는 단계를 포함하되,상기 화학 기계적 연마 버퍼층은 비정질 폴리 실리콘, 단결정 실리콘, 도프트 폴리 실리콘 및 이들의 복합물로 이루어진 군에서 선택되는 어느 하나로 이루어진 것을 특징으로 하는 더블 스택형 트랜지스터 형성방법.
- 제11항에 있어서, 상기 반도체층 패턴을 형성하는 단계는,상기 에피텍셜 콘택 플러그 및 상기 층간절연막 상에 반도체층을 형성하는 단계; 및상기 반도체층을 패터닝하여 반도체층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 더블 스택형 트랜지스터 형성방법.
- 제11항에 있어서, 상기 반도체층은 단결정 실리콘층인 것을 특징으로 하는 더블 스택형 트랜지스터 형성방법.
- 제11항에 있어서, 상기 에피텍셜 플러그의 버섯 모양의 머리 부분의 높이는 3000 ~ 4000Å 인 것을 특징으로 하는 더블 스택형 트랜지스터 형성방법.
- 삭제
- 제11항에 있어서, 상기 화학 기계적 연마 버퍼층은 300 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 더블 스택형 트랜지스터 형성방법.
- 제11항에 있어서, 상기 화학 기계적 연마 공정 조건은 연마제로 입경이 30∼80nm인 콜로이드 실리카를 포함하는 슬러리, 멤브레인 압력 2.0 내지 5.2psi, 리테이너링 압력 2.5 내지 6.0psi 및 인너 튜브 압력 2.0 내지 5.2psi 인 것을 특징으로 하는 더블 스택형 트랜지스터 형성방법.
- 제11항에 있어서, 상기 하부 트랜지스터는 NMOS 트랜지스터 및 상부 트랜지스터는 PMOS 트랜지스터로 형성되는 것을 특징으로 하는 더블 스택형 트랜지스터 형성방법.
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