JP2008511996A - 半導体の構造とトランジスタ、および半導体の構造とトランジスタとを形成する方法 - Google Patents

半導体の構造とトランジスタ、および半導体の構造とトランジスタとを形成する方法 Download PDF

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Abstract

セルリーケージ、ゲート閾値電圧制御の困難性の改善、チャンネル内での浮動基体効果の改善を目的とする。
【解決手段】
本発明は上面のある半導体基板を有するトランジスタを含む。１対のソース/ドレイン領域が半導体基板の中に形成され、またチャネル領域が半導体基板の中に形成されて半導体基板の上面に対して一般的に垂直に延びる。ゲートが半導体基板の中で１対のソース/ドレイン領域の間に形成される。
【選択図】 図１

Description

本発明はメモリ回路のような半導体の構造を形成する方法、特にメモリセル、DRAMおよびトランジスタを形成する方法に関する。
集積回路の大きさは縮小を続け、集積回路の構造および関連する集積回路構成を形成する新しい方法と、現在用いられている方法およびそれによって形成される結果の構造を改善する方法とを見出すための努力が続けられている。集積回路構成の１つのタイプがメモリ回路とアレイである。このような回路構成について回路構成の大きさを減らし、その回路構成で動作する速度を速くし、またそのメモリ機能を果たすこのような回路構成の能力を維持あるいは増強するために大きな努力を払って来ており、また続けられている。半導体設計技術者は継続的にアレイの性能を犠牲にすることなくメモリ回路の大きさを減らす方法を探求している。
このような方法の１つがメモリ回路に関わるトランジスタ構造の設計の改善によるものである。トランジスタ構造あるいはトランジスタ装置は半導体回路に対して多数の応用がある。たとえばトランジスタ構造はメモリ回路（たとえばダイナミックランダムアクセスメモリ（DRAM））および論理回路に用いることができる。DRAM回路は通常、それぞれワード線およびディジット線（またはビット線）として知られている行と列によって相互結線されているメモリセルのアレイを含む。典型的なDRAMメモリセルは電荷蓄積装置あるいはデータ記憶素子（たとえばキャパシタ装置のような）に接続されたトランジスタ構造を備える。
典型的なトランジスタ構造は、１対のソース/ドレイン領域の間にあるチャネル領域と、ソース/ドレイン領域をチャネル領域を通して互いに電気的に接続するように構成されたゲートとを備える。半導体構造に用いられるトランジスタ構造は半導体基板によって支持されよう。この半導体基板は水平方向あるいは水平面を規定すると考えられる主面を有する。トランジスタ装置は半導体基板の主面に対するチャネル領域の向きによって大きく２つの範疇にわけることができる。特に、基板の主面に主に平行であるチャネル領域を有するトランジスタ構造はプレーナ型トランジスタ構造と呼ばれ、基板の主面に一般的に垂直であるチャネル領域を有するものは縦型トランジスタ構造と呼ばれる。トランジスタ装置のソースとドレイン間の電流の流れはチャネル領域を通って起こるので、プレーナ型トランジスタ装置は電流の流れる方向ならびにチャネルの一般的な方向に基づいて縦型トランジスタ装置と区別できる。特に、縦型トランジスタ装置は装置のソース領域とドレイン領域間の電流の流れが主として実質的に半導体基板の主面に直交している装置であり、プレーナ型トランジスタ装置はソース領域とドレイン領域間の電流の流れが主として半導体基板の主面に平行である装置である。
中でもプレーナ型トランジスタ装置と比べて縦型トランジスタ装置を利用することにより得られる充填密度の利点のため、縦型トランジスタを集積回路構成応用に組み込むことができる方法の開発に継続的な関心がある。装置の適切な性能特性を維持しながら半導体応用に望ましい縦型トランジスタ装置の巨大なアレイを作ろうとすると、しばしば困難に遭遇する。たとえば現在の縦型トランジスタ装置形成に対する方法は半導体基板の主面あるいは水平面から上方に延びるエピタキシャルシリコンのポストあるいは柱を形成あるいは成長させることを含む。このエピタキシャルシリコンのポストあるいは柱は現在の縦型トランジスタ装置の設計においてトランジスタチャネルとして使われる。しかし、この設計はいくつかの問題を引き起こす。たとえば大きな欠陥密度がセルリーケージの問題を起こす可能性がある。さらにこの設計は、トランジスタのゲート閾値電圧制御の困難さを複雑にするあるいは増加させる、トランジスタチャネル内での浮動基体効果を助長する。したがって、これらの問題を改善する、あるいは少なくとも減少または軽減するような縦型トランジスタ装置を製造する新しい方法を開発することが望まれている。
ある態様において、本発明は半導体基板を含むトランジスタ装置を包含する。この装置はまた半導体基板内に延びるように形成されたゲートと、このゲートの上に形成されたゲート誘電体と、このゲートの反対側に形成された１対のソース/ドレイン領域と、半導体基板内に形成されたチャネル領域を含む。
他の態様において本発明は上面を有する半導体基板を含むトランジスタ装置を包含する。1対のソース/ドレインが半導体基板内に形成される。チャネル領域が半導体基板内に形成され、一般的に半導体基板の上面に対して垂直に延びる。１つのゲートが１対のソース/ドレイン領域の間に形成される。
別の態様において、本発明は半導体基板の上面から上方に延びる導電性のポストを含む半導体構造を包含する。ソース/ドレイン領域が半導体基板内の導電性ポストの下に形成され、この導電性ポストと電気的に結合される。トランジスタチャネルがこのソース/ドレインの下に延び、ゲートが半導体基板内にこのトランジスタチャネルに近接して形成される。
さらに別の態様において、本発明は半導体基板に開口を備えることを含む半導体構造を形成する方法を包含する。開口内部の半導体基板上に酸化膜が形成される。導電性のゲート材料が酸化膜上に供給され、開口を埋める。１対の拡散領域が半導体基板内のゲート材料の相対する側に形成され、チャネル領域が半導体基板内に一般的に垂直に延びるように規定される。
本発明の好ましい実施例を以下の添付図面を参照して説明する。
本発明の開示は米国特許法の「科学と有用な技術の進歩を促進する」（第１条第８項）という制度の目的を助成するため行うものである。
メモリ集積回路構成に関して、メモリアレイにおける各メモリセルに必要な基板上の面積が部分的に装置の能力を決定する。この面積は各メモリセル中の素子数と各素子の大きさとの関数である。従来のメモリセルについてこの面積は8F2と記述されるが、ここにFはフォトリソグラフィ的に規定される最小加工寸法を表し、従来のセル面積の寸法は2Fx4Fである。これらのメモリセルの寸法と面積は米国特許出願公告No. 2003/0234414 A1、2003年12月25日発行、を参照することにより容易に理解でき、その開示はこれを参照することによりここに組み込まれる。米国特許出願公告No. 2003/0234414 A1はメモリセルが4F2程度のセル面積を有する最新のメモリ装置を開示している。米国特許出願公告No. 2003/0234414をもう一度見て、その開示を本発明の開示と比べることにより、本発明が4F2程度のメモリセル面積を含むメモリ回路構成を開示していることが理解されよう。
いま図１および図２（図２は図１の断面図）を参照すると、半導体構造１０は一般的に水平で、その代わりに上面とも記述される、主面１３を有する基板１２を備える。基板１２は単結晶半導体を含む、原則としてそれから成る、あるいはそれから成ることができ、特定の態様において適切なバックグラウンドタイプの添加不純物によって軽くドープした単結晶を含む、原則としてそれから成る、あるいはそれから成ることができる。たとえば基板１２は単結晶シリコンウエハの一部であってもよい。あとに続く請求項の理解の助けとなるように、用語「半導電性基板」および「半導体基板」は、半導電性ウエハ（単体あるいはその上に他の材料を備えた組立品）のようなバルク半導電性材料および半導電性の材料層（単体あるいは他の材料を備えた組立品）を含むがこれに限定されない、半導電性材料から成る構造を意味すると定義される。用語「基板」は、上記の半導電性基板を含むがこれに限定されない、支持構造を指す。ある実施例において、基板１２はバルク半導体基板あるいはバルクウエハ、たとえば単結晶シリコン基板あるいはウエハから成る。
なおも図１および図２を参照すると、アイソレーション領域１４が基板１２に形成されている。ある実施例において、アイソレーション領域１４は浅いトレンチのアイソレーション（STI）領域から成る。このアイソレーション領域１４は一般的に平行に間隔を空けた列で延び、基板１２の領域１６をアイソレーション領域１４のそれぞれの列の間に残す。基板１２の領域１６はアイソレーション領域１４によって規定され、上面１３を有する平行で間隔を空けた列として構成される。
図３および図４（図４は図３の断面図）を参照すると、ナイトライド層１８が基板１２の上面１３およびアイソレーション領域１４の上にデポジットされている。ナイトライド層１８の厚さの例、これはナイトライド層１８が上面１３から上方に延びている高さであり、約２，０００オングストロームから約３，０００オングストロームの範囲である。
図５〜８を参照すると、４つの図がすべて同じ処理段階を表していることが理解できよう。図５〜６は第１の方向を表し、図７〜８は図５〜６から９０度の方向にある第２の方向を表す。ナイトライド層１８にパターンを形成し、エッチして、基板１２まで下に延びているトレンチ２０（図８）を形成し、基板１２の上面部分２２を露出させる。トレンチ２０はまたアイソレーション領域１４のアイソレーション領域の一部分２４を露出させる。このナイトライド層１８が、一般にアイソレーション領域１４の方向とは垂直の方向に間隔を空けて平行な関係でナイトライド列あるいはランナ１８としてパターンのまま残る。基板１２の上面部分２２は一般的にアイソレーション領域１４のアイソレーション領域の一部分２４とナイトライド列１８とによって仕切られ、一般的に正方形の形状である。ある実施例において、このエッチング工程は基板を０から約３００オングストロームの範囲でオーバーエッチすることを含む。
図９〜１２を参照すると、アイソレーション領域部分２４はエッチされて、基板１２の上面部分２２の下へアイソレーション領域１４を縦方向に凹ませ、アイソレーション領域１４の凹んだ面２６を残す（図１０）。ある実施例において、このエッチプロセスは反応性イオンエッチ（R.I.E.）から成り、ナイトライドランナ１８および基板１２の露出したシリコン、たとえば上面部分２２に対して選択的である。この凹ませるエッチはもともとアイソレーション領域１４の絶縁性材料によって覆われていた基板１２の側壁２７を露出させる。このアイソレーション領域１４は上面部分２２の下へ約５００から約１，５００オングストロームの範囲で凹まされ、別の凹みの例の範囲は約８００から約１，５００オングストロームである。ある実施例において、凹んだ面２６と上面部分２２との凹みの距離は約１，０００オングストロームである。基板１２の側壁２７および上面部分２２の表面から残留酸化物を除去するためにクリーンエッチを行うが、クリーンエッチの例は湿式のフッ酸（HF）エッチである。
図１３〜１６を参照すると、アイソレーション領域１４の露出した部分（たとえば図９〜１２に示す凹んだ面２６）を保護するため、ナイトライドライナ２８が基板１２の上とその上に形成された構造の上に形成されている。ある実施例において、ナイトライドライナ２８の厚さは約３０から約１００オングストロームの範囲である。たとえば犠牲層３０のスピンオブグラス（SOG）層がナイトライドランナ１８の間のトレンチ２０を埋めるために作られる。犠牲層３０の別の材料の例はボロフォスフォシリケートガラス（BPSG）およびTEOS層またはそのいずれかである。SOG層３０を平坦にするため、プレーナエッチをプレーナエッチがナイトライドランナ１８のところで止まるまで行うが、その際にナイトライドランナ１８はエッチストップとして機能する。プレーナエッチの例はCMP（chemical mechanical polishing）プロセスを含む。
図１７〜２０を参照すると、SOG層３０にパターンが作られ、選択的にエッチしてSOG層３０の一部を除去してSOG層を通る開口３１を形成し、基板１２の上面部分２２の上のナイトライドライナ２８を露出させる。ナイトライドライナ２８の露出部分の構成の例は正方形である。SOG層３０の1部分は基板１２から上方に、ナイトライドランナ１８の間に延びる塔のように残り、塔に対する構成の例は長方形である。ナイトライドライナ２８の露出した部分は除去されて、基板１２の上面部分２２を露出させる。上面部分２２の上からナイトライドライナ２８の１部分を除去するためのエッチの例は選択的なナイトライドのエッチを含む。上面部分２２の上からナイトライドライナ２８の１部分を除去したあと、上面部分２２の上に開口３１が延び、SOG層３０の塔とナイトライド列１８とによって規定あるいは境界が定められている。選択的なナイトライドのエッチの例はナイトライド（たとえばナイトライド列１８）を０から約３００オングストロームだけオーバーエッチし、好ましくはシリコン基板１２で停止する。ある実施例において、基板１２の露出した上面部分２２が、そのあと形成される装置および構造またはそのいずれかに対する有効面積として使えるあるいは機能する基板１２の一般表面積を規定する。
図２１〜２４を参照すると、全面を覆う絶縁層、たとえばTEOS層、がシリコン基板１２の上に形成され、開口３１を埋める。TEOS層の例は異方的にエッチされ、犠牲TEOSスペーサ３４をナイトライド列１８とSOG層３０の上に形成する。エッチの例は、ナイトライド列１８およびSOG層３０の側面から横方向に約２００から約５００オングストローム延びる犠牲TEOSスペーサ３４を残す反応性イオンエッチを含む。犠牲TEOSスペーサ３４は開口３１を狭くし、上面部分２２の上により小さな面積を露出させる一般に円筒形の開口３２を残す。ある実施例において、TEOSスペーサ３４はそのあとにシリコン基板１２の上面部分２２の上方あるいは上に形成される構造に対して可能な限界寸法を改善する。
図２５〜２８を参照すると、すべてではないがある実施例において、ナイトライド材料がシリコン基板１２の上に供給されて円筒形の開口３２を埋め、それから異方的にエッチされてもう１つのナイトライドライナ３６を犠牲TEOSスペーサ３４の上に形成する（最初のナイトライドライナは２８である）。ある異方的エッチの例は約５０から約２００オングストロームの範囲の厚さを有するナイトライドライナ３６を提供する。異方的にエッチしてナイトライドライナ３６を形成したあと、反応性イオンエッチを行ってシリコン基板１２の上面部分２２の上からナイトライドライナ３６を除去し、これによりシリコン基板１２の上面部分２２が再び露出する。ある実施例において、ナイトライドライナ３６はそのあとに続くエッチプロセスの間およびそのあとに続くシリサイド形成プロセスの間またはそのいずれかの間にTEOSスペーサ３４を保護する。
図２９〜３２を参照すると、ある実施例において、さらなるエッチングおよび平坦化プロセスを行って、ナイトライド列１８およびSOG層３０の上面をシリコン基板１２に対して上面部分２２の上の予め選択した高度あるいは高さまで縦方向に低めることができる。このような予め選択したナイトライド列１８およびSOG層３０の高さは、基板１２に対してそのあとに続いて形成するエピタキシャル構造の予め選択した高さの形成を容易にする。ポストあるいは柱３８がシリコン基板１２の露出した上面部分２２から円筒形の開口３２を通って上方に延びるように形成される。ある実施例において、ポストあるいは柱３８がシリコン基板１２の露出した上面部分２２から成長あるいは形成されたエピタキシャルシリコンから成る。ポスト３８は上面３９を有し、ある実施例において、上面３９がナイトライド列１８の上面４７の下に、例えば約１，０００から約１，５００オングストロームの縦方向の差をつけて、縦方向に形成される。ポスト３８の例は約１，０００から約１，５００オングストロームの高さ（およそ上面部分２２から上面３９まで測った）を有する。その代わりに、エピタキシャルシリコンポスト３８の高さの例は、シリコン基板１２から延びるナイトライド列１８の高さに対して百分率の高さの関係として考えることができる。たとえばエピタキシャルシリコンポスト３８が上面部分２２からナイトライド列１８の高さの約５０%から約７０%以内に延びるように、また別の例ではナイトライド列１８の高さの約６０%から約６５%の範囲に形成される。ある実施例において、エピタキシャルシリコンポスト３８は、電荷蓄積装置あるいはデータ記憶素子（たとえばキャパシタ装置）とあとに続くプロセスで形成され以下にさらに詳しく説明するトランジスタとの間の電気的接触として役立つあるいは機能する。その代わりに考えられるのはポスト３８がノード領域、たとえばあとで詳しく説明するソース/ドレイン領域として役立つあるいは機能することである。
エピタキシャルシリコンポスト３８を形成する代替プロセスの例は基板１２の上に導電性の材料をデポジットすることで、その際に開口３２は導電性材料で埋められる。この代替プロセスにおいて、円筒形の開口３２の外方へ延びる導電性材料は、たとえばプレーナあるいはブランケットエッチングによって、好ましくはナイトライド列１８の上面４７まで除去される。この導電性材料は、それからナイトライド列１８の上面４７の下にたとえば約１，０００から約１，５００オングストロームの縦方向の差を有する導電性材料を縦方向に残すように、円筒形開口３２の中へ凹まされる。導電性材料の例はドープしない、あるいはドープしたポリシリコンを含み、その際にこのドープしないポリシリコンはプロセスのある段階でドープされる。
なおも図２９〜３２を参照すると、拡散領域あるいはノード４１を形成するために導電性ドーパントを基板１２の上面部分２２の中に供給する導電性インプラント（示されていない）を行う。このインプラント法のある実施例において、実質的に導電性ドーパント全てがシリコン基板１２の中に残るように、導電性ドーパントが実質的にポスト３８を通してインプラントされる。その代わりに、導電性ドーパントの一部がポスト３８に残り、ポスト３８が導電性となって拡散領域あるいはノード４１の一部を形成する。拡散領域４１の例はソース/ドレイン領域、たとえばドレイン領域を含む。他の実施例において、ポスト３８は導電性にドープされるが、拡散領域あるいはノード４１の一部を形成せず、したがってあとで形成されるトランジスタの拡散領域あるいはノード４１とキャパシタとの間の電気的接触を形成する。なおも別の実施例において、ポスト３８と拡散領域４１とが１対のソース/ドレイン領域全体を含み、ポスト３８があとで形成されるキャパシタと電気的に結合される。プロセスの方法の例において、導電性インプラント（示されていない）を実質的にポスト３８中にのみ導電性ドーパントを供給するように行い、それからポスト３８をアニールして導電性ドーパントをポスト３８からシリコン基板１２中に拡散させて少なくとも拡散領域４１の一部を形成する。別の実施例において、拡散領域４１は形成されず、導電性インプラント（示されていない）を導電性ドーパントが実質的にポスト３８中にのみ供給されるように行い、ポスト３８が１対のソース/ドレイン全体を含む。その代わりに、拡散領域４１が１対のソース/ドレイン領域の１つの一部を含み、ポスト３８がその１対のソース/ドレイン領域の１つの他の部分を含む。
ポスト３８の例は一般に環状あるいは円筒形であり、随意的に形成したナイトライドライナ３６およびTEOSスペーサ３４またはそのいずれかとの間に空隙があっても無くてもよいことが理解できよう。ナイトライド材料４０を基板１２の上および円筒形開口３２中に供給し、ポスト３８、ナイトライドライナ３６およびTEOSスペーサ３４またはそのいずれかとの間の空隙を埋め、またナイトライド材料４０をポスト３８およびSOG層３０の上に供給する。ナイトライド材料４０をエッチバックして上面４９を形成するが、この面は縦方向にSOG層３０の上面３７より下で、ナイトライドランナ１８の上面４７よりも下に凹んでいる（ナイトライド材料４０は随意的なナイトライドライナ３６を組み込んでいるとして示されている）。ナイトライド材料４０を凹ませるエッチの例はナイトライド材料４０を凹ませてSOG層３０およびTEOSスペーサ３４を露出させるプレーナあるいはブランケット反応性イオンエッチを含む。ナイトライド材料４０の例の１つは、あとに続くプロセス、たとえばSOG層３０およびTEOSスペーサ３４の除去の際に、エピタキシャルシリコンポスト３８を保護するバリアあるいはハードマスク４０として役立つ犠牲層である。
図３３〜３６を参照すると、SOG層３０およびTEOSスペーサ３４の除去のため、また好ましくはSOG層３０およびTEOSスペーサ３４を完全に除去するため、湿式あるいはガスエッチを行う。エッチの例は、ナイトライドライナ２８、ハードマスク４０，ナイトライドランナ１８およびシリコン基板１２の上面部分２２のようなナイトライドおよびシリコン材料でエッチングが停止する選択的エッチを含む。選択的エッチはナイトライドライナ２８、ポスト３８（ハードマスク４０を含む）およびナイトライドランナ１８により規定される開口４２を形成する。選択的エッチの例は希フッ酸エッチおよび緩衝酸化物エッチまたはそのいずれかを含む。
図３７〜４０を参照すると、ナイトライドライナ２８をアイソレーション領域１４、シリコン基板１２、および上面部分２２の上から除去するために乾式/湿式ナイトライドパンチエッチを行う。このパンチエッチはまたポスト３８からハードマスクの部分４０を除去する。ある実施例において、ポスト３８の直接上にあるハードマスク４０の厚さは実質上ポスト３８の側部の上にあるハードマスク４０の厚さより大きく、そのためパンチエッチによりポスト３８からハードマスク４０の側部部分を除去し、一方ポスト３８の直接上にあるハードマスク４０の実質的な部分を残すことが可能である。
なおも図３７〜４０を参照すると、選択的乾式エッチを行ってポスト３８に近接した基板１２の上面部分２２を除去しアイソレーション領域１４まで下げる。この選択的エッチはまたアイソレーション領域１４の部分を除去し、シリコン基板１２の部分をポスト３８の直下あるいは下で残し、これはシリコン支持構造４６と呼ばれる。支持構造の例４６は、シリコン支持構造４６の上に縦方向に延びているポスト３８と同様に、一般に環状あるいは円筒形である。この選択的エッチは開口４２を拡大し、底周辺がシリコン支持構造４６、シリコン基板１２の上面４８、およびアイソレーション領域１４の上面５０によって規定される開口４４を形成する。ある実施例において、このパンチエッチが、上面４８を縦方向に上面５０の下に残して、シリコン基板１２をアイソレーション領域１４の上面５０よりも僅かに下までエッチするあるいは凹ませる。
なおも図３７〜４０を参照すると、絶縁性膜５２、たとえば酸化物、がシリコン基板１２の露出部分およびポスト３８の露出部分に形成される。シリコン基板１２の露出部分は上面４８とシリコン支持構造４６で規定される開口４４の底部周辺を含む。ポスト３８の露出部分はポスト３８の側壁を含む。ある実施例において、絶縁性膜５２は二酸化シリコンから成り、あとで形成されるトランジスタのゲート酸化物あるいはゲート誘電体として役立つあるいは機能する。ゲート誘電体５２を形成する方法の例は上面４８，シリコン支持体構造４６およびポスト３８の側壁の露出シリコン表面に成長する酸化物を含む。
ある実施例において、シリコン支持体構造４６はあとで形成されるトランジスタに対するチャネルの一部分として役立つあるいは機能する。したがって、ポスト３８の底部から上面４８まで測ったシリコン支持体構造４６の長さはあとで形成されるトランジスタチャネル４６の縦の長さを一般的に規定する。さらに、トランジスタチャネル４６は一般的に基板１２の向きに対して縦方向あるいは垂直方向に延びているので、また言い換えればトランジスタチャネル４６は基板１２の水平あるいは主面上に垂直に延びているので（上面部分２２は示されていないが、ポスト３８と基板１２との間の界面として存在している）、トランジスタチャネル４６は実施例において縦型トランジスタ設計例を規定する。したがって、縦型トランジスタ設計例は実施例における縦型サラウンディングトランジスタあるいは縦型サラウンディングゲートトランジスタを含む。トランジスタチャネル４６（あるいは縦型チャネル４６と呼ばれる）の長さは、選択的エッチプロセス段階、たとえば除去およびシリコン基板１２へのエッチに許される選択的エッチの時間（つまりシリコン基板１２への選択的エッチの深さ）に依存することが理解できよう。
図４１〜４４を参照すると、導電性材料がゲート誘電体５２の上にデポジットされ、トランジスタゲートあるいはワード線５４として役立つあるいは機能する。トランジスタゲート５４のための導電性材料を形成する方法の例は開口４４内にポリシリコン材料をデポシットし、CMPプロセスによりポリシリコン材料の一部を下のナイトライドランナ１８まで除去し、それから開口４４内のポリシリコン材料をエピタキシャルシリコンポスト３８の下まで凹ませる方法を含む。たとえば、トランジスタゲート５４の上面５５は縦方向にエピタキシャルシリコンポスト３８の上面３９の約１，０００オングストローム下に形成する。ある実施例において、トランジスタゲート５４のポリシリコン材料は凹まされて基板１２の上面（たとえばポスト３８と基板１２との界面）の縦方向の下に上面５５を形成する。随意的なシリサイド層（示されていない）がトランジスタゲート５４上に形成されるが、シリサイドの例はチタンシリサイドおよびコバルトシリサイドを含む。
図４５〜４８を参照すると、絶縁性材料あるいは層５６がシリコン基板１２、ゲート構造５４、エピタキシャルシリコンポスト３８およびナイトライドランナ１８の上に形成される。絶縁性層５６は開口４４を埋める。絶縁性層５６の例はスピンオンガラス層およびTEOS層を含む。絶縁性層５６の一番外側の部分をCMPあるいはその他のプレーナエッチング法によって除去し、ナイトライドランナ１８を露出させ、絶縁性層５６をそれぞれのナイトライドランナ１８の間に直線状に延びるように残す。次に、ナイトライドランナ１８にパターンを作り、選択的にエッチして、ナイトライドランナ１８の部分を通って延びる開口６２を形成し、基板１２の上面部分５８を露出させる。ナイトライドランナ１８の部分がシリコン基板１２の上から上方に延びて残っていることが理解できよう。シリコン基板１２の上面部分の例５８は一般的に正方形の形に作られ、絶縁性層５６とシリコン基板１２の上に残っているナイトライドランナ１８の部分とによって境界が定められている、あるいは囲まれている。導電性インプラント（示されていない）を行って基板１２の上面部分５８中に導電性ドーパントを供給し、能動領域５９、たとえば拡散領域あるいはノードを形成する。ある実施例において、拡散領域５９はあとで形成される装置、たとえばトランジスタ、のソース/ドレイン領域５９を含む。さらに他の実施例において、拡散領域５９はソース/ドレイン領域を含み、拡散領域あるいはノード４１を補完し協同して動作する。拡散領域の例５９は１対のソース/ドレイン領域の１つ、たとえばソース領域を含む。
図４９〜５０を参照すると、これはある実施例に従った、図１〜４８のプロセス段階のあとの、たとえば図４５〜４８のプロセス段階のあとの、半導体構造１００を示す。図４９は図４６の見た方向と同様の方向で見た、あとのプロセス段階における半導体構造１００を示す。図５０は図４８の見た方向と同様の方向で見た、あとのプロセス工程における半導体構造１００を示す。図５０は図４９の半導体構造１００の図を図４９の見た方向から９０度回転させたものであることが理解されよう。図４９〜５０は、電荷蓄積装置あるいはデータ記憶素子の例、たとえばキャパシタ装置、と電気的に結合されたトランジスタ装置の例を示す。このようなトランジスタとキャパシタとの組合せの例はDRAMのようなメモリセルを含むメモリおよび論理回路またはそのいずれかの代表的なものである。トランジスタ装置の例は一般的に番号６９で、また電荷蓄積装置あるいはデータ記憶素子の例、たとえばキャパシタ装置は一般的に番号８０で参照されている。
トランジスタの例６９はゲート５４，ゲート誘電体５２，およびソース/ドレイン領域４１および５９を備える（図５０）。トランジスタの例６９はさらに一般的に基板１２の領域として表されるチャネルを含むが、図５０において電流の流れ７１がゲート５４（およびゲート誘電体５２）の周りをソース/ドレイン領域５９からソース/ドレイン領域４１へ延びるように示されている。チャネル部分の例はソース/ドレイン領域４１の下に直接縦方向に延びるシリコン支持構造４６を備える。シリコン支持構造４６により規定されるチャネル部分の例はシリコン基板１２の円筒形あるいは環状部分である。ゲート５４は一般的にシリコン基板１２の中で垂直に下方に、一般的にシリコン基板１２の上面に対して垂直に延びる（上面は一般にソース/ドレイン領域４１および５９の水平上部の線、たとえばポスト３８とソース/ドレイン領域４１との界面として表される）。ゲート５４はシリコン基板１２からゲート誘電体５２によって分離され絶縁される。ゲート５４はシリコン基板１２に対して垂直に延びる。しかしゲート５４がシリコン支持体構造４６によって規定されるチャネル部分を囲むあるいは取り巻いていることが理解されよう。したがってゲート５４の例は縦型ロランジスタ、たとえばサラウンディングゲートトランジスタに対する縦型サラウンディングゲートを規定する。ある実施例において、ポスト３８がソース/ドレイン領域としてではなく電気的接触として規定される場合、トランジスタ６９の全体がシリコン基板あるいはバルクウエハ１２の中に形成される。言い換えれば、トランジスタ６９はウエハ１２の一番上の面かあるいはその下に形成される。
ソース/ドレイン領域の例４１はドレイン領域から成る。ソース/ドレイン領域の例５９はソース領域から成る。ある実施例において、１つのソース/ドレイン領域５９はトランジスタ６９のソース領域の全体を含む。他の実施例において、ゲート５４の相対する側に形成された１対のソース/ドレイン領域５９はトランジスタ６９のソース領域の全体を含む。ある実施例において、トランジスタ６９の活性化は、ソース領域５９から下方向にシリコン基板１２を通ってゲート５４の底部の下からそこを回って上方へチャネル部分４６を通ってドレイン領域４１に戻る、電流の流れ７１を引き起こす。図４５〜４８のあとのプロセスの際に、ポスト３８の直接上のハードマスク４０が除去され、ハードマスク４０の直接上の絶縁性層５６の一部が除去されてポスト３８の上面を露出させる。導電性材料１０２がポスト３８の上に接触して形成されて電気的接触を形成する。導電性材料の例１０２は、トランジスタ６９をポスト３８経由で、あとで形成される装置、たとえばキャパシタ８０と電気的に結合するポリシリコンプラグあるいはセル・プラグ１０２を形成するためのポリシリコンである。
キャパシタの例８０は底部セルプレートあるいは蓄積ノード７２，蓄積ノード７２上のキャパシタ誘電体７３、およびキャパシタ誘電体７３上の上部セルプレート７４を備える。キャパシタ８０はエピタキシャルシリコンポスト３８とポリシリコンプラグ１０２とによってトランジスタ６９に電気的に結合され、ポリシリコンプラグ１０２は蓄積ノード７２に接触し、電気的に結合する。導電性プラグ６１（図５０）はソース/ドレイン領域５９から上方に延びるように形成され、それと電気的に結合している。導電性プラグ６１はまたディジット線の部分１０４に接触し、ディジット線１０４をソース/ドレイン領域５９を経由してトランジスタ６９に電気的に結合する。ディジット線の例１０４はポリシリコンプラグおよびシリサイドまたはそのいずれかから成る。導電性プラグの例６１はドープしたポリシリコンから成る。絶縁性のスペーサ７０（図５０）は導電性プラグ６１と絶縁性層５６との間に形成される。絶縁性のスペーサの例７０はシリコンナイトライドおよび酸化シリコンのような酸化物またはそのいずれかから成る。
半導体構造１００はキャパシタ８０とトランジスタ６９との間に中間的構造を備える。ナイトライドキャップ１０６がディジット線の部分１０４の上に形成される。絶縁性のスペーサ１１０がディジット線１０４と一方の側ではナイトライドキャップ１０６との間に、また他の側ではポリシリコンプラグ１０２との間に形成される。二酸化シリコン層１０８がナイトライドキャップ１０６の上に形成される。
法に従って本発明は構造的および方法的特徴について言葉により大なり小なり具体的に説明してきた。しかし本発明は示しまた説明した特定の特徴に限定されないことが理解される必要がある、というのはここで開示した手段は本発明を実施するのに好ましい形態から成るからである。したがって本発明は添付の請求項の適切な範囲内で均一者の原理にしたがって適切に解釈されるどのような形態あるいは修正も請求される。
本発明の態様の例の予備的な処理段階における半導体構造を示す断片的な上面図である。 図１の断片の、線２−２に沿って取った断面図である。 図１の処理に続く処理段階における図１の断片の図である。 図３の断片の、線４−４に沿って取った断面図である。 図３の処理に続く処理段階における図３の断片の図である。 図５の断片の、線６−６に沿って取った断面図である。 図５の断片を９０度回転した図である。 図７の断片の、線８−８に沿って取った断面図である。 図５の処理に続く処理段階における図５の断片の図である。 図９の断片の、線１０−１０に沿って取った断面図である。 図９の断片を９０度回転した図である。 図１１の断片の、線１２−１２に沿って取った断面図である。 図９の処理に続く処理段階における図９の断片の図である。 図１３の断片の、線１４−１４に沿って取った断面図である。 図１３の断片を９０度回転した図である。 図１５の断片の、線１６−１６に沿って取った断面図である。 図１３の処理に続く処理段階における図１３の断片の図である。 図１７の断片の、線１８−１８に沿って取った断面図である。 図１７の断片を９０度回転した図である。 図１９の断片の、線２０−２０に沿って取った断面図である。 図１７の処理に続く処理段階における図１７の断片の図である。 図２１の断片の、線２２−２２に沿って取った断面図である。 図２１の断片を９０度回転した図である。 図２３の断片の、線２４−２４に沿って取った断面図である。 図２１の処理に続く処理段階における図２１の断片の図である。 図２５の断片の、線２６−２６に沿って取った断面図である。 図２５の断片を９０度回転した図である。 図２７の断片の、線２８−２８に沿って取った断面図である。 図２５の処理に続く処理段階における図２５の断片の図である。 図２９の断片の、線３０−３０に沿って取った断面図である。 図２９の断片を９０度回転した図である。 図３１の断片の、線３２−３２に沿って取った断面図である。 図２９の処理に続く処理段階における図２９の断片の図である。 図３３の断片の、線３４−３４に沿って取った断面図である。 図３３の断片を９０度回転した図である。 図３５の断片の、線３６−３６に沿って取った断面図である。 図３３の処理に続く処理段階における図３３の断片の図である。 図３７の断片の、線３８−３８に沿って取った断面図である。 図３７の断片を９０度回転した図である。 図３９の断片の、線４０−４０に沿って取った断面図である。 図３７の処理に続く処理段階における図３７の断片の図である。 図４１の断片の、線４２−４２に沿って取った断面図である。 図４１の断片を９０度回転した図である。 図４３の断片の、線４４−４４に沿って取った断面図である。 図４１の処理に続く処理段階における図４１の断片の図である。 図４５の断片の、線４６−４６に沿って取った断面図である。 図４５の断片を９０度回転した図である。 図４７の断片の、線４８−４８に沿って取った断面図である。 本発明の実施例の図４５-４８に続く処理における最終処理段階での半導体構造の断片の断面図である。 図４９の断片を９０度回転した図である。

Claims (40)

  1. トランジスタ装置であって、
    半導体基板と、
    前記半導体基板内に延びるように形成されたゲートと、前記ゲートの上に形成されたゲート誘電体と、前記ゲートの相対する側に形成された１対のソース/ドレイン領域と、前記半導体基板内に形成されたチャネル領域とを備えるトランジスタ装置。
  2. 前記ゲート誘電体、前記１対のソース/ドレイン領域、および前記チャネル領域が前記半導体基板内に形成される請求項１のトランジスタ装置。
  3. ゲート誘電体の全体、１対のソース/ドレイン領域の全体、およびチャネル領域の全体が前記半導体基板内に形成される請求項１のトランジスタ装置。
  4. 前記ゲートが前記チャネル領域を囲む請求項１のトランジスタ装置。
  5. 前記チャネル領域が前記半導体基板内で前記１対のソース/ドレイン領域の下に縦方向に形成される請求項１のトランジスタ装置。
  6. 前記ゲートが前記チャネル領域を囲み、前記ゲートが前記１対のソース/ドレイン領域の１つを囲む請求項１のトランジスタ装置。
  7. 前記半導体基板が単結晶シリコンから成る請求項１のトランジスタ装置。
  8. DRAM装置に組み込まれたトランジスタをさらに備える請求項１のトランジスタ装置。
  9. メモリセルを形成するために前記トランジスタと電気的に結合されたデータ記憶素子をさらに備え、前記メモリセルが前記半導体基板の上に約4F2の面積を有し、ここにFはフォトリソグラフ的に規定される形状の最小加工寸法を表す請求項１のトランジスタ装置。
  10. トランジスタ装置であって、
    上面を備える半導体基板と、
    前記半導体基板内に形成された１対のソース/ドレイン領域と、
    前記半導体基板内に形成され一般的に半導体基板の上面に対して垂直に延びるチャネル領域と、
    前記１対のソース/ドレイン領域の間に形成されたゲートとを備えるトランジスタ装置。
  11. 前記チャネル領域が前記１対のソース/ドレイン領域の１つの直下に延びる請求項１０のトランジスタ装置。
  12. 前記チャネル領域が前記１対のソース/ドレイン領域の１つの直下に延び、ゲートが前記半導体基板内に形成され、また前記チャネル領域を囲み、また１対のソース/ドレイン領域の１つを囲む請求項１０のトランジスタ装置。
  13. 前記半導体基板が単結晶シリコンから成る請求項１０のトランジスタ装置。
  14. DRAM装置に組み込まれたトランジスタをさらに備える請求項１０のトランジスタ装置。
  15. メモリセルを形成するために前記１対のソース/ドレイン領域の１つに電気的に結合されたデータ記憶素子をさらに備え、前記メモリセルが前記半導体基板の上に約4F2の面積を備え、ここにFはフォトリソグラフ的に規定される形状の最小加工寸法を表す請求項１０のトランジスタ装置。
  16. 半導体構造であって
    半導体基板の上面から上方に延びる導電性ポストと、
    前記半導体基板内で前記導電性ポストの下に形成され、前記導電性ポストと電気的に結合されているソース/ドレイン領域と、
    前記ソース/ドレイン領域の下に延びるトランジスタチャネルと、
    前記半導体基板内に前記トランジスタチャネルに隣接して形成されたゲートとを備える半導体構造。
  17. 前記導電性ポストがエピタキシャルシリコンポストから成る請求項１６の半導体構造。
  18. 前記ソース/ドレイン領域がドレイン領域から成る請求項１６の半導体構造。
  19. 前記導電性ポストに電気的に結合されたキャパシタをさらに備える請求項１６の半導体構造。
  20. 前記構造がトランジスタを備え、さらにメモリセル構造に前記トランジスタを組み込み、前記導電性ポストがこのトランジスタをキャパシタに結合する請求項１６の半導体構造。
  21. 前記半導体基板が一般的に水平方向であり、前記トランジスタチャネルが一般的に垂直方向に延びる請求項１６の半導体構造。
  22. 前記半導体基板が単結晶シリコンから成る請求項１６の半導体構造。
  23. 前記トランジスタチャネルに相対するゲートに隣接して形成されたもう１つのソース/ドレインと、
    メモリセルを形成するために前記導電性ポストに電気的に結合されたデータ記憶素子とをさらに備え、前記メモリセルが前記半導体基板の上に約4F2の面積を有し、ここにFはフォトリソグラフ的に規定される形状の最小加工寸法を表す請求項１６の半導体構造。
  24. 半導体構造を形成する方法であって、
    半導体基板を供給し、
    前記半導体基板中に開口を形成し、
    前記開口内の半導体基板上に酸化膜を形成し、
    前記酸化膜の上に導電性ゲート材料を供給して、前記開口を埋め、
    前記半導体基板内でこのゲート材料と相対する側に１対の拡散領域を形成し、
    前記半導体基板内で一般的に垂直方向に延びるチャネル領域を規定することを含む半導体構造を形成する方法。
  25. キャパシタを形成し、
    前記キャパシタを前記１対の拡散領域の１つに電気的に結合することを含む請求項２４の半導体構造を形成する方法。
  26. 前記半導体基板から前記１対の拡散領域の１つの上で上方に延びるエピタキシャルポストを形成し、
    前記半導体基板上にキャパシタを形成し、
    前記キャパシタを前記エピタキシャルポストに電気的に結合することを含む請求項２４の半導体構造を形成する方法。
  27. 縦型トランジスタ構造であって、
    シリコン基板と、
    前記シリコン基板内で規定され、一般的に前記シリコン基板に対して垂直に延びるチャネル領域と、
    前記チャネル領域の上に縦方向に形成される第１のソース/ドレイン領域と、
    前記シリコン基板内でチャネル領域に隣接して横方向に形成されたゲートと、
    前記チャネル領域に相対するゲートの側に形成された第２のソース/ドレイン領域とを備える、縦型トランジスタ構造。
  28. 前記シリコン基板が単結晶シリコンから成る請求項２７の縦型トランジスタ構造。
  29. 前記第１のソース/ドレイン領域がドレイン領域から成る請求項２７の縦型トランジスタ構造。
  30. 前記ゲートが前記チャネル領域を囲む請求項２７の縦型トランジスタ構造。
  31. 前記ゲートが前記第１のソース/ドレイン領域を囲む請求項２７の縦型トランジスタ構造。
  32. 前記ゲートが前記チャネル領域を囲み、また前記第１のソース/ドレイン領域を囲む請求項２７の縦型トランジスタ構造。
  33. 前記第１のソース/ドレイン領域が前記シリコン基板の上に形成される請求項２７の縦型トランジスタ構造。
  34. 前記第１のソース/ドレイン領域が前記シリコン基板の内部に形成される請求項２７の縦型トランジスタ構造。
  35. 前記シリコン基板が上面を備え、前記第１のソース/ドレイン領域が前記上面の下から縦方向に延びる部分を備え、また前記上面の上から縦方向に延びる別の部分を備える請求項２７の縦型トランジスタ構造。
  36. 前記第１のソース/ドレイン領域が前記シリコン基板から上方に延びるエピタキシャルポストを備える請求項２７の縦型トランジスタ構造。
  37. 前記第１のソース/ドレイン領域が前記シリコン基板内に形成された拡散領域を備える請求項２７の縦型トランジスタ構造。
  38. 前記第１のソース/ドレイン領域の部分が前記シリコン基板内に形成された拡散領域を備え、また前記第１のソース/ドレイン領域の他の部分が前記シリコン基板から上方に延びるエピタキシャルポストを備える請求項２７の縦型トランジスタ構造。
  39. 前記シリコン基板から上方に延び、また前記第１のソース/ドレイン領域に電気的に結合されているエピタキシャルポストをさらに備え、前記エピタキシャルポストが縦型トランジスタに対する電気的接触を備える請求項２７の縦型トランジスタ構造。
  40. 前記シリコン基板から上方にまた前記第１のソース/ドレイン領域の直接上から延びるエピタキシャルポストをさらに備え、前記エピタキシャルポストが縦型トランジスタに対する電気的接触を備える請求項２７の縦型トランジスタ構造。
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