JP2003017585A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】本発明は、ＤＲＡＭにおいて、さらなるセル面
積の縮小化やチップの微細化・高集積化に対応できるよ
うにすることを最も主要な特徴としている。 【解決手段】たとえば、ｐ型シリコン基板１１の表面部
に、浅い第１の溝１２ａと深い第２の溝１２ｂとからな
る溝部１２を形成し、複数のシリコン柱１３を設ける。
そして、第１の溝１２ａの底部に対応するシリコン台部
１４およびシリコン柱１３の表面部に、それぞれ、ソー
スないしドレインとなる拡散層領域１５1，１５2 を形
成する。また、シリコン柱１３に沿って、縦型構造のゲ
ート電極１６を配置する。こうして、シリコン柱１３の
一側面部１３ａをチャネル部とする縦型セル・トランジ
スタを構成し、短チャネル効果の抑制とリテンション特
性の改善とを可能にする。
積の縮小化やチップの微細化・高集積化に対応できるよ
うにすることを最も主要な特徴としている。 【解決手段】たとえば、ｐ型シリコン基板１１の表面部
に、浅い第１の溝１２ａと深い第２の溝１２ｂとからな
る溝部１２を形成し、複数のシリコン柱１３を設ける。
そして、第１の溝１２ａの底部に対応するシリコン台部
１４およびシリコン柱１３の表面部に、それぞれ、ソー
スないしドレインとなる拡散層領域１５1，１５2 を形
成する。また、シリコン柱１３に沿って、縦型構造のゲ
ート電極１６を配置する。こうして、シリコン柱１３の
一側面部１３ａをチャネル部とする縦型セル・トランジ
スタを構成し、短チャネル効果の抑制とリテンション特
性の改善とを可能にする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
およびその製造方法に関するもので、特に、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）などのセ
ルの高集積化技術に関する。
およびその製造方法に関するもので、特に、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）などのセ
ルの高集積化技術に関する。
【０００２】
【従来の技術】近年、半導体記憶装置、特にＤＲＡＭの
微細化・高集積化は以前にも増して加速してきている。
それに伴い、単位記憶素子（メモリセル）の占める面積
は、ますます縮小化されている。
微細化・高集積化は以前にも増して加速してきている。
それに伴い、単位記憶素子（メモリセル）の占める面積
は、ますます縮小化されている。
【０００３】従来は、メモリセルのセル・トランジスタ
を平面構造のまま縮小してきたが、ここに来て、トラン
ジスタの設計が大変困難になってきているという問題が
ある。すなわち、平面型のセル・トランジスタでは、縮
小化により、短チャネル効果の抑制とリテンション（Ｒ
ｅｔｅｎｔｉｏｎ）特性の改善とを両立させるのが難し
くなってきており、ほとんど限界にきている。その反
面、セル面積のさらなる縮小化の要求がなされていると
いう現状がある。
を平面構造のまま縮小してきたが、ここに来て、トラン
ジスタの設計が大変困難になってきているという問題が
ある。すなわち、平面型のセル・トランジスタでは、縮
小化により、短チャネル効果の抑制とリテンション（Ｒ
ｅｔｅｎｔｉｏｎ）特性の改善とを両立させるのが難し
くなってきており、ほとんど限界にきている。その反
面、セル面積のさらなる縮小化の要求がなされていると
いう現状がある。
【０００４】図１６は、従来のＤＲＡＭのセル構造を示
すものである。なお、同図（ａ）は８Ｆ2 タイプを例に
セル・レイアウトを示す平面図であり、同図（ｂ）は図
（ａ）の１６ｂ−１６ｂ線に沿う断面図である。
すものである。なお、同図（ａ）は８Ｆ2 タイプを例に
セル・レイアウトを示す平面図であり、同図（ｂ）は図
（ａ）の１６ｂ−１６ｂ線に沿う断面図である。
【０００５】図に示すように、１個のメモリセルの占有
面積は、平面型のセル・トランジスタ１０１、２セルが
共有する１個のビット線コンタクト（ＣＢ）１０３、お
よび、素子分離領域１０５により決定されている。因み
に、１０７はアクティブエリア（ＡＡ）、１０９はｐ型
シリコン基板、１１１は通過ワード線、１１３はＳｉＮ
膜、１１５は層間膜、１１７はキャパシタコンタクト
（ストレージノードコンタクト（ＣＮ））、１１９はビ
ット線（ＢＬ）であり、１２１は、蓄積電極（ＳＮ）１
２１ａ、キャパシタ誘電体膜１２１ｂおよびプレート電
極（ＰＬ）１２１ｃからなるセル・キャパシタである。
面積は、平面型のセル・トランジスタ１０１、２セルが
共有する１個のビット線コンタクト（ＣＢ）１０３、お
よび、素子分離領域１０５により決定されている。因み
に、１０７はアクティブエリア（ＡＡ）、１０９はｐ型
シリコン基板、１１１は通過ワード線、１１３はＳｉＮ
膜、１１５は層間膜、１１７はキャパシタコンタクト
（ストレージノードコンタクト（ＣＮ））、１１９はビ
ット線（ＢＬ）であり、１２１は、蓄積電極（ＳＮ）１
２１ａ、キャパシタ誘電体膜１２１ｂおよびプレート電
極（ＰＬ）１２１ｃからなるセル・キャパシタである。
【０００６】この時点における最小加工寸法をＦとし、
ゲート電極（ワード線（ＷＬ））１０１ａおよびソース
ないしドレインとなる拡散層１０１ｂのそれぞれの一辺
をＦで設計するとする。その場合、メモリセルの最小占
有面積は、８Ｆ2 （縦が２Ｆ、横が４Ｆ）となる。
ゲート電極（ワード線（ＷＬ））１０１ａおよびソース
ないしドレインとなる拡散層１０１ｂのそれぞれの一辺
をＦで設計するとする。その場合、メモリセルの最小占
有面積は、８Ｆ2 （縦が２Ｆ、横が４Ｆ）となる。
【０００７】このように、１トランジスタ，１キャパシ
タからなるメモリセルを有するＤＲＡＭの微細化・高集
積化は、８Ｆ2 タイプのセル・レイアウトにより進展し
てきた。
タからなるメモリセルを有するＤＲＡＭの微細化・高集
積化は、８Ｆ2 タイプのセル・レイアウトにより進展し
てきた。
【０００８】しかしながら、平面型のセル・トランジス
タ１０１は、セル面積の縮小化に伴ってゲート長が縮小
化するため、短チャネル効果を抑制するのが難しくなっ
ている。短チャネル効果を抑制するには、拡散層１０１
ｂ間のリークを抑えるため、チャネル部のボロン濃度
（基板１０９がｐ型の場合）をますます高める必要があ
る。
タ１０１は、セル面積の縮小化に伴ってゲート長が縮小
化するため、短チャネル効果を抑制するのが難しくなっ
ている。短チャネル効果を抑制するには、拡散層１０１
ｂ間のリークを抑えるため、チャネル部のボロン濃度
（基板１０９がｐ型の場合）をますます高める必要があ
る。
【０００９】一方、ＤＲＡＭの性能を左右する特性とし
て、ますます厳しいリテンション特性が要求されてい
る。リテンション特性を改善するには、支配要因である
蓄積側の接合リークを減少させればよい。そのために
は、蓄積側の接合付近におけるチャネル部のボロン濃度
（基板１０９がｐ型の場合）を下げる必要がある。
て、ますます厳しいリテンション特性が要求されてい
る。リテンション特性を改善するには、支配要因である
蓄積側の接合リークを減少させればよい。そのために
は、蓄積側の接合付近におけるチャネル部のボロン濃度
（基板１０９がｐ型の場合）を下げる必要がある。
【００１０】上記したように、一方ではチャネル部の不
純物濃度を高める必要があり、他方ではチャネル部の不
純物濃度を下げる必要があり、そういう意味で、チャネ
ル部の不純物濃度の設計はトレード−オフ（Ｔｒａｄｅ
−ｏｆｆ）の関係にあり、両立しなくなっている。
純物濃度を高める必要があり、他方ではチャネル部の不
純物濃度を下げる必要があり、そういう意味で、チャネ
ル部の不純物濃度の設計はトレード−オフ（Ｔｒａｄｅ
−ｏｆｆ）の関係にあり、両立しなくなっている。
【００１１】また、コスト競争の激化に伴い、さらなる
セル面積の縮小化やチップ（ＤＲＡＭ）の微細化・高集
積化が要求されている。しかしながら、図１６（ａ）に
示した従来の８Ｆ2 タイプのセル・レイアウトでは、既
に理論限界の真性８Ｆ2 のセル面積になっている。よっ
て、要求されるような、さらなるセル面積の縮小化、延
いてはチップの微細化・高集積化の要求に対応できない
という問題があった。
セル面積の縮小化やチップ（ＤＲＡＭ）の微細化・高集
積化が要求されている。しかしながら、図１６（ａ）に
示した従来の８Ｆ2 タイプのセル・レイアウトでは、既
に理論限界の真性８Ｆ2 のセル面積になっている。よっ
て、要求されるような、さらなるセル面積の縮小化、延
いてはチップの微細化・高集積化の要求に対応できない
という問題があった。
【００１２】
【発明が解決しようとする課題】上記したように、従来
においては、さらなるセル面積の縮小化やチップの微細
化・高集積化が要求されているものの、８Ｆ2 タイプの
セル・レイアウトでは、トランジスタの短チャネル効果
の抑制とリテンション特性の改善とを両立させるのが困
難になってきており、さらなるセル面積の縮小化やチッ
プの微細化・高集積化の要求には対応できないという問
題があった。
においては、さらなるセル面積の縮小化やチップの微細
化・高集積化が要求されているものの、８Ｆ2 タイプの
セル・レイアウトでは、トランジスタの短チャネル効果
の抑制とリテンション特性の改善とを両立させるのが困
難になってきており、さらなるセル面積の縮小化やチッ
プの微細化・高集積化の要求には対応できないという問
題があった。
【００１３】そこで、この発明は、トランジスタの短チ
ャネル効果の抑制とリテンション特性の改善とを両立で
き、さらなるセル面積の縮小化やチップの微細化・高集
積化の要求にも十分に対応することが可能な半導体記憶
装置およびその製造方法を提供することを目的としてい
る。
ャネル効果の抑制とリテンション特性の改善とを両立で
き、さらなるセル面積の縮小化やチップの微細化・高集
積化の要求にも十分に対応することが可能な半導体記憶
装置およびその製造方法を提供することを目的としてい
る。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体記憶装置にあっては、半導体基
板上のメモリセルアレイ領域に形成された、深さの異な
る第１，第２の底部を有するシリコン溝により分離され
た複数のシリコン柱と、前記シリコン溝の第２の底部よ
りも浅い第１の底部に形成された第１の拡散層領域、お
よび、前記シリコン柱の表面部に、前記第１の拡散層領
域と離間して形成された第２の拡散層領域と、前記第１
および第２の拡散層領域に隣接し、前記シリコン柱の少
なくとも一側面部に沿って設けられたゲート電極とを有
するセル・トランジスタと、前記ゲート電極に接続され
たワード線と、前記ワード線と直交する方向に設けら
れ、前記第１の拡散層領域に接続されたビット線と、前
記第２の拡散層領域に接続されたセル・キャパシタとを
具備したことを特徴とする。
めに、この発明の半導体記憶装置にあっては、半導体基
板上のメモリセルアレイ領域に形成された、深さの異な
る第１，第２の底部を有するシリコン溝により分離され
た複数のシリコン柱と、前記シリコン溝の第２の底部よ
りも浅い第１の底部に形成された第１の拡散層領域、お
よび、前記シリコン柱の表面部に、前記第１の拡散層領
域と離間して形成された第２の拡散層領域と、前記第１
および第２の拡散層領域に隣接し、前記シリコン柱の少
なくとも一側面部に沿って設けられたゲート電極とを有
するセル・トランジスタと、前記ゲート電極に接続され
たワード線と、前記ワード線と直交する方向に設けら
れ、前記第１の拡散層領域に接続されたビット線と、前
記第２の拡散層領域に接続されたセル・キャパシタとを
具備したことを特徴とする。
【００１５】また、この発明の半導体記憶装置にあって
は、半導体基板上のメモリセルアレイ領域に形成され
た、深さの異なる第１，第２の底部を有するシリコン溝
により分離された複数のシリコン柱と、前記シリコン溝
の第２の底部よりも浅い第１の底部に線状に形成された
第１の拡散層領域および前記シリコン柱の表面部に形成
された第２の拡散層領域と、前記第１および第２の拡散
層領域に隣接し、前記シリコン柱の少なくとも一側面部
に沿って設けられたゲート電極とを有するセル・トラン
ジスタと、前記第１の拡散層領域と直交する方向に設け
られ、前記ゲート電極に接続されたワード線と、前記第
２の拡散層領域に接続されたセル・キャパシタとを具備
したことを特徴とする。
は、半導体基板上のメモリセルアレイ領域に形成され
た、深さの異なる第１，第２の底部を有するシリコン溝
により分離された複数のシリコン柱と、前記シリコン溝
の第２の底部よりも浅い第１の底部に線状に形成された
第１の拡散層領域および前記シリコン柱の表面部に形成
された第２の拡散層領域と、前記第１および第２の拡散
層領域に隣接し、前記シリコン柱の少なくとも一側面部
に沿って設けられたゲート電極とを有するセル・トラン
ジスタと、前記第１の拡散層領域と直交する方向に設け
られ、前記ゲート電極に接続されたワード線と、前記第
２の拡散層領域に接続されたセル・キャパシタとを具備
したことを特徴とする。
【００１６】また、この発明の半導体記憶装置の製造方
法にあっては、半導体基板上のメモリセルアレイ領域に
第１の深さを有する第１の溝を設けて、複数のシリコン
柱を形成する工程と、前記第１の溝の底部に、第１の拡
散層領域となる第１の不純物層を形成する工程と、前記
第１の溝内をゲート電極材料により埋め込む工程と、前
記第１の溝内に、前記第１の溝よりも深い、第２の深さ
を有する第２の溝を選択的に設けて、前記シリコン柱の
少なくとも一側面部に沿うゲート電極を形成する工程
と、前記第２の溝内に絶縁膜を埋め込んで素子分離領域
を形成する工程と、前記ゲート電極に接続されるワード
線を形成する工程と、前記シリコン柱の表面部に、第２
の拡散層領域となる第２の不純物層を形成する工程と、
前記第１の拡散層領域に接続されるビット線コンタクト
を形成する工程と、前記ビット線コンタクトに接続され
るビット線を形成する工程と、前記第２の拡散層領域に
接続されるキャパシタコンタクトを形成する工程と、前
記キャパシタコンタクトに接続されるセル・キャパシタ
を形成する工程とを備えてなることを特徴とする。
法にあっては、半導体基板上のメモリセルアレイ領域に
第１の深さを有する第１の溝を設けて、複数のシリコン
柱を形成する工程と、前記第１の溝の底部に、第１の拡
散層領域となる第１の不純物層を形成する工程と、前記
第１の溝内をゲート電極材料により埋め込む工程と、前
記第１の溝内に、前記第１の溝よりも深い、第２の深さ
を有する第２の溝を選択的に設けて、前記シリコン柱の
少なくとも一側面部に沿うゲート電極を形成する工程
と、前記第２の溝内に絶縁膜を埋め込んで素子分離領域
を形成する工程と、前記ゲート電極に接続されるワード
線を形成する工程と、前記シリコン柱の表面部に、第２
の拡散層領域となる第２の不純物層を形成する工程と、
前記第１の拡散層領域に接続されるビット線コンタクト
を形成する工程と、前記ビット線コンタクトに接続され
るビット線を形成する工程と、前記第２の拡散層領域に
接続されるキャパシタコンタクトを形成する工程と、前
記キャパシタコンタクトに接続されるセル・キャパシタ
を形成する工程とを備えてなることを特徴とする。
【００１７】さらに、この発明の半導体記憶装置の製造
方法にあっては、半導体基板上のメモリセルアレイ領域
に第１の深さを有する第１の溝を設けて、複数のシリコ
ン柱を形成する工程と、前記第１の溝の底部に、ビット
線となる第１の拡散層領域からなる線状の第１の不純物
層を形成する工程と、前記第１の溝内をゲート電極材料
により埋め込む工程と、前記第１の溝内に、前記第１の
溝よりも深い、第２の深さを有する第２の溝を選択的に
設けて、前記シリコン柱の少なくとも一側面部に沿うゲ
ート電極を形成する工程と、前記第２の溝内に絶縁膜を
埋め込んで素子分離領域を形成する工程と、前記ゲート
電極に接続されるワード線を形成する工程と、前記シリ
コン柱の表面部に、第２の拡散層領域となる第２の不純
物層を形成する工程と、前記第２の拡散層領域に接続さ
れるキャパシタコンタクトを形成する工程と、前記キャ
パシタコンタクトに接続されるセル・キャパシタを形成
する工程とを備えてなることを特徴とする。
方法にあっては、半導体基板上のメモリセルアレイ領域
に第１の深さを有する第１の溝を設けて、複数のシリコ
ン柱を形成する工程と、前記第１の溝の底部に、ビット
線となる第１の拡散層領域からなる線状の第１の不純物
層を形成する工程と、前記第１の溝内をゲート電極材料
により埋め込む工程と、前記第１の溝内に、前記第１の
溝よりも深い、第２の深さを有する第２の溝を選択的に
設けて、前記シリコン柱の少なくとも一側面部に沿うゲ
ート電極を形成する工程と、前記第２の溝内に絶縁膜を
埋め込んで素子分離領域を形成する工程と、前記ゲート
電極に接続されるワード線を形成する工程と、前記シリ
コン柱の表面部に、第２の拡散層領域となる第２の不純
物層を形成する工程と、前記第２の拡散層領域に接続さ
れるキャパシタコンタクトを形成する工程と、前記キャ
パシタコンタクトに接続されるセル・キャパシタを形成
する工程とを備えてなることを特徴とする。
【００１８】この発明の半導体記憶装置およびその製造
方法によれば、チャネル部の不純物濃度と蓄積側の接合
付近における不純物濃度とを独立に制御できるようにな
る。これにより、トランジスタの短チャネル効果の抑制
とリテンション特性の改善とを両立させつつ、セル・レ
イアウトを４Ｆ2 タイプとすることが可能となるもので
ある。
方法によれば、チャネル部の不純物濃度と蓄積側の接合
付近における不純物濃度とを独立に制御できるようにな
る。これにより、トランジスタの短チャネル効果の抑制
とリテンション特性の改善とを両立させつつ、セル・レ
イアウトを４Ｆ2 タイプとすることが可能となるもので
ある。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】（第１の実施形態）図１および図２
（ａ），（ｂ）は、本発明の第１の実施形態にかかるＤ
ＲＡＭのセル構造を示すものである。なお、図１はセル
・レイアウトを示す平面図であり、図２（ａ），（ｂ）
は図１の２ａ−２ａ線，２ｂ−２ｂ線にそれぞれ沿う断
面図である。
（ａ），（ｂ）は、本発明の第１の実施形態にかかるＤ
ＲＡＭのセル構造を示すものである。なお、図１はセル
・レイアウトを示す平面図であり、図２（ａ），（ｂ）
は図１の２ａ−２ａ線，２ｂ−２ｂ線にそれぞれ沿う断
面図である。
【００２１】図２（ａ），（ｂ）に示すように、たとえ
ば、ｐ型シリコン基板（半導体基板）１１の表面部に
は、メモリセルアレイ領域に対応して、複数の溝部（シ
リコン溝）１２が設けられている。複数の溝部１２は、
それぞれ、深さの浅い第１の溝１２ａと、この第１の溝
１２ａよりも深さの深い第２の溝１２ｂとからなってい
る。複数の溝部１２の相互間には、それぞれ、シリコン
柱１３が形成されている。各シリコン柱１３は、それぞ
れ、最小デザイン・ルールの間隔で、縦／横方向にレイ
アウトされている。
ば、ｐ型シリコン基板（半導体基板）１１の表面部に
は、メモリセルアレイ領域に対応して、複数の溝部（シ
リコン溝）１２が設けられている。複数の溝部１２は、
それぞれ、深さの浅い第１の溝１２ａと、この第１の溝
１２ａよりも深さの深い第２の溝１２ｂとからなってい
る。複数の溝部１２の相互間には、それぞれ、シリコン
柱１３が形成されている。各シリコン柱１３は、それぞ
れ、最小デザイン・ルールの間隔で、縦／横方向にレイ
アウトされている。
【００２２】浅い第１の溝１２ａは、たとえば図１に示
すように、各シリコン柱１３に対して、縦／横方向にそ
れぞれ半ピッチずつづれて配置されている。
すように、各シリコン柱１３に対して、縦／横方向にそ
れぞれ半ピッチずつづれて配置されている。
【００２３】また、図２（ａ），（ｂ）に示すように、
上記浅い第１の溝１２ａの底部に対応する各シリコン台
部（第１の底部）１４、および、上記各シリコン柱１３
の表面部には、それぞれ離間して、セル・トランジスタ
のソースないしドレインとなる拡散層領域（ｎ型不純物
層である第１および第２の拡散層領域）１５1 ，１５ 2
が形成されている。
上記浅い第１の溝１２ａの底部に対応する各シリコン台
部（第１の底部）１４、および、上記各シリコン柱１３
の表面部には、それぞれ離間して、セル・トランジスタ
のソースないしドレインとなる拡散層領域（ｎ型不純物
層である第１および第２の拡散層領域）１５1 ，１５ 2
が形成されている。
【００２４】上記浅い第１の溝１２ａ内には、それぞ
れ、縦型構造のゲート電極１６が配置されている。縦型
構造のゲート電極１６は、たとえば図２（ａ）に示すよ
うに、ゲート絶縁膜１７をそれぞれ介して、上記シリコ
ン柱１３の一側面部１３ａに沿って設けられている。縦
型構造のゲート電極１６は、上記拡散層領域１５1 ，１
５2 とともに、上記シリコン柱１３の一側面部１３ａを
チャネル部とする縦型セル・トランジスタを構成してい
る。また、縦型構造のゲート電極１６は、それぞれ、ワ
ード線（ＷＬ）１８と接続されている。
れ、縦型構造のゲート電極１６が配置されている。縦型
構造のゲート電極１６は、たとえば図２（ａ）に示すよ
うに、ゲート絶縁膜１７をそれぞれ介して、上記シリコ
ン柱１３の一側面部１３ａに沿って設けられている。縦
型構造のゲート電極１６は、上記拡散層領域１５1 ，１
５2 とともに、上記シリコン柱１３の一側面部１３ａを
チャネル部とする縦型セル・トランジスタを構成してい
る。また、縦型構造のゲート電極１６は、それぞれ、ワ
ード線（ＷＬ）１８と接続されている。
【００２５】上記拡散層領域１５1 ，１５2 の一方、た
とえば、上記シリコン台部１４上の拡散層領域１５1 に
は、図２（ｂ）に示すように、ビット線コンタクト（Ｃ
Ｂ）１９の一端がそれぞれ接続されている。ビット線コ
ンタクト１９の他端は、それぞれ、上記各ワード線１８
にほぼ直交して配設されたビット線（ＢＬ）２０に接続
されている。
とえば、上記シリコン台部１４上の拡散層領域１５1 に
は、図２（ｂ）に示すように、ビット線コンタクト（Ｃ
Ｂ）１９の一端がそれぞれ接続されている。ビット線コ
ンタクト１９の他端は、それぞれ、上記各ワード線１８
にほぼ直交して配設されたビット線（ＢＬ）２０に接続
されている。
【００２６】上記ワード線１８および上記ビット線２０
は、それぞれ、上面と側面とがシリコン窒化（ＳｉＮ）
膜２１，２２によって覆われている。また、上記溝部１
２内には、それぞれ、シリコン酸化（ＳｉＯ2 ）膜２３
が埋め込まれてなる素子分離２３’が形成されている。
は、それぞれ、上面と側面とがシリコン窒化（ＳｉＮ）
膜２１，２２によって覆われている。また、上記溝部１
２内には、それぞれ、シリコン酸化（ＳｉＯ2 ）膜２３
が埋め込まれてなる素子分離２３’が形成されている。
【００２７】上記拡散層領域１５1 ，１５2 の他方、た
とえば、上記シリコン柱１３上の拡散層領域１５2 に
は、キャパシタコンタクト（ストレージノードコンタク
ト（ＣＮ））２４の一端がそれぞれ接続されている。キ
ャパシタコンタクト２４は、それぞれ、縦／横方向に走
る上記ワード線１８と上記ビット線２０との隙間のスペ
ースを利用して配置されている。キャパシタコンタクト
２４の他端は、それぞれ、層間膜２５上に設けられたセ
ル・キャパシタ２６に接続されている。セル・キャパシ
タ２６は、それぞれ、蓄積電極（キャパシタ下部電極）
２６ａ、キャパシタ誘電体膜２６ｂ、および、プレート
電極（キャパシタ上部電極（ＰＬ））２６ｃから構成さ
れている。
とえば、上記シリコン柱１３上の拡散層領域１５2 に
は、キャパシタコンタクト（ストレージノードコンタク
ト（ＣＮ））２４の一端がそれぞれ接続されている。キ
ャパシタコンタクト２４は、それぞれ、縦／横方向に走
る上記ワード線１８と上記ビット線２０との隙間のスペ
ースを利用して配置されている。キャパシタコンタクト
２４の他端は、それぞれ、層間膜２５上に設けられたセ
ル・キャパシタ２６に接続されている。セル・キャパシ
タ２６は、それぞれ、蓄積電極（キャパシタ下部電極）
２６ａ、キャパシタ誘電体膜２６ｂ、および、プレート
電極（キャパシタ上部電極（ＰＬ））２６ｃから構成さ
れている。
【００２８】本実施形態の場合、図１に示すように、ク
ロス・ポイント型セルのレイアウト構成により、ワード
線１８とビット線２０との交点ごとにメモリセルが配置
されている。各メモリセルは、縦型セル・トランジスタ
とセル・キャパシタ２６とからなっている。最小加工寸
法をＦとすると、メモリセルの最小占有面積は４Ｆ2と
なっている（ワード線１８のピッチが２Ｆ、ビット線２
０のピッチが２Ｆ）。
ロス・ポイント型セルのレイアウト構成により、ワード
線１８とビット線２０との交点ごとにメモリセルが配置
されている。各メモリセルは、縦型セル・トランジスタ
とセル・キャパシタ２６とからなっている。最小加工寸
法をＦとすると、メモリセルの最小占有面積は４Ｆ2と
なっている（ワード線１８のピッチが２Ｆ、ビット線２
０のピッチが２Ｆ）。
【００２９】次に、図３〜図７を参照して、本発明の第
１の実施形態にかかるＤＲＡＭの製造工程について説明
する。なお、各図において、（ａ）は図１の２ａ−２ａ
線に沿う断面を、（ｂ）は同じく２ｂ−２ｂ線に沿う断
面を、（ｃ）はアレイ領域の周辺部（周辺回路領域）の
断面を、それぞれ示している。
１の実施形態にかかるＤＲＡＭの製造工程について説明
する。なお、各図において、（ａ）は図１の２ａ−２ａ
線に沿う断面を、（ｂ）は同じく２ｂ−２ｂ線に沿う断
面を、（ｃ）はアレイ領域の周辺部（周辺回路領域）の
断面を、それぞれ示している。
【００３０】まず、図３（ａ），（ｂ）に示すように、
ｐ型シリコン基板１１上に、パッド（Ｐａｄ）酸化膜３
１、パッド窒化膜３２および第２パッド酸化膜３３を、
順次、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）技術などにより堆積させる。
ｐ型シリコン基板１１上に、パッド（Ｐａｄ）酸化膜３
１、パッド窒化膜３２および第２パッド酸化膜３３を、
順次、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）技術などにより堆積させる。
【００３１】次いで、フォトリソグラフィ技術により、
シリコン柱１３のレジストパターン（図示していない）
を加工する。そして、それをマスクに、ＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術により、上
記第２パッド酸化膜３３、上記パッド窒化膜３２および
上記パッド酸化膜３１を順に加工する。
シリコン柱１３のレジストパターン（図示していない）
を加工する。そして、それをマスクに、ＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術により、上
記第２パッド酸化膜３３、上記パッド窒化膜３２および
上記パッド酸化膜３１を順に加工する。
【００３２】上記レジストパターンを剥離後、上記第２
パッド酸化膜３３、上記パッド窒化膜３２および上記パ
ッド酸化膜３１をマスクに、ＲＩＥ技術により、上記シ
リコン基板１１をエッチングする。これにより、アレイ
領域に深さの浅い第１の溝１２ａを形成して、上記シリ
コン柱１３を形成する。
パッド酸化膜３３、上記パッド窒化膜３２および上記パ
ッド酸化膜３１をマスクに、ＲＩＥ技術により、上記シ
リコン基板１１をエッチングする。これにより、アレイ
領域に深さの浅い第１の溝１２ａを形成して、上記シリ
コン柱１３を形成する。
【００３３】次いで、上記シリコン柱１３の側面を酸化
させ、上記ゲート絶縁膜１７となる酸化膜１７ａを形成
する。
させ、上記ゲート絶縁膜１７となる酸化膜１７ａを形成
する。
【００３４】次いで、上記浅い第１の溝１２ａの底部
（シリコン台部１４）に、斜めイオン注入により、拡散
層領域（第１の不純物層）１５1 を形成する。このイオ
ン注入によって上記酸化膜１７ａが劣化したならば、そ
れを剥離した後、再度、きれいな酸化膜１７ａを形成し
直す。
（シリコン台部１４）に、斜めイオン注入により、拡散
層領域（第１の不純物層）１５1 を形成する。このイオ
ン注入によって上記酸化膜１７ａが劣化したならば、そ
れを剥離した後、再度、きれいな酸化膜１７ａを形成し
直す。
【００３５】次いで、多結晶シリコン膜３４を全面に堆
積させ、これをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりリセスし、
上記浅い第１の溝１２ａ内に埋め込む。その際、上記第
２パッド酸化膜３３がストッパとして利用される。
積させ、これをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりリセスし、
上記浅い第１の溝１２ａ内に埋め込む。その際、上記第
２パッド酸化膜３３がストッパとして利用される。
【００３６】この後、図３（ｃ）の膜構成に示すよう
に、アレイ領域の周辺部において、フォトリソグラフィ
技術とウェットエッチング（Ｗｅｔ Ｅｔｃｈ）処理な
どとにより、上記第２パッド酸化膜３３を選択的に除去
する。
に、アレイ領域の周辺部において、フォトリソグラフィ
技術とウェットエッチング（Ｗｅｔ Ｅｔｃｈ）処理な
どとにより、上記第２パッド酸化膜３３を選択的に除去
する。
【００３７】次いで、図３（ａ）〜（ｃ）に示すよう
に、全面に対し、活性領域を形成するためのレジストパ
ターン（ＰＲ）３５を加工する。
に、全面に対し、活性領域を形成するためのレジストパ
ターン（ＰＲ）３５を加工する。
【００３８】次に、図４（ｃ）に示すように、アレイ領
域の周辺部において、上記レジストパターン３５をマス
クに、ＳｉＮ−ＲＩＥのエッチング条件により、上記パ
ッド窒化膜３２をパターニングする。
域の周辺部において、上記レジストパターン３５をマス
クに、ＳｉＮ−ＲＩＥのエッチング条件により、上記パ
ッド窒化膜３２をパターニングする。
【００３９】次いで、図４（ａ），（ｂ）に示すよう
に、アレイ領域において、エッチング条件をＰｏｌｙ−
ＲＩＥに変え、引き続き、上記レジストパターン３５と
上記第２パッド酸化膜３３と上記パッド酸化膜３１とを
マスク（Ｃｒｉｔｉｃａｌ Ｍａｓｋ）に、上記多結晶
シリコン膜３４をパターニングする。こうして、シリコ
ン台部１４となる浅い第１の溝１２ａの底部上に、第１
の溝１２ａの底部と同形状の縦型構造のゲート電極１６
を形成する。
に、アレイ領域において、エッチング条件をＰｏｌｙ−
ＲＩＥに変え、引き続き、上記レジストパターン３５と
上記第２パッド酸化膜３３と上記パッド酸化膜３１とを
マスク（Ｃｒｉｔｉｃａｌ Ｍａｓｋ）に、上記多結晶
シリコン膜３４をパターニングする。こうして、シリコ
ン台部１４となる浅い第１の溝１２ａの底部上に、第１
の溝１２ａの底部と同形状の縦型構造のゲート電極１６
を形成する。
【００４０】次いで、図４（ｂ），（ｃ）に示すよう
に、上記パッド酸化膜３１と上記酸化膜１７ａとをＲＩ
Ｅ技術により加工し、除去する。そして、図４（ａ）〜
（ｃ）に示すように、上記レジストパターン３５を剥離
後、Ｓｉ−ＲＩＥのエッチング条件により、上記シリコ
ン基板１１をエッチングして、素子分離用の深さの深い
第２の溝１２ｂと溝３６とを形成する。
に、上記パッド酸化膜３１と上記酸化膜１７ａとをＲＩ
Ｅ技術により加工し、除去する。そして、図４（ａ）〜
（ｃ）に示すように、上記レジストパターン３５を剥離
後、Ｓｉ−ＲＩＥのエッチング条件により、上記シリコ
ン基板１１をエッチングして、素子分離用の深さの深い
第２の溝１２ｂと溝３６とを形成する。
【００４１】次いで、図１および図４（ｂ）に示すよう
に、フォトリソグラフィ技術とＰｏｌｙ−ＲＩＥのエッ
チング条件とにより、上記ゲート電極１６の、上記ビッ
ト線コンタクト１９に隣接するだろう部分（上記シリコ
ン柱１３の一側面部１３ａを除く部分）を除去する。そ
の後、シリコン酸化膜２３をＣＶＤ技術などにより全面
に堆積させ、それをＣＭＰ技術によりリセスして、上記
各溝１２ａ，１２ｂ，３６内だけに残す。
に、フォトリソグラフィ技術とＰｏｌｙ−ＲＩＥのエッ
チング条件とにより、上記ゲート電極１６の、上記ビッ
ト線コンタクト１９に隣接するだろう部分（上記シリコ
ン柱１３の一側面部１３ａを除く部分）を除去する。そ
の後、シリコン酸化膜２３をＣＶＤ技術などにより全面
に堆積させ、それをＣＭＰ技術によりリセスして、上記
各溝１２ａ，１２ｂ，３６内だけに残す。
【００４２】次に、図５（ａ）〜（ｃ）に示すように、
上記第２パッド酸化膜３３の除去、上記ゲート電極１６
の上部のリセス、上記パッド窒化膜３２の除去を行っ
て、素子分離２３’を完成させる。ここで重要なのは、
アレイ領域とその周辺部とにおいて、素子分離２３’を
同時に形成することが可能であり、工程が簡略化できる
点である。
上記第２パッド酸化膜３３の除去、上記ゲート電極１６
の上部のリセス、上記パッド窒化膜３２の除去を行っ
て、素子分離２３’を完成させる。ここで重要なのは、
アレイ領域とその周辺部とにおいて、素子分離２３’を
同時に形成することが可能であり、工程が簡略化できる
点である。
【００４３】次いで、図５（ｃ）に示すように、アレイ
領域の周辺部において、上記パッド酸化膜３１を介して
イオン注入を行い、Ｎウェル（Ｎ−ｗｅｌｌ）領域３７
およびＰウェル（Ｐ−ｗｅｌｌ）領域３８をそれぞれ形
成する。次いで、上記パッド酸化膜３１を除去した後、
酸化膜からなるゲート絶縁膜３９を形成する。このと
き、上記ゲート電極１６上に形成された上記酸化膜だけ
を、フォトリソグラフィ技術とＷｅｔ Ｅｔｃｈ処理と
により除去する。
領域の周辺部において、上記パッド酸化膜３１を介して
イオン注入を行い、Ｎウェル（Ｎ−ｗｅｌｌ）領域３７
およびＰウェル（Ｐ−ｗｅｌｌ）領域３８をそれぞれ形
成する。次いで、上記パッド酸化膜３１を除去した後、
酸化膜からなるゲート絶縁膜３９を形成する。このと
き、上記ゲート電極１６上に形成された上記酸化膜だけ
を、フォトリソグラフィ技術とＷｅｔ Ｅｔｃｈ処理と
により除去する。
【００４４】次いで、図５（ａ），（ｃ）に示すよう
に、アレイ領域でのワード線１８および周辺部でのゲー
ト電極（ＧＣ）４０となる、第２の多結晶シリコン膜と
シリサイド膜またはメタル膜とを、ＣＶＤ技術などによ
り堆積させる。さらに、その上にキャップとなるシリコ
ン窒化膜２１を、ＣＶＤ技術などにより堆積させる。そ
して、フォトリソグラフィ技術とＲＩＥ技術とによっ
て、ゲート（ワード線１８およびゲート電極４０）の加
工を行う。この後、スペーサとなるシリコン窒化膜２２
をＣＶＤ技術により堆積させる。そして、それをＲＩＥ
技術による側壁残しにより加工する。
に、アレイ領域でのワード線１８および周辺部でのゲー
ト電極（ＧＣ）４０となる、第２の多結晶シリコン膜と
シリサイド膜またはメタル膜とを、ＣＶＤ技術などによ
り堆積させる。さらに、その上にキャップとなるシリコ
ン窒化膜２１を、ＣＶＤ技術などにより堆積させる。そ
して、フォトリソグラフィ技術とＲＩＥ技術とによっ
て、ゲート（ワード線１８およびゲート電極４０）の加
工を行う。この後、スペーサとなるシリコン窒化膜２２
をＣＶＤ技術により堆積させる。そして、それをＲＩＥ
技術による側壁残しにより加工する。
【００４５】次いで、図５（ａ），（ｂ），（ｃ）に示
すように、イオン注入により、アレイ領域における上記
シリコン柱１３上の拡散層領域（第２の不純物層）１５
2 、および、周辺部におけるトランジスタのソースない
しドレインとなる拡散層４１，４２を、それぞれ形成す
る。
すように、イオン注入により、アレイ領域における上記
シリコン柱１３上の拡散層領域（第２の不純物層）１５
2 、および、周辺部におけるトランジスタのソースない
しドレインとなる拡散層４１，４２を、それぞれ形成す
る。
【００４６】このようにして、アレイ領域においては、
上記縦型構造のゲート電極１６と上記拡散層領域１
５1 ，１５2 とによって、上記シリコン柱１３の一側面
部１３ａをチャネル部とする縦型セル・トランジスタが
構成される。
上記縦型構造のゲート電極１６と上記拡散層領域１
５1 ，１５2 とによって、上記シリコン柱１３の一側面
部１３ａをチャネル部とする縦型セル・トランジスタが
構成される。
【００４７】次に、全面に層間膜２５ａを形成した後、
図６（ｂ）に示すように、アレイ領域において、上記シ
リコン台部１４上の拡散層領域１５1 に達する、上記ビ
ット線コンタクト１９用のコンタクトホール１９ａを開
口する。その後、ビット線コンタクト１９とシリコン柱
１３またはゲート電極１６との絶縁をより確実にするた
めに、上記コンタクトホール１９ａ内に、シリコン窒化
膜によるスペーサ（図示していない）を形成する。
図６（ｂ）に示すように、アレイ領域において、上記シ
リコン台部１４上の拡散層領域１５1 に達する、上記ビ
ット線コンタクト１９用のコンタクトホール１９ａを開
口する。その後、ビット線コンタクト１９とシリコン柱
１３またはゲート電極１６との絶縁をより確実にするた
めに、上記コンタクトホール１９ａ内に、シリコン窒化
膜によるスペーサ（図示していない）を形成する。
【００４８】次いで、バリアメタル膜やタングステン膜
などを堆積させ、それをＣＭＰ法などにより加工して、
上記ビット線コンタクト１９を完成させる。ビット線コ
ンタクト１９は、上記ワード線１８に対して自己整合的
に形成される。
などを堆積させ、それをＣＭＰ法などにより加工して、
上記ビット線コンタクト１９を完成させる。ビット線コ
ンタクト１９は、上記ワード線１８に対して自己整合的
に形成される。
【００４９】次いで、ビット線材料およびキャップとな
るシリコン窒化膜２１をＣＶＤ技術などにより堆積させ
た後、フォトリソグラフィ技術とＲＩＥ技術により、ビ
ット線２０の加工を行う。また、ビット線２０のスペー
サとなるシリコン窒化膜２２をＣＶＤ技術により堆積さ
せた後、それをＲＩＥ技術による側壁残しにより加工す
る。
るシリコン窒化膜２１をＣＶＤ技術などにより堆積させ
た後、フォトリソグラフィ技術とＲＩＥ技術により、ビ
ット線２０の加工を行う。また、ビット線２０のスペー
サとなるシリコン窒化膜２２をＣＶＤ技術により堆積さ
せた後、それをＲＩＥ技術による側壁残しにより加工す
る。
【００５０】次いで、図６（ａ），（ｂ）に示すよう
に、アレイ領域において、層間膜２５ｂを堆積させ、そ
れにキャパシタコンタクト２４用のコンタクトホール２
４ａを開口する。そして、バリアメタル膜やタングステ
ン膜などを堆積させ、それをＣＭＰなどにより加工し
て、キャパシタコンタクト２４を完成させる。キャパシ
タコンタクト２４は、上記ワード線１８と上記ビット線
２０とに対して自己整合的に形成される。
に、アレイ領域において、層間膜２５ｂを堆積させ、そ
れにキャパシタコンタクト２４用のコンタクトホール２
４ａを開口する。そして、バリアメタル膜やタングステ
ン膜などを堆積させ、それをＣＭＰなどにより加工し
て、キャパシタコンタクト２４を完成させる。キャパシ
タコンタクト２４は、上記ワード線１８と上記ビット線
２０とに対して自己整合的に形成される。
【００５１】次いで、上記キャパシタコンタクト２４上
に、シリンダ構造などの蓄積電極２６ａを形成する。蓄
積電極２６ａは、上記シリンダ構造以外の、コンケーブ
（Ｃｏｎｃａｖｅ）構造やペデスタル（Ｐｅｄｅｓｔａ
ｌ）構造など、如何なる構造であっても構わない。
に、シリンダ構造などの蓄積電極２６ａを形成する。蓄
積電極２６ａは、上記シリンダ構造以外の、コンケーブ
（Ｃｏｎｃａｖｅ）構造やペデスタル（Ｐｅｄｅｓｔａ
ｌ）構造など、如何なる構造であっても構わない。
【００５２】なお、上記ビット線コンタクト１９および
上記ビット線２０などの形成と同時に（または、前後し
て）、たとえば図６（ｃ）に示すように、アレイ領域の
周辺部において、上記拡散層４１，４２にそれぞれつな
がるコンタクト４３、上記コンタクト４３にそれぞれつ
ながる配線層（Ｍ０）４４、上記配線層４４のキャップ
４５およびスペーサ４６の形成が行われる。
上記ビット線２０などの形成と同時に（または、前後し
て）、たとえば図６（ｃ）に示すように、アレイ領域の
周辺部において、上記拡散層４１，４２にそれぞれつな
がるコンタクト４３、上記コンタクト４３にそれぞれつ
ながる配線層（Ｍ０）４４、上記配線層４４のキャップ
４５およびスペーサ４６の形成が行われる。
【００５３】次に、図７（ａ），（ｂ）に示すように、
アレイ領域において、セル・キャパシタ２６のキャパシ
タ誘電体膜２６ｂを堆積させ、さらに、セル・キャパシ
タ２６のプレート電極２６ｃを堆積させ、それらを加工
する。
アレイ領域において、セル・キャパシタ２６のキャパシ
タ誘電体膜２６ｂを堆積させ、さらに、セル・キャパシ
タ２６のプレート電極２６ｃを堆積させ、それらを加工
する。
【００５４】その後、図７（ｃ）に示すように、アレイ
領域の周辺部において、層間膜２５ｃに対して、配線ビ
ア（Ｃ１）４７や配線層（Ｍ１）４８などの配線形成工
程が行われる。これにより、図１および図２（ａ），
（ｂ）に示したようなセル構造を有するＤＲＡＭが完成
する。
領域の周辺部において、層間膜２５ｃに対して、配線ビ
ア（Ｃ１）４７や配線層（Ｍ１）４８などの配線形成工
程が行われる。これにより、図１および図２（ａ），
（ｂ）に示したようなセル構造を有するＤＲＡＭが完成
する。
【００５５】上記したように、ＤＲＡＭセルに、縦型セ
ル・トランジスタを採用するようにしている。
ル・トランジスタを採用するようにしている。
【００５６】すなわち、クロス・ポイント型セルのレイ
アウト構成において、各セル・トランジスタを縦型に構
成するようにしている。これにより、チャネル部のボロ
ン濃度と蓄積側の接合付近におけるボロン濃度とを独立
に制御できるようになる。したがって、トランジスタの
短チャネル効果の抑制とリテンション特性の改善とを両
立させつつ、セル・レイアウトを４Ｆ2 タイプとするこ
とが可能となるものである。
アウト構成において、各セル・トランジスタを縦型に構
成するようにしている。これにより、チャネル部のボロ
ン濃度と蓄積側の接合付近におけるボロン濃度とを独立
に制御できるようになる。したがって、トランジスタの
短チャネル効果の抑制とリテンション特性の改善とを両
立させつつ、セル・レイアウトを４Ｆ2 タイプとするこ
とが可能となるものである。
【００５７】特に、トランジスタの短チャネル効果の抑
制とリテンション特性の改善との両立とともに、縦型構
造のゲート電極によってスペースが有効に利用できるよ
うになる。その結果、セル面積を急激に縮小することが
可能となり、ＤＲＡＭセルを大幅に延命できるようにな
る。
制とリテンション特性の改善との両立とともに、縦型構
造のゲート電極によってスペースが有効に利用できるよ
うになる。その結果、セル面積を急激に縮小することが
可能となり、ＤＲＡＭセルを大幅に延命できるようにな
る。
【００５８】しかも、セル・キャパシタの形成には、従
来からの周知技術をそのまま利用することが可能であ
る。そのため、ビット線上の平坦性も良く、高歩留りの
プロセスを容易に実現できるといった利点もある。
来からの周知技術をそのまま利用することが可能であ
る。そのため、ビット線上の平坦性も良く、高歩留りの
プロセスを容易に実現できるといった利点もある。
【００５９】（第２の実施形態）図８および図９
（ａ），（ｂ）は、本発明の第２の実施形態にかかるＤ
ＲＡＭのセル構造を示すものである。なお、図８はセル
・レイアウトを示す平面図であり、図９（ａ），（ｂ）
は図８の９ａ−９ａ線，９ｂ−９ｂ線にそれぞれ沿う断
面図である。
（ａ），（ｂ）は、本発明の第２の実施形態にかかるＤ
ＲＡＭのセル構造を示すものである。なお、図８はセル
・レイアウトを示す平面図であり、図９（ａ），（ｂ）
は図８の９ａ−９ａ線，９ｂ−９ｂ線にそれぞれ沿う断
面図である。
【００６０】図に示すように、縦型セル・トランジスタ
における縦型構造のゲート電極１６’が、シリコン台部
１４（浅い第１の溝１２ａ）に対して自己整合的に形成
されている。この点で、上述の第１の実施形態と大きく
異なっている。
における縦型構造のゲート電極１６’が、シリコン台部
１４（浅い第１の溝１２ａ）に対して自己整合的に形成
されている。この点で、上述の第１の実施形態と大きく
異なっている。
【００６１】すなわち、この第２の実施形態は、たとえ
ば、多結晶シリコン膜３４を等方性エッチング技術によ
り加工するようにしたものである。これにより、縦型構
造のゲート電極１６’を、シリコン台部１４に対して自
己整合的に形成できるようになる。したがって、上述し
た第１の実施形態で説明したような、ゲート加工のため
のマスク（Ｃｒｉｔｉｃａｌ Ｍａｓｋ）の形成を省略
することが可能となる（図３（ａ）〜（ｃ）参照）。
ば、多結晶シリコン膜３４を等方性エッチング技術によ
り加工するようにしたものである。これにより、縦型構
造のゲート電極１６’を、シリコン台部１４に対して自
己整合的に形成できるようになる。したがって、上述し
た第１の実施形態で説明したような、ゲート加工のため
のマスク（Ｃｒｉｔｉｃａｌ Ｍａｓｋ）の形成を省略
することが可能となる（図３（ａ）〜（ｃ）参照）。
【００６２】そして、図８に示すように、ビット線コン
タクト１９と上記縦型構造のゲート電極１６’との間の
絶縁性を確保するため、ビット線２０のピッチは、２Ｆ
から３Ｆに緩和されている（Ｆは、最小加工寸法）。ま
た、セルの最小占有面積は６Ｆ2 となっている（ワード
線１８のピッチは、２Ｆ）。
タクト１９と上記縦型構造のゲート電極１６’との間の
絶縁性を確保するため、ビット線２０のピッチは、２Ｆ
から３Ｆに緩和されている（Ｆは、最小加工寸法）。ま
た、セルの最小占有面積は６Ｆ2 となっている（ワード
線１８のピッチは、２Ｆ）。
【００６３】上記縦型構造のゲート電極１６’は、図８
に示すように、シリコン柱１３の一角部（隣接する二側
面部）に沿い、上記シリコン柱１３を部分的に取り巻く
ように略Ｌ字型に形成される。しかし、図９（ｂ）に示
すように、９ｂ−９ｂ線に沿う断面には、上記縦型構造
のゲート電極１６’は存在しない。これにより、ビット
線コンタクト１９とのショートを抑制しつつ、縦型セル
・トランジスタのゲート幅を増大できるようになる。し
たがって、上述した第１の実施形態に比較して、縦型セ
ル・トランジスタは高い駆動能力が得られ、高速動作に
適する。
に示すように、シリコン柱１３の一角部（隣接する二側
面部）に沿い、上記シリコン柱１３を部分的に取り巻く
ように略Ｌ字型に形成される。しかし、図９（ｂ）に示
すように、９ｂ−９ｂ線に沿う断面には、上記縦型構造
のゲート電極１６’は存在しない。これにより、ビット
線コンタクト１９とのショートを抑制しつつ、縦型セル
・トランジスタのゲート幅を増大できるようになる。し
たがって、上述した第１の実施形態に比較して、縦型セ
ル・トランジスタは高い駆動能力が得られ、高速動作に
適する。
【００６４】このように、シリコン柱１３の角部を積極
的に利用することによって、縦型セル・トランジスタの
基板バイアス効果を低減できるようになる。その結果、
縦型セル・トランジスタの、サブスレショルドリークの
スロープ特性の改善、並びに、低電圧での高速動作が可
能になる。
的に利用することによって、縦型セル・トランジスタの
基板バイアス効果を低減できるようになる。その結果、
縦型セル・トランジスタの、サブスレショルドリークの
スロープ特性の改善、並びに、低電圧での高速動作が可
能になる。
【００６５】縦型構造のゲート電極１６’の形成は、多
結晶シリコン膜３４を浅い第１の溝１２ａ内に埋め込ん
だ後（図３（ａ）参照）、レジストパターン３５を付け
たまま、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈ
ｉｎｇ）技術などによってサイドエッチングする。こう
して、図９（ａ），（ｂ）に示すように、シリコン台部
１４に対して自己整合的に縦型構造のゲート電極１６’
を形成する。この場合、上述の第１の実施形態に示した
縦型構造のゲート電極１６よりもやせた（９ａ−９ａ線
に沿う断面方向の厚さが薄くて、上記第１の溝１２ａの
底部よりも小さい）形状の、縦型構造のゲート電極１
６’が形成される。
結晶シリコン膜３４を浅い第１の溝１２ａ内に埋め込ん
だ後（図３（ａ）参照）、レジストパターン３５を付け
たまま、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈ
ｉｎｇ）技術などによってサイドエッチングする。こう
して、図９（ａ），（ｂ）に示すように、シリコン台部
１４に対して自己整合的に縦型構造のゲート電極１６’
を形成する。この場合、上述の第１の実施形態に示した
縦型構造のゲート電極１６よりもやせた（９ａ−９ａ線
に沿う断面方向の厚さが薄くて、上記第１の溝１２ａの
底部よりも小さい）形状の、縦型構造のゲート電極１
６’が形成される。
【００６６】その後、上記パッド酸化膜３１と上記酸化
膜１７ａとをＲＩＥ技術により加工し、除去する。そし
て、上記レジストパターン３５を剥離後、Ｓｉ−ＲＩＥ
のエッチング条件により、上記シリコン基板１１をエッ
チングする。こうして、アレイ領域における素子分離用
の深さの深い第２の溝１２ｂと周辺部における素子分離
用の溝３６とを形成する。続いて、素子分離用のシリコ
ン酸化膜２３をＣＶＤ技術などにより堆積させ、それを
ＣＭＰ技術によりリセスして、素子分離２３’を形成す
る。
膜１７ａとをＲＩＥ技術により加工し、除去する。そし
て、上記レジストパターン３５を剥離後、Ｓｉ−ＲＩＥ
のエッチング条件により、上記シリコン基板１１をエッ
チングする。こうして、アレイ領域における素子分離用
の深さの深い第２の溝１２ｂと周辺部における素子分離
用の溝３６とを形成する。続いて、素子分離用のシリコ
ン酸化膜２３をＣＶＤ技術などにより堆積させ、それを
ＣＭＰ技術によりリセスして、素子分離２３’を形成す
る。
【００６７】以降は、上記した第１の実施形態の場合と
同様の工程を実施することにより、図８および図９
（ａ），（ｂ）に示した構造のＤＲＡＭセルが完成す
る。
同様の工程を実施することにより、図８および図９
（ａ），（ｂ）に示した構造のＤＲＡＭセルが完成す
る。
【００６８】（第３の実施形態）図１０および図１１
（ａ），（ｂ）は、本発明の第３の実施形態にかかるＤ
ＲＡＭのセル構造を示すものである。なお、図１０はセ
ル・レイアウトを示す平面図であり、図１１（ａ），
（ｂ）は図１０の１１ａ−１１ａ線，１１ｂ−１１ｂ線
にそれぞれ沿う断面図である。この場合、ワード線１８
のピッチは２Ｆ、ビット線２０’のピッチは１Ｆであ
り、セルの最小占有面積は２Ｆ2 となっている。
（ａ），（ｂ）は、本発明の第３の実施形態にかかるＤ
ＲＡＭのセル構造を示すものである。なお、図１０はセ
ル・レイアウトを示す平面図であり、図１１（ａ），
（ｂ）は図１０の１１ａ−１１ａ線，１１ｂ−１１ｂ線
にそれぞれ沿う断面図である。この場合、ワード線１８
のピッチは２Ｆ、ビット線２０’のピッチは１Ｆであ
り、セルの最小占有面積は２Ｆ2 となっている。
【００６９】図に示すように、各ビット線２０’が、溝
部１２の底部（この場合、深さの浅い第１の溝１２ａの
底部）にそれぞれ形成された一方の拡散層領域１５1 か
らなる線状の配線によって構成されている。この点で、
上述の第１，第２の実施形態と大きく異なっている。
部１２の底部（この場合、深さの浅い第１の溝１２ａの
底部）にそれぞれ形成された一方の拡散層領域１５1 か
らなる線状の配線によって構成されている。この点で、
上述の第１，第２の実施形態と大きく異なっている。
【００７０】すなわち、上述の第１，第２の実施形態で
示したビット線２０と一方の拡散層領域１５1 とを兼用
するようにしたのが、この第３の実施形態にかかるＤＲ
ＡＭである。この場合、上述した第１，第２の実施形態
の場合ように、ビット線２０と拡散層領域１５1 とのコ
ンタクト１９をセル内でとる必要がなくなる。そのた
め、シリコン柱１３や縦型構造のゲート電極１６とビッ
ト線コンタクト１９との間でのショートを未然に防ぐこ
とができる。特に、深さ方向の制御が難しいビット線コ
ンタクト１９の、たとえば、浅くなったり、深すぎたり
によるコンタクト性の悪化も回避できる。したがって、
歩留りの向上が可能となり、また、工程の簡単化も図れ
る。
示したビット線２０と一方の拡散層領域１５1 とを兼用
するようにしたのが、この第３の実施形態にかかるＤＲ
ＡＭである。この場合、上述した第１，第２の実施形態
の場合ように、ビット線２０と拡散層領域１５1 とのコ
ンタクト１９をセル内でとる必要がなくなる。そのた
め、シリコン柱１３や縦型構造のゲート電極１６とビッ
ト線コンタクト１９との間でのショートを未然に防ぐこ
とができる。特に、深さ方向の制御が難しいビット線コ
ンタクト１９の、たとえば、浅くなったり、深すぎたり
によるコンタクト性の悪化も回避できる。したがって、
歩留りの向上が可能となり、また、工程の簡単化も図れ
る。
【００７１】この実施形態の場合においても、上述した
第２の実施形態の場合と同様に、縦型構造のゲート電極
１６を、シリコン柱１３の一角部（隣接する二側面部）
に沿い、上記シリコン柱１３を部分的に取り巻くように
略Ｌ字型に形成できる。これにより、縦型セル・トラン
ジスタのゲート幅を増大できるようになる。したがっ
て、上述した第１の実施形態に比較して、縦型セル・ト
ランジスタは高い駆動能力が得られ、高速動作に適す
る。
第２の実施形態の場合と同様に、縦型構造のゲート電極
１６を、シリコン柱１３の一角部（隣接する二側面部）
に沿い、上記シリコン柱１３を部分的に取り巻くように
略Ｌ字型に形成できる。これにより、縦型セル・トラン
ジスタのゲート幅を増大できるようになる。したがっ
て、上述した第１の実施形態に比較して、縦型セル・ト
ランジスタは高い駆動能力が得られ、高速動作に適す
る。
【００７２】このように、シリコン柱１３の角部を積極
的に利用することによって、縦型セル・トランジスタの
基板バイアス効果を低減できるようになる。その結果、
縦型セル・トランジスタの、サブスレショルドリークの
スロープ特性の改善、並びに、低電圧での高速動作が可
能になる。
的に利用することによって、縦型セル・トランジスタの
基板バイアス効果を低減できるようになる。その結果、
縦型セル・トランジスタの、サブスレショルドリークの
スロープ特性の改善、並びに、低電圧での高速動作が可
能になる。
【００７３】ビット線２０’は、以下のようにして形成
される。たとえば、シリコン柱１３の側面を酸化させて
ゲート絶縁膜１７となる酸化膜１７ａを形成した後（図
３（ａ）参照）、斜めイオン注入に代えて、垂直イオン
注入法による拡散層領域（第１の不純物層）１５1 の形
成が行われる。これにより、浅い第１の溝１２ａの底部
（シリコン台部１４）に、拡散層領域１５1 ，１５2 の
一方を兼用するビット線２０’が形成される。
される。たとえば、シリコン柱１３の側面を酸化させて
ゲート絶縁膜１７となる酸化膜１７ａを形成した後（図
３（ａ）参照）、斜めイオン注入に代えて、垂直イオン
注入法による拡散層領域（第１の不純物層）１５1 の形
成が行われる。これにより、浅い第１の溝１２ａの底部
（シリコン台部１４）に、拡散層領域１５1 ，１５2 の
一方を兼用するビット線２０’が形成される。
【００７４】なお、図４（ｂ）に示した、フォトリソグ
ラフィ技術とＰｏｌｙ−ＲＩＥのエッチング条件とによ
り、上記ゲート電極１６の、上記ビット線コンタクト１
９に隣接するだろう部分（上記シリコン柱１３の一側面
部１３ａを除く部分）を除去する工程は、省略する。た
だし、センスアンプに接続されるビット線コンタクト
は、アレイ領域の周辺部において、上述の第１の実施形
態に示した工程（図６（ｂ）参照）と同様の工程により
形成する。
ラフィ技術とＰｏｌｙ−ＲＩＥのエッチング条件とによ
り、上記ゲート電極１６の、上記ビット線コンタクト１
９に隣接するだろう部分（上記シリコン柱１３の一側面
部１３ａを除く部分）を除去する工程は、省略する。た
だし、センスアンプに接続されるビット線コンタクト
は、アレイ領域の周辺部において、上述の第１の実施形
態に示した工程（図６（ｂ）参照）と同様の工程により
形成する。
【００７５】以降は、上記した第１の実施形態の場合と
同様の工程を実施することにより、図１０および図１１
（ａ），（ｂ）に示した構造のＤＲＡＭセルが完成す
る。
同様の工程を実施することにより、図１０および図１１
（ａ），（ｂ）に示した構造のＤＲＡＭセルが完成す
る。
【００７６】ここで、クロス・ポイント型セル・レイア
ウトを採用した場合、一般的に雑音耐性が減少し、セン
ス動作のマージンが低下する。これを回避するいくつか
の方法（雑音低減策）があり、それと本発明とを組み合
わせることによって、より安定な動作が達成できる。
ウトを採用した場合、一般的に雑音耐性が減少し、セン
ス動作のマージンが低下する。これを回避するいくつか
の方法（雑音低減策）があり、それと本発明とを組み合
わせることによって、より安定な動作が達成できる。
【００７７】（第４の実施形態）図１２は、雑音低減策
の一例である、階層ビット線方式を模式的に示すもので
ある。ここでは、二層の配線（たとえば、ビット線Ｂ
Ｌ，／ＢＬ）を複数の箇所でツイスト（Ｔｗｉｓｔ）さ
せた場合の例を示している。
の一例である、階層ビット線方式を模式的に示すもので
ある。ここでは、二層の配線（たとえば、ビット線Ｂ
Ｌ，／ＢＬ）を複数の箇所でツイスト（Ｔｗｉｓｔ）さ
せた場合の例を示している。
【００７８】このように、二層のビット線ＢＬ，／ＢＬ
を形成するとともに、ビット線ＢＬ，／ＢＬの相互を少
なくとも一箇所以上でツイスト（Ｔｗｉｓｔ）させるこ
とによって、雑音を打ち消すことが可能である。
を形成するとともに、ビット線ＢＬ，／ＢＬの相互を少
なくとも一箇所以上でツイスト（Ｔｗｉｓｔ）させるこ
とによって、雑音を打ち消すことが可能である。
【００７９】本発明のＤＲＡＭにおいては、このような
雑音低減策を採用することにより、より安定した動作が
実現可能となる。
雑音低減策を採用することにより、より安定した動作が
実現可能となる。
【００８０】図１３は、本発明の第４の実施形態にかか
るＤＲＡＭのセル構造を示すものである。なお、図１３
は、図１２に示した階層ビット線方式を採用した場合を
例に示す、ＤＲＡＭの概略断面図である。
るＤＲＡＭのセル構造を示すものである。なお、図１３
は、図１２に示した階層ビット線方式を採用した場合を
例に示す、ＤＲＡＭの概略断面図である。
【００８１】図１３に示すように、ビット線に沿う方向
の断面において、たとえば、タングステンなどからなる
配線２０ａと拡散層領域１５1 からなる配線２０ｂとに
よって、二層のビット線を形成する。なお、上記配線２
０ａと上記配線２０ｂとは断面が異なっている。
の断面において、たとえば、タングステンなどからなる
配線２０ａと拡散層領域１５1 からなる配線２０ｂとに
よって、二層のビット線を形成する。なお、上記配線２
０ａと上記配線２０ｂとは断面が異なっている。
【００８２】そして、この二層のビット線は、ビット線
コンタクト１９により、上記配線２０ａ，２０ｂの相互
が実効的にツイストされている。
コンタクト１９により、上記配線２０ａ，２０ｂの相互
が実効的にツイストされている。
【００８３】なお、上記した雑音低減策としては、この
二層の階層ビット線方式以外にも、一層ビット線方式や
隣接するビット線をシールドに利用する方法などがあ
り、本発明のＤＲＡＭにはあらゆる方法を採用すること
が可能である。
二層の階層ビット線方式以外にも、一層ビット線方式や
隣接するビット線をシールドに利用する方法などがあ
り、本発明のＤＲＡＭにはあらゆる方法を採用すること
が可能である。
【００８４】（第５の実施形態）図１４および図１５
（ａ），（ｂ）は、本発明の第５の実施形態にかかるＤ
ＲＡＭのセル構造を示すものである。なお、図１４はセ
ル・レイアウトを示す平面図であり、図１５（ａ），
（ｂ）は図１４の１５ａ−１５ａ線，１５ｂ−１５ｂ線
にそれぞれ沿う断面図である。
（ａ），（ｂ）は、本発明の第５の実施形態にかかるＤ
ＲＡＭのセル構造を示すものである。なお、図１４はセ
ル・レイアウトを示す平面図であり、図１５（ａ），
（ｂ）は図１４の１５ａ−１５ａ線，１５ｂ−１５ｂ線
にそれぞれ沿う断面図である。
【００８５】上述した第１〜第３の各実施形態において
は、それぞれ、最小加工寸法をＦとし、ワード線１８の
ピッチが２Ｆである場合について説明した。しかしなが
ら、この構成の場合、隣接するワード線１８の電位変動
からのカップリングによって、非選択セルの蓄積データ
がもれて破壊される可能性がある。
は、それぞれ、最小加工寸法をＦとし、ワード線１８の
ピッチが２Ｆである場合について説明した。しかしなが
ら、この構成の場合、隣接するワード線１８の電位変動
からのカップリングによって、非選択セルの蓄積データ
がもれて破壊される可能性がある。
【００８６】図１４および図１５（ａ），（ｂ）に示す
ＤＲＡＭは、ビット線２０のピッチを２Ｆから３Ｆへと
緩和させることによって、蓄積データが破壊されるのを
防ぐようにしたものである。この場合におけるセルの最
小占有面積は、６Ｆ2 となる（ワード線１８のピッチ
は、２Ｆ）。
ＤＲＡＭは、ビット線２０のピッチを２Ｆから３Ｆへと
緩和させることによって、蓄積データが破壊されるのを
防ぐようにしたものである。この場合におけるセルの最
小占有面積は、６Ｆ2 となる（ワード線１８のピッチ
は、２Ｆ）。
【００８７】図１４および図１５（ａ）に示すように、
各シリコン柱１３とシリコン柱１３のそれぞれに属する
各ワード線１８とは、互いに近接して設けられている。
しかし、あるシリコン柱１３に属するワード線１８とこ
れに隣り合うシリコン柱１３との間には、それぞれ、最
小加工寸法Ｆ程度のスペースＸが設けられる。そのた
め、あるシリコン柱１３に属するワード線１８によっ
て、これに隣り合うシリコン柱１３に形成された縦型セ
ル・トランジスタがオンされることはない。したがっ
て、隣接するワード線１８の電位変動からのカップリン
グによって、非選択セルの蓄積データが破壊されるのを
防ぐことができる。
各シリコン柱１３とシリコン柱１３のそれぞれに属する
各ワード線１８とは、互いに近接して設けられている。
しかし、あるシリコン柱１３に属するワード線１８とこ
れに隣り合うシリコン柱１３との間には、それぞれ、最
小加工寸法Ｆ程度のスペースＸが設けられる。そのた
め、あるシリコン柱１３に属するワード線１８によっ
て、これに隣り合うシリコン柱１３に形成された縦型セ
ル・トランジスタがオンされることはない。したがっ
て、隣接するワード線１８の電位変動からのカップリン
グによって、非選択セルの蓄積データが破壊されるのを
防ぐことができる。
【００８８】また、この実施形態の場合、ビット線コン
タクト１９と縦型構造のゲート電極１６との間隔を広げ
ることも可能である。相互の間隔を広げるようにした場
合においては、ショートを抑制でき、高歩留り化が可能
となる。
タクト１９と縦型構造のゲート電極１６との間隔を広げ
ることも可能である。相互の間隔を広げるようにした場
合においては、ショートを抑制でき、高歩留り化が可能
となる。
【００８９】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
【００９０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、トランジスタの短チャネル効果の抑制とリテンショ
ン特性の改善とを両立でき、さらなるセル面積の縮小化
やチップの微細化・高集積化の要求にも十分に対応する
ことが可能な半導体記憶装置およびその製造方法を提供
できる。
ば、トランジスタの短チャネル効果の抑制とリテンショ
ン特性の改善とを両立でき、さらなるセル面積の縮小化
やチップの微細化・高集積化の要求にも十分に対応する
ことが可能な半導体記憶装置およびその製造方法を提供
できる。
【図１】本発明の第１の実施形態にかかるＤＲＡＭのセ
ル・レイアウトを示す平面図。
ル・レイアウトを示す平面図。
【図２】同じく、上記ＤＲＡＭのセル構造を示す断面
図。
図。
【図３】同じく、上記ＤＲＡＭの製造方法を説明するた
めに示す工程断面図。
めに示す工程断面図。
【図４】同じく、上記ＤＲＡＭの製造方法を説明するた
めに示す工程断面図。
めに示す工程断面図。
【図５】同じく、上記ＤＲＡＭの製造方法を説明するた
めに示す工程断面図。
めに示す工程断面図。
【図６】同じく、上記ＤＲＡＭの製造方法を説明するた
めに示す工程断面図。
めに示す工程断面図。
【図７】同じく、上記ＤＲＡＭの製造方法を説明するた
めに示す工程断面図。
めに示す工程断面図。
【図８】本発明の第２の実施形態にかかるＤＲＡＭのセ
ル・レイアウトを示す平面図。
ル・レイアウトを示す平面図。
【図９】同じく、上記ＤＲＡＭのセル構造を示す断面
図。
図。
【図１０】本発明の第３の実施形態にかかるＤＲＡＭの
セル・レイアウトを示す平面図。
セル・レイアウトを示す平面図。
【図１１】同じく、上記ＤＲＡＭのセル構造を示す断面
図。
図。
【図１２】本発明にかかる、階層ビット線方式について
示す模式図。
示す模式図。
【図１３】本発明の第４の実施形態にかかるＤＲＡＭの
セル構造を示す断面図。
セル構造を示す断面図。
【図１４】本発明の第５の実施形態にかかるＤＲＡＭの
セル・レイアウトを示す平面図。
セル・レイアウトを示す平面図。
【図１５】同じく、上記ＤＲＡＭのセル構造を示す断面
図。
図。
【図１６】従来技術とその問題点を説明するために示す
ＤＲＡＭの構成図。
ＤＲＡＭの構成図。
１１…ｐ型シリコン基板
１２…溝部
１２ａ…第１の溝
１２ｂ…第２の溝
１３…シリコン柱
１３ａ…シリコン柱の一側面部
１４…シリコン台部
１５1 ，１５2 …拡散層領域
１６，１６’…縦型構造のゲート電極
１７…ゲート絶縁膜
１７ａ…酸化膜
１８…ワード線
１９…ビット線コンタクト
１９ａ…コンタクトホール
２０，２０’，ＢＬ，／ＢＬ…ビット線
２０ａ，２０ｂ…配線
２１，２２…シリコン窒化膜
２３…シリコン酸化膜
２３’…素子分離
２４…キャパシタコンタクト
２４ａ…コンタクトホール
２５，２５ａ，２５ｂ，２５ｃ…層間膜
２６…セル・キャパシタ
２６ａ…蓄積電極
２６ｂ…キャパシタ誘電体膜
２６ｃ…プレート電極
３１…パッド酸化膜
３２…パッド窒化膜
３３…第２パッド酸化膜
３４…多結晶シリコン膜
３５…レジストパターン
３６…溝
３７…Ｎウェル領域
３８…Ｐウェル領域
３９…ゲート絶縁膜
４０…ゲート電極
４１，４２…拡散層
４３…コンタクト
４４…配線層
４５…キャップ
４６…スペーサ
４７…配線ビア
４８…配線層
Ｘ…スペース
Claims (24)
- 【請求項１】 半導体基板上のメモリセルアレイ領域に
形成された、深さの異なる第１，第２の底部を有するシ
リコン溝により分離された複数のシリコン柱と、 前記シリコン溝の第２の底部よりも浅い第１の底部に形
成された第１の拡散層領域、および、前記シリコン柱の
表面部に、前記第１の拡散層領域と離間して形成された
第２の拡散層領域と、前記第１および第２の拡散層領域
に隣接し、前記シリコン柱の少なくとも一側面部に沿っ
て設けられたゲート電極とを有するセル・トランジスタ
と、 前記ゲート電極に接続されたワード線と、 前記ワード線と直交する方向に設けられ、前記第１の拡
散層領域に接続されたビット線と、 前記第２の拡散層領域に接続されたセル・キャパシタと
を具備したことを特徴とする半導体記憶装置。 - 【請求項２】 前記セル・トランジスタと前記セル・キ
ャパシタとによってメモリセルが形成され、前記メモリ
セルは、前記ワード線および前記ビット線の交点に存在
することを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記ゲート電極に対応する前記シリコン
柱の一側面が、前記セル・トランジスタのチャネルとし
て用いられることを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項４】 前記第１の拡散層領域と前記ビット線と
は、ビット線コンタクトを介して接続されることを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項５】 前記第２の拡散層領域と前記セル・キャ
パシタとは、キャパシタコンタクトを介して接続される
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項６】 前記キャパシタコンタクトは、前記ワー
ド線と前記ビット線との間に配設されてなることを特徴
とする請求項５に記載の半導体記憶装置。 - 【請求項７】 前記ゲート電極は、前記シリコン溝の第
１の底部上に前記第１の底部と同形状に形成された後、
等方性エッチングにより前記第１の底部よりも小さく形
成されてなることを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項８】 前記ビット線は、階層ビット線構造を有
してなることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項９】 前記ビット線は、隣接して設けられる、
互いに相補の関係にある一対のビット線が少なくとも一
箇所以上で交差してなることを特徴とする請求項８に記
載の半導体記憶装置。 - 【請求項１０】 半導体基板上のメモリセルアレイ領域
に形成された、深さの異なる第１，第２の底部を有する
シリコン溝により分離された複数のシリコン柱と、 前記シリコン溝の第２の底部よりも浅い第１の底部に線
状に形成された第１の拡散層領域および前記シリコン柱
の表面部に形成された第２の拡散層領域と、前記第１お
よび第２の拡散層領域に隣接し、前記シリコン柱の少な
くとも一側面部に沿って設けられたゲート電極とを有す
るセル・トランジスタと、 前記第１の拡散層領域と直交する方向に設けられ、前記
ゲート電極に接続されたワード線と、 前記第２の拡散層領域に接続されたセル・キャパシタと
を具備したことを特徴とする半導体記憶装置。 - 【請求項１１】 前記セル・トランジスタと前記セル・
キャパシタとによってメモリセルが形成され、前記メモ
リセルは、前記ワード線および前記ビット線の交点に存
在することを特徴とする請求項１０に記載の半導体記憶
装置。 - 【請求項１２】 前記ゲート電極に対応する前記シリコ
ン柱の一側面が、チャネルとして用いられることを特徴
とする請求項１０に記載の半導体記憶装置。 - 【請求項１３】 前記第２の拡散層領域と前記セル・キ
ャパシタとは、キャパシタコンタクトを介して接続され
ることを特徴とする請求項１０に記載の半導体記憶装
置。 - 【請求項１４】 前記キャパシタコンタクトは、前記ワ
ード線の間に配設されてなることを特徴とする請求項１
３に記載の半導体記憶装置。 - 【請求項１５】 前記ゲート電極は、前記シリコン溝の
底部上に前記第１の底部と同形状に形成された後、等方
性エッチングにより前記第１の底部よりも小さく形成さ
れてなることを特徴とする請求項１０に記載の半導体記
憶装置。 - 【請求項１６】 半導体基板上のメモリセルアレイ領域
に第１の深さを有する第１の溝を設けて、複数のシリコ
ン柱を形成する工程と、 前記第１の溝の底部に、第１の拡散層領域となる第１の
不純物層を形成する工程と、 前記第１の溝内をゲート電極材料により埋め込む工程
と、 前記第１の溝内に、前記第１の溝よりも深い、第２の深
さを有する第２の溝を選択的に設けて、前記シリコン柱
の少なくとも一側面部に沿うゲート電極を形成する工程
と、 前記第２の溝内に絶縁膜を埋め込んで素子分離領域を形
成する工程と、 前記ゲート電極に接続されるワード線を形成する工程
と、 前記シリコン柱の表面部に、第２の拡散層領域となる第
２の不純物層を形成する工程と、 前記第１の拡散層領域に接続されるビット線コンタクト
を形成する工程と、 前記ビット線コンタクトに接続されるビット線を形成す
る工程と、 前記第２の拡散層領域に接続されるキャパシタコンタク
トを形成する工程と、 前記キャパシタコンタクトに接続されるセル・キャパシ
タを形成する工程とを備えてなることを特徴とする半導
体記憶装置の製造方法。 - 【請求項１７】 前記素子分離領域の形成は、前記メモ
リセルアレイ領域以外の、周辺回路領域に対しても同時
に行われることを特徴とする請求項１６に記載の半導体
記憶装置の製造方法。 - 【請求項１８】 前記キャパシタコンタクトは、前記ワ
ード線と前記ビット線とに対して自己整合的に形成され
ることを特徴とする請求項１６に記載の半導体記憶装置
の製造方法。 - 【請求項１９】 前記ビット線コンタクトは、前記ワー
ド線に対して自己整合的に形成されることを特徴とする
請求項１６に記載の半導体記憶装置の製造方法。 - 【請求項２０】 前記ゲート電極は、前記第１の溝に対
して自己整合的に形成されることを特徴とする請求項１
６に記載の半導体記憶装置の製造方法。 - 【請求項２１】 半導体基板上のメモリセルアレイ領域
に第１の深さを有する第１の溝を設けて、複数のシリコ
ン柱を形成する工程と、 前記第１の溝の底部に、ビット線となる第１の拡散層領
域からなる線状の第１の不純物層を形成する工程と、 前記第１の溝内をゲート電極材料により埋め込む工程
と、 前記第１の溝内に、前記第１の溝よりも深い、第２の深
さを有する第２の溝を選択的に設けて、前記シリコン柱
の少なくとも一側面部に沿うゲート電極を形成する工程
と、 前記第２の溝内に絶縁膜を埋め込んで素子分離領域を形
成する工程と、 前記ゲート電極に接続されるワード線を形成する工程
と、 前記シリコン柱の表面部に、第２の拡散層領域となる第
２の不純物層を形成する工程と、 前記第２の拡散層領域に接続されるキャパシタコンタク
トを形成する工程と、 前記キャパシタコンタクトに接続されるセル・キャパシ
タを形成する工程とを備えてなることを特徴とする半導
体記憶装置の製造方法。 - 【請求項２２】 前記素子分離領域の形成は、前記メモ
リセルアレイ領域以外の、周辺回路領域に対しても同時
に行われることを特徴とする請求項２１に記載の半導体
記憶装置の製造方法。 - 【請求項２３】 前記キャパシタコンタクトは、前記ワ
ード線に対して自己整合的に形成されることを特徴とす
る請求項２１に記載の半導体記憶装置の製造方法。 - 【請求項２４】 前記ゲート電極は、前記シリコン柱の
二側面部に沿い、前記シリコン柱を部分的に取り巻くよ
うに形成されることを特徴とする請求項２１に記載の半
導体記憶装置の製造方法。
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|---|---|
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511996A (ja) * | 2004-09-01 | 2008-04-17 | マイクロン テクノロジー， インク． | 半導体の構造とトランジスタ、および半導体の構造とトランジスタとを形成する方法 |
| KR100843716B1 (ko) | 2007-05-18 | 2008-07-04 | 삼성전자주식회사 | 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자 |
| JP2010219326A (ja) * | 2009-03-17 | 2010-09-30 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| US8294205B2 (en) | 2008-12-05 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device and method of forming semiconductor device |
| US8389363B2 (en) | 2006-02-02 | 2013-03-05 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US8394699B2 (en) | 2006-08-21 | 2013-03-12 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US8399920B2 (en) | 2005-07-08 | 2013-03-19 | Werner Juengling | Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls |
| US8426273B2 (en) | 2005-08-30 | 2013-04-23 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| US8446762B2 (en) | 2006-09-07 | 2013-05-21 | Micron Technology, Inc. | Methods of making a semiconductor memory device |
| US8551823B2 (en) | 2006-07-17 | 2013-10-08 | Micron Technology, Inc. | Methods of forming lines of capacitorless one transistor DRAM cells, methods of patterning substrates, and methods of forming two conductive lines |
| JP2013214694A (ja) * | 2012-04-01 | 2013-10-17 | Nanya Technology Corp | 階層ビット線構造を備えたメモリアレイ |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004021051B3 (de) * | 2004-04-29 | 2005-11-10 | Infineon Technologies Ag | DRAM-Speicherzellenanordnung nebst Betriebsverfahren |
| US7518182B2 (en) | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
| US7285812B2 (en) * | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
| KR100618875B1 (ko) * | 2004-11-08 | 2006-09-04 | 삼성전자주식회사 | 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법 |
| US7199419B2 (en) * | 2004-12-13 | 2007-04-03 | Micron Technology, Inc. | Memory structure for reduced floating body effect |
| US7229895B2 (en) * | 2005-01-14 | 2007-06-12 | Micron Technology, Inc | Memory array buried digit line |
| US7326611B2 (en) | 2005-02-03 | 2008-02-05 | Micron Technology, Inc. | DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays |
| US7384849B2 (en) | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
| US7371627B1 (en) * | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
| US7888721B2 (en) * | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
| US7768051B2 (en) * | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
| US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
| KR100833182B1 (ko) * | 2005-11-17 | 2008-05-28 | 삼성전자주식회사 | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 |
| US8643087B2 (en) * | 2006-09-20 | 2014-02-04 | Micron Technology, Inc. | Reduced leakage memory cells |
| JP2008140996A (ja) * | 2006-12-01 | 2008-06-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP5600373B2 (ja) * | 2007-05-17 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| JP2009065024A (ja) * | 2007-09-07 | 2009-03-26 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009071247A (ja) * | 2007-09-18 | 2009-04-02 | Elpida Memory Inc | 半導体記憶装置 |
| US8072345B2 (en) * | 2008-02-14 | 2011-12-06 | Darren Gallo | Electronic flare system and apparatus |
| KR101432619B1 (ko) * | 2008-07-07 | 2014-08-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101145793B1 (ko) * | 2008-12-29 | 2012-05-16 | 에스케이하이닉스 주식회사 | 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법 |
| JP2010272679A (ja) * | 2009-05-21 | 2010-12-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US20110042722A1 (en) * | 2009-08-21 | 2011-02-24 | Nanya Technology Corp. | Integrated circuit structure and memory array |
| JP2011114126A (ja) * | 2009-11-26 | 2011-06-09 | Toshiba Corp | 半導体装置およびｄｃ−ｄｃコンバータ |
| JP2012174872A (ja) * | 2011-02-21 | 2012-09-10 | Toshiba Corp | 半導体記憶装置 |
| US9401363B2 (en) | 2011-08-23 | 2016-07-26 | Micron Technology, Inc. | Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices |
| JP2013149686A (ja) * | 2012-01-17 | 2013-08-01 | Elpida Memory Inc | 半導体装置 |
| KR20160018221A (ko) * | 2014-08-08 | 2016-02-17 | 에스케이하이닉스 주식회사 | 3차원 반도체 집적 회로 장치 및 그 제조방법 |
| US9755073B1 (en) | 2016-05-11 | 2017-09-05 | International Business Machines Corporation | Fabrication of vertical field effect transistor structure with strained channels |
| TWI683418B (zh) * | 2018-06-26 | 2020-01-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造、寫入與讀取方法 |
| CN117320441A (zh) * | 2022-06-22 | 2023-12-29 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930007522B1 (ko) * | 1985-03-08 | 1993-08-12 | 가부시끼 가이샤 히다찌세이사꾸쇼 | 종형 커패시터를 사용한 반도체메모리 |
| JPS63158869A (ja) * | 1986-12-23 | 1988-07-01 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JP3580719B2 (ja) * | 1999-03-03 | 2004-10-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
-
2001
- 2001-06-29 JP JP2001198128A patent/JP4246929B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-28 US US10/183,156 patent/US6707706B2/en not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120101B2 (en) | 2004-09-01 | 2012-02-21 | Micron Technology, Inc. | Semiconductor constructions and transistors, and methods of forming semiconductor constructions and transistors |
| JP2008511996A (ja) * | 2004-09-01 | 2008-04-17 | マイクロン テクノロジー， インク． | 半導体の構造とトランジスタ、および半導体の構造とトランジスタとを形成する方法 |
| US8399920B2 (en) | 2005-07-08 | 2013-03-19 | Werner Juengling | Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls |
| US9536971B2 (en) | 2005-07-08 | 2017-01-03 | Micron Technology, Inc. | Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls |
| US8916912B2 (en) | 2005-07-08 | 2014-12-23 | Micron Technology, Inc. | Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls |
| US8426273B2 (en) | 2005-08-30 | 2013-04-23 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| US8389363B2 (en) | 2006-02-02 | 2013-03-05 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US9129847B2 (en) | 2006-07-17 | 2015-09-08 | Micron Technology, Inc. | Transistor structures and integrated circuitry comprising an array of transistor structures |
| US8551823B2 (en) | 2006-07-17 | 2013-10-08 | Micron Technology, Inc. | Methods of forming lines of capacitorless one transistor DRAM cells, methods of patterning substrates, and methods of forming two conductive lines |
| US8394699B2 (en) | 2006-08-21 | 2013-03-12 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US8446762B2 (en) | 2006-09-07 | 2013-05-21 | Micron Technology, Inc. | Methods of making a semiconductor memory device |
| US7799643B2 (en) | 2007-05-18 | 2010-09-21 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having self-aligned contact plug |
| JP2008288597A (ja) * | 2007-05-18 | 2008-11-27 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法並びにｄｒａｍの製造方法 |
| KR100843716B1 (ko) | 2007-05-18 | 2008-07-04 | 삼성전자주식회사 | 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자 |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US8294205B2 (en) | 2008-12-05 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device and method of forming semiconductor device |
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| JP2013214694A (ja) * | 2012-04-01 | 2013-10-17 | Nanya Technology Corp | 階層ビット線構造を備えたメモリアレイ |
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