JPS63158869A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS63158869A
JPS63158869A JP61305265A JP30526586A JPS63158869A JP S63158869 A JPS63158869 A JP S63158869A JP 61305265 A JP61305265 A JP 61305265A JP 30526586 A JP30526586 A JP 30526586A JP S63158869 A JPS63158869 A JP S63158869A
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film
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crystal silicon
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Fumio Kiyozumi
清住　文雄
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック・ランダム・アクセス・メモリ装
置に関し、特に１トランジスタ・１キヤパシタ型のメモ
リセルの高集積化のための改良に関するものである。
（従来の技術） 半導体メモリ装置としてのダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）は高集積化が茗しいが、こ
の高集積化を達成するためには、ＤＲＡＭの基本構成要
素であるメ、モリセルを微細化することが不可欠である
。一般にＤＲＡＭのメモリセルは１トランジスタと１キ
ヤパシタから成り、キャパシタに電荷を蓄積することに
より、情報の記憶を行なっているので、キャパシタの容
量が小さいと回路の誤動作９０粒子によるラフ１〜エラ
ーなどが起こりやすくなるため、メモリセルを微細化し
ても一定値以上の容量（一般に５０ｆＦ以上）を確保す
ることが必要でおる。キャパシタの容量Ｃは、キャパシ
タの酸化膜（Ｓｉ０２）の膜厚を王　、誘電率をＥ。Ｘ
、キャパシタ面積をＳＯＸ とすると、近似的に Ｃ＝Ｅ　　−３／Ｔｏｘ Ｏ× と表わされる。ＤＲＡＭの高集積化に伴ないメモリセル
は縮小されるので、従来から用いられて来た２次元構造
のプレーナ型メモリセルではＳが小さくなってくるため
、Ｃを一定値以上に保持するためには、’ｏｘを薄くす
るか、シリコン酸化膜に代わる誘電率の大きい誘電体材
料を用いるかである。面積の縮小による容量の低下をシ
リコン酸化膜の薄膜化によって補なうためには、大幅な
薄膜化が必要であるためシリコン酸化膜の絶縁耐圧の低
下や欠陥の増大をもたらすという大きな問題がある。一
方誘電率の大ぎい誘電体材料としてはタンタル酸化膜（
Ｔａ２０５）などが考えられるが、形成方法が確立され
ていない、高誘電体は一般にバンドギャップが狭く電流
が流れやすいためり−り電流が大きくなる、シリコン酸
化膜にくらべ界面特性が劣り電気的特性が不安定でおる
等の理由により実用化は容易ではない。従って、小さな
メモリセルに於いても、実効的に大きなキャパシタ面積
が１ｑられる＠造を有するメモリセルが求められている
。
ＤＲＡＭのメモリセルとしては、従来から２次元の平面
構造から成るプレーナ型メモリセルが用いられて来たが
、上記の理由によりメガビット級のＤＲＡＭでは、キャ
パシタを上方に積み上げるスタックド型メモリセルヤ半
導体基板に溝を掘り、溝内にキャパシタを形成するｌ・
レンチ型メモリセルといった３次元構造化により小さな
メモリセルでも実効的なキャパシタ面積を増大させるメ
モリセルが使われ始めている。この中で、スタックド型
メモリセルは第２図に示す様にポリシリコン５１とポリ
シリコン５２との間に誘電体膜４を挟んだ型のキャパシ
タをグー１〜電極８とフィールド酸化膜２１上に積み上
げた構造を有している。このメモリセルはキャパシタを
上方に積み上げることによって実効的なキャパシタ面積
をプレーナ型メモリセルよりも大きくできるため容量の
増大がはかれる。しかも、キャパシタが電荷蓄積電極と
なるポリシリコン５１、誘電体膜４及びプレー１〜電極
であるポリシリコン５２とから成り、ポリシリコン５１
と拡散層９とを接続するコンタクト２６以外の領域では
シリコン基板から隔離されているため他のメモリセルに
比べα粒子によるソフトエラーに対して強いという利点
がある。しかし、１〜レンチ型メモリセルに比べてキャ
パシタの面積の増大効果が小さいためメモリセルの縮小
に限界がある。更にキャパシタを上に積み上げる構造を
とるため表面の段差が大きくなり微細なパターン形成の
障害になるという欠点もおる。
一方、トレンチ型メモリセルでは、第３図に示す様にシ
リコン基板１に溝３を形成し、この溝の内面に誘電体膜
４を形成し、ポリシリコン５を溝に埋め込み、電極とす
ることでキャパシタ１３を構成する。このメモリセルで
は溝内にキャパシタ１３を形成するため、原理的にはメ
モリセルのサイズを縮小しても溝を深くすることによっ
て、キャパシタの面積を確保でき、一定のセル容量を得
ることが可能でおる。従って、高密度メモリセルとして
けトレンチ型メモリセルが最も有利なものである。
しかし、トレンチ型メモリセルは以下の欠点を有してい
る。即ち互いに隣接するメモリセルの溝相互間が完全に
は分離されていないので、溝間隔が狭くなると互いに隣
接するキャパシタの溝相互間の空乏層が近ずくため、溝
相互間のリーク電流が発生しやすくなる。このためセル
耐圧や保持特性といったセル特性が低下する。従って溝
間隔をおる一定値以上とる必要があり、これがメモリセ
ルサイズの縮小にとって大きな制限要因となる。
上記の溝間隔を狭くできる方法として、シリコン基板の
不純物濃度を高くして空乏層の拡がりを押さえることに
よってリーク電流の発生を防止する対策があるが、高濃
度化は同じシリコン基板上に形成するトランジスタのし
きい値電圧が高くなりすぎる、接合耐圧が低下するとい
った問題が必りおのずと限界があるため本質的な解決策
とはならない。更にこの様な通常のトレンチ型メモリセ
ルはα粒子によるソフトエラーにも本来弱いという弱点
もめる。
（発明が解決しようとする問題点９ 以上述べた様にスタック型のメモリセルもトレンチ型の
メモリセルもそれぞれ利点と共に大きな欠点を有してお
り、高密度メモリセルとしては限界が有る。そこで両者
のそれぞれの利点を生かすメモリセルとして、溝の中に
スタック型メモリセルで用いるポリシリコン−誘電体膜
−ポリシリコンキャパシタ（ＰＩＦキャパシタ二旦○ｌ
　ｙ３　ｉ−±ｎ５ｕｌａｔｏｒ−ＰｏｌｙＳｉ）を形
成する構造が考えられる。しかしこのメモリセルでは、
電荷蓄積電極である下部電極を基板から分離するため溝
内を厚く酸化することが必要となり、溝部のシリコンに
ス１〜レスが入りやすいこと、ならびに、電荷蓄積電極
と基板との接触をとるためのコンタクト孔が必要で必り
、メモリセルサイズの縮小に対する制約となること、等
の問題がめった。
本発明は以上述べた各種メモリセルの欠点を除去し、超
高集積化がＤＲＡＭ可能なメモリセルの構造を提供する
ことを目的とする。
（問題点を解決するための手段） 本発明の半導体記憶装置は、シリコン基板と、上記基板
上に形成された第１の絶縁膜と、上記第１の絶縁股上の
島状の単結晶シリコン層と、上記島状のシリコン層相互
間を埋める、上記第１の絶縁膜と一体の第２の絶縁膜と
、上記単結晶シリコン層を貫通し、上記第１の絶縁膜内
部まで延び、一方の側面が上記第２の絶縁膜の側面と一
致する溝と、上記溝の内面に形成され、上記単結晶シリ
コン層と接する下部電極と、上記下部電極上に形成され
た誘電体膜と、上記誘電体膜上に形成された上部電極と
を有し、上記下部電極、上記誘電体膜および上記上部電
極により情報電荷蓄積用キ憂パシタが形成されているこ
とを特徴とするものである。
〔作用〕
上記のような構造では、第１および第２の絶縁膜が、単
結晶シリコン層同士を互いに完全に分離している。隣接
する溝同士も互いに完全に分離されており、溝相互間に
リーク電流が流れない。また、溝の一方の側面が第２の
絶縁膜の側面と一致するように形成されているので、溝
内に形成された下部電極は、単結晶シリコン層と接する
部分以外では絶縁膜に囲まれた構造となっており、α粒
子に対する耐性が強い。ざらに第１の絶縁股上に単結晶
シリコン層が形成されたＳＯＩ　（Ｓｉｌｉｃｏｎｏｎ
　Ｉｎ５ｕｌａ↑Ｏｒ＞＠ｅとなっていることから奇生
容量も小さくできる。
（実施例〕 第１図（ａ）〜（ｉ）は本発明一実施例の記憶装置の構
造の各工程にあける状態を示す断面図、第３図は上記実
施例のメモリの概略平面図である。
まず、第１図（ｉ）および第３図を参照して本実施例の
メモリの構造を説明する。図示のように、このメモリは
シリコン塞板１１と、シリコン基板上に形成された第１
の絶縁膜例えば多孔質シリコン酸化ｖ２ａと、絶縁膜２
ａ上の、島状の単結晶シリコン＠１３と、島状のシリコ
ン層１３相互間を埋める、上記第１の絶縁膜と一体の第
２の絶縁膜例えば多孔質シリコン酸化膜２ｂと、シリコ
ン層１３を貫通して第１の絶縁膜２Ｇの内部まで延び、
一方の側面が第２の絶縁膜２ｂの側面と一致する溝３と
を備えている。溝３の側面および底面にはポリシリコン
から成る下部電極５１が形成され、その上に誘電体膜４
が形成され、ざらにその上に渦を埋めつくすポリシリコ
ンから成る上部電極５２が形成されている。これら下部
電極５１、誘電体膜４および下部電極５２によって、情
報電荷蓄積キャパシタが形成されている。下部電極５１
は電荷蓄積電極を構成し、上部電極５２はプレート電極
を構成している。
下部電極５１は一部が単結晶シリコン層１３に接し、単
結晶シリコン層１３のこの部分にはＮ型の拡散層９が形
成され、下部電極５１とこのＮ型拡散層９とがコンタク
ト２５によって接続されている。またこのＮ型拡散層９
と、他のＮ型拡散層９およびこれらのＮ型拡散層９間の
チャンネル部弁上にゲート酸化膜６を介して配置された
ゲート電極（ワード線を兼ねる）８とでＭＯＳトランジ
スタが形成されている。上記他のＮ型拡散層９はコンタ
クト孔１１によりビット線１２に接続されている。ビッ
ト線１２はまた層間絶縁膜１０によってワード線／ゲー
ト電極８等から分離されている。
上記のような構造の作用効果を、次に説明する。
即ち、上記の構造とすれば、隣接する溝３相互間がシリ
コン酸化膜２ａ’、２ｂによって完全に分離されている
ため、通常のトレンチ型メモリセルとは異なり、溝相互
間にリーク電流が流れない。
従って溝相互間を狭くしても優れたセル特性が得られる
。又溝かシリコン酸化膜２ａ、　２ｂ中に掘られている
ため満３内に形成される電荷蓄積電極５１が、Ｎ型拡散
層９とのコンタクト２５の部分を除いてはシリコン層１
３及びシリコン基板１１から隔離されており、α粒子に
よるラフ１〜エラーに対して強い構造となる。ざらに電
極蓄積電極５１とＮ型拡散層９とのコンタクトが溝３の
側壁で自己整合によって作られるため通常のリングラフ
イー技術を用いたコンタクト孔の形成を必要とせず、セ
ルサイズを小ざく出来る。また５ＯＩ（Ｓｉ１ｉｃｏｎ
　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）構造となってることから
奇生容量も小さくでき半導体装置の特性を向上させるこ
とができる。
次に第１図（ａ）〜（ｉ＞を参照して、上記のメモリの
製造方法の一例を説明する。まず、第１図（ａ＞に示す
様にＰ型シリコン基板１１上にシリコン窒化１１！２’
ｌを堆積し、リソグラフィー技術によりレジスト２２を
パターニングし、これをマスクとしてシリコン窒化膜を
エツチングし、シリコン窒化膜２１のパターンを形成し
た後ボロン（Ｂ）をイオン注入してＰ＋シリコン層２３
を形成する。次にレジスト２２を除去し、しかる後金面
に５０〜１００Ｋｅｖ、５〜１０Ｘ１１０Ｘ１０１４の
条件で水素イオン（プロトン）を打ち込み、５００〜６
００℃の低温で熱処理して、シリコン窒化膜２１のパタ
ーン下のみＮ型シリコン層１２を形成する（第１図（ｂ
））。次に４０％程度のフッ化水素１　（）（Ｆ）液中
でシリコン基板１１を陽極にして電流を流し、陽極化成
を行なうとＰ型シリコンのみが一部溶出し、多孔質シリ
コン層２４が形成され第１図（Ｃ）に示す構造が得られ
る。この後１０００〜１１００℃の酸化性雰囲気で熱処
理をすると多孔質シリコン層２４は酸化速度が非常に速
いため容易に酸化され、島状の単結晶シリコン層１３が
厚い多孔質シリコン酸化膜２によってシリコン基板１１
と分離された構造となる。又プロトン注入により発生す
るドナーは７ｏ　ｏ　’ｃ以上の熱処理によって削減す
る特性を有しているので前記酸化処理によってＮ型シリ
コン層１２はＰ型シリコン層１３に転換される。次に、
シリコン窒化膜２１を除去すると第１図（ｄ）の構造が
得られる。前述の分離技術はＦ　Ｉ　ＰＯＳ（Ｆｕｌｌ
　ｌ５ｏｌａｔｉｏｎ　ｂｙ　Ｐｏｒｏｕｓ　０ｘｉｄ
ｉｚｅｄ　５ｉｌｉｃｏｎ）と言われる技術であり、例
えば、■ｍａｉ　　ｅｔａｌ、ＩＥＤＭ　　Ｔｅｃｈｎ
ｉｃａｌ　　ＤｉｇＤｉｇｅｓｔ、３７６　（１９８１
）に記載ざレテいる。上記のようにして形成されたこの
シリコン酸化膜２は、基板１１に形成された部分即ち第
１の絶縁膜１ａと、シリコン層１３相互間に介在する部
分即ち第２の絶縁膜１ｂとから成る。
次に第１図（ｅ）に示す様にリソグラフィー技術により
パターニングされたシリコン酸化膜及びシリコン窒化膜
をマスクとして反応性スパッタエツチング法によりシリ
コン層１３と多孔質シリコン酸化膜２２をエツチングし
て、シリコン層１３を貫通し多孔質シリコン酸化膜２に
遅する３〜６μｍ程度の深さの溝３を形成する。ここで
溝３は、一方の側面が全て多孔質シリコン酸化膜２ｂに
接している構造とする。
この後、第１図（ｆ）に示すように、不純物をドープし
たポリシリコン膜５１を２０００Ａ程度の厚さに堆積し
、リソグラフィー技術によりパターニングすることによ
ってキャパシタの電荷１部を構成する下部電極５１を形
成する。ここで下部電極５１は、溝の一方の側壁の上部
２５で自己整合的にシリコン層１３とコンタクトされる
ので、リソグラフィー技術によってコンタクミル孔を開
孔する別個の工程を必要としない。次に、第１図（Ｑ）
に示すように、１００〜１５０Ａ程度の薄いシリコン窒
化膜あるいはシリコン酸化膜等のキャパシタの誘電体膜
４を形成する。次に不純物をドープしたポリシリコン膜
５２を堆積して、満３を埋め込み、更にエッチバック法
によりポリシリコン膜５２の表面を平担にし、この後、
ポリシリコン膜５２をリソグラフィー技術によりパター
ニングし、キャパシタのプレー１〜電極を構成する上部
電極５２を形成する。これにより、溝３内に下部電極５
１、誘電体膜４及び上部Ｎ極５２から成るメモリセルの
キャパシタが形成される。
しかる後、第１図（ｈ）に示す様に、トランジスタのゲ
ート酸化膜６を１５０〜３００Ａ程度の厚さに形成し、
更にポリサイド膜８（ポリシリコン上にＭＯやＷなどの
シリサイドを乗せた膜）を堆積し、リソグラフィー技術
によりパターニングし、グー１−電極と及びワードライ
ンを兼ねる層８を形成する。尚、ポリサイドの代わりに
シリサイドを用いてもよく、またポリシリコンを単独で
用いてもよい。
最後に、第１図（ｉ）に示す如く、通常の技術により、
トランジスタのソース及びドレインとなるＮ型の拡散層
９、ＰＳＧやＢＰＳＧ等の層間絶縁膜１０、コンタクト
孔１１、ビットライン用のアルミニウム或はアルミニウ
ム合金等のメタル配線１２、更に図示していないが、公
知の技術により保護膜を形成し、半導体装置を完成させ
る。
〔発明の効果〕
以上のように本発明によれば、隣接する溝相互間が絶縁
膜によって互いに完全に分離されているため、溝相互間
にリーク電流が流れない。また溝の一方の側面が第２の
絶縁膜の側面と一致するよう形成されているので、溝内
に形成された下部電極は単結晶シリコン層と接する部分
以外では、第１および第２の絶縁膜で囲まれた構造とな
っており、α粒子によるソフトエラーに対する耐性が強
い。ざらに第１の絶縁膜上に単結晶シリコン層が形成さ
れたＳｏ　Ｉ　（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａ
ｔｏｒ）構造となっていることから奇生容量も小さくで
きる。
【図面の簡単な説明】
第１図は本発明一実施例のメモリの製造の各段階にあけ
る状態を示す工程断面図、第２図および第３図は従来の
メモリを示す断面図、第４図は上記実施例の平面図でお
る。 １・・・シリコン基板、１１・・・Ｐ型シリコン基板、
１２・・・Ｎ型シリコン層、１３・・・Ｐ型シリコン層
、２・・・多孔質シリコン酸化膜（分離酸化膜）、２ａ
・・・第１の絶縁膜、２ｂ・・・第２の絶縁膜、３・・
・溝、４・・・キャパシタ誘電体膜、５・・・ポリシリ
コン膜（キャパシタプレート電極）、５１・・・ポリシ
リコン膜、５２・・・ポリシリコン膜、６・・・グー１
〜酸化膜、７・・・シリコン酸化膜、８・・・ポリサイ
ド膜（ゲーｌへ電極及びワードライン）、９・・・Ｎ型
拡散層、１０・・・層間絶縁膜、１１・・・コンタクト
孔、１２・・・メタル配線（ピッ１〜ライン）、２１・
・・シリコン窒化膜、２２・・・レジスト、２３・・・
Ｐ　シリコン層、２４・・・多孔質シリコン層、２５・
・・コンタクト。 特許出願人　　　沖電気工業株式会社 −ジぐ−う１２イダＩＩ　ｎ　！Ｊ’−ａＪ−：ｆｉｌ
：シリコン茎狐 ２１：　フ７．）レドｌ交ノＬ順 ４：誘電ｉ４−順 従来Ｏスター、７ト見メ七リセル 蔓２　回 ｌ：シリコン河建　　　　　　６：ツー）Ｉ／Ｌ掻／ワ
ードクイン２：刀−ルド酸イしＭ、　　　　　ｑ：Ｎ”
１４広鵞幻ｑ５：電符　　　　　　　　ｆ２：ビ・ｖト
ライン６；ケート験４ヒ月賛゛ ７：シリコン酸化層 ［ｉ／）トレンチ型、メモリ七ル 藁　３　　回

Claims (1)

  1. 【特許請求の範囲】 　シリコン基板と、 上記基板上に形成された第１の絶縁膜と、 上記第１の絶縁膜上の島状の単結晶シリコン層と、 上記島状のシリコン層相互間を埋める、上記第１の絶縁
    膜と一体の第２の絶縁膜と、 上記単結晶シリコン層を貫通し、上記第１の絶縁膜内部
    まで延び、一方の側面が上記第２の絶縁膜の側面と一致
    する溝と、 上記溝の内面に形成され、上記単結晶シリコン層と接す
    る下部電極と、 上記下部電極上に形成された誘電体膜と、 上記誘電体膜上に形成された上部電極とを有し、上記下
    部電極、上記誘電体膜および上記上部電極により情報電
    荷蓄積用キャパシタが形成されていることを特徴とする
    半導体メモリ装置。
JP61305265A 1986-12-23 1986-12-23 半導体メモリ装置 Pending JPS63158869A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61305265A JPS63158869A (ja) 1986-12-23 1986-12-23 半導体メモリ装置
US07/134,867 US4855952A (en) 1986-12-23 1987-12-18 Dram having pip capacitor inside a trench

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61305265A JPS63158869A (ja) 1986-12-23 1986-12-23 半導体メモリ装置

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