JPH06120446A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH06120446A JPH06120446A JP4265141A JP26514192A JPH06120446A JP H06120446 A JPH06120446 A JP H06120446A JP 4265141 A JP4265141 A JP 4265141A JP 26514192 A JP26514192 A JP 26514192A JP H06120446 A JPH06120446 A JP H06120446A
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Abstract
(57)【要約】
【目的】 隣接する素子に悪影響を与えることなくトレ
ンチの径を大きくすることができ、キャパシタ容量の増
大と素子特性の向上をはかり得るメモリセル構造を有す
るＤＲＡＭを提供すること。 【構成】 半導体基板にトレンチを形成し、このトレン
チ内にキャパシタ電極を形成したＤＲＡＭセルを有する
半導体記憶装置において、キャパシタ電極を、シリコン
基板１の表面より低い位置までトレンチ１００内に埋込
み形成されたストレージノード２００と、トレンチ１０
０の側壁の一部に薄膜電極側壁残し工程により形成さ
れ、基板表面からストレージノード２００まで延在した
ストレージノード引出し電極２０１とで構成したことを
特徴とする。
ンチの径を大きくすることができ、キャパシタ容量の増
大と素子特性の向上をはかり得るメモリセル構造を有す
るＤＲＡＭを提供すること。 【構成】 半導体基板にトレンチを形成し、このトレン
チ内にキャパシタ電極を形成したＤＲＡＭセルを有する
半導体記憶装置において、キャパシタ電極を、シリコン
基板１の表面より低い位置までトレンチ１００内に埋込
み形成されたストレージノード２００と、トレンチ１０
０の側壁の一部に薄膜電極側壁残し工程により形成さ
れ、基板表面からストレージノード２００まで延在した
ストレージノード引出し電極２０１とで構成したことを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にメモリセルのキャ
パシタ構造の改良をはかったＤＲＡＭ及びその製造方法
に関する。
記憶装置（ＤＲＡＭ）に係わり、特にメモリセルのキャ
パシタ構造の改良をはかったＤＲＡＭ及びその製造方法
に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルとしては、１トラ
ンジスタ／１キャパシタのセル構造が広く採用されてい
る。そして、キャパシタ容量の増大をはかるために、シ
リコン基板に開口した溝（トレンチ）内にキャパシタを
形成するトレンチ型メモリセルが数多く提案されてい
る。
ンジスタ／１キャパシタのセル構造が広く採用されてい
る。そして、キャパシタ容量の増大をはかるために、シ
リコン基板に開口した溝（トレンチ）内にキャパシタを
形成するトレンチ型メモリセルが数多く提案されてい
る。
【０００３】しかしながら、近年の微細化，高集化に伴
い、トレンチ径も小さくなり、十分なキャパシタ容量を
確保するのが困難となっている。また、大きなキャパシ
タ容量を得るためにトレンチ径を大きくすると、他のメ
モリセル領域近傍にまでトレンチが近付き、トレンチ内
電極からの電位の影響で、スイッチングトランジスタの
しきい値が変化したり、素子分離耐圧が低下するという
問題が生じていた。つまり、トレンチ型メモリセルにお
いては、キャパシタ容量と素子特性とがトレードオフの
関係にあった。
い、トレンチ径も小さくなり、十分なキャパシタ容量を
確保するのが困難となっている。また、大きなキャパシ
タ容量を得るためにトレンチ径を大きくすると、他のメ
モリセル領域近傍にまでトレンチが近付き、トレンチ内
電極からの電位の影響で、スイッチングトランジスタの
しきい値が変化したり、素子分離耐圧が低下するという
問題が生じていた。つまり、トレンチ型メモリセルにお
いては、キャパシタ容量と素子特性とがトレードオフの
関係にあった。
【０００４】また、隣接素子に影響する領域のトレンチ
内電極のみをリソグラフィ技術により掘り下げようとし
ても、素子が微細化すると合わせマージンがとれないと
いう問題が生じてしまう。
内電極のみをリソグラフィ技術により掘り下げようとし
ても、素子が微細化すると合わせマージンがとれないと
いう問題が生じてしまう。
【０００５】
【発明が解決しようとする課題】このように従来、トレ
ンチ型メモリセルを用いたＤＲＡＭにおいては、キャパ
シタ容量を大きくするためにトレンチ径を大きくする
と、隣接する素子に悪影響を与えるという問題があっ
た。
ンチ型メモリセルを用いたＤＲＡＭにおいては、キャパ
シタ容量を大きくするためにトレンチ径を大きくする
と、隣接する素子に悪影響を与えるという問題があっ
た。
【０００６】本発明は、上記問題を解決すべくなされた
もので、その目的とするところは、隣接する素子に悪影
響を与えることなくトレンチの径を大きくすることがで
き、キャパシタ容量の増大と素子特性の向上をはかり得
るメモリセル構造を有するＤＲＡＭ及びその製造方法を
提供することにある。
もので、その目的とするところは、隣接する素子に悪影
響を与えることなくトレンチの径を大きくすることがで
き、キャパシタ容量の増大と素子特性の向上をはかり得
るメモリセル構造を有するＤＲＡＭ及びその製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】本発明の骨子は、キャパ
シタ容量を大きくするためにトレンチ径を大きくし、か
つ隣接する素子への悪影響を避けるためにキャパシタを
トレンチの深い部分のみに形成することにある。
シタ容量を大きくするためにトレンチ径を大きくし、か
つ隣接する素子への悪影響を避けるためにキャパシタを
トレンチの深い部分のみに形成することにある。
【０００８】即ち本発明は、半導体基板にトレンチを形
成し、このトレンチ内にキャパシタ電極を形成したＤＲ
ＡＭセルを有する半導体記憶装置において、キャパシタ
電極が、基板の表面より低い位置までトレンチ内に埋込
み形成された第１の領域と、トレンチの側壁の一部に基
板の表面から第１の領域まで延在した第２の領域とで構
成され、かつ第２の領域のキャパシタ電極がトレンチの
側壁に沿って略一定の膜厚で存在することを特徴とす
る。
成し、このトレンチ内にキャパシタ電極を形成したＤＲ
ＡＭセルを有する半導体記憶装置において、キャパシタ
電極が、基板の表面より低い位置までトレンチ内に埋込
み形成された第１の領域と、トレンチの側壁の一部に基
板の表面から第１の領域まで延在した第２の領域とで構
成され、かつ第２の領域のキャパシタ電極がトレンチの
側壁に沿って略一定の膜厚で存在することを特徴とす
る。
【０００９】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。
は、次のものがあげられる。
【００１０】(1) 第１の領域の電極は、少なくともその
一部がゲート電極とゲート電極の間に存在すること。
一部がゲート電極とゲート電極の間に存在すること。
【００１１】(2) キャパシタ電極はトレンチ側壁に形成
された絶縁膜により基板と隔てられており、第１の領域
のキャパシタ電極の上部で接続層を介して基板表面の活
性化領域に接続していること。
された絶縁膜により基板と隔てられており、第１の領域
のキャパシタ電極の上部で接続層を介して基板表面の活
性化領域に接続していること。
【００１２】(3) トレンチ側壁の絶縁膜は、少なくとも
第１の領域と面している部分では厚膜化されているこ
と。
第１の領域と面している部分では厚膜化されているこ
と。
【００１３】(4) 接続層は、ゲート電極形成後に形成さ
れたもので、選択Ｓｉエピタキシャル成長で形成されて
いること。
れたもので、選択Ｓｉエピタキシャル成長で形成されて
いること。
【００１４】また本発明は、半導体基板上にＭＯＳトラ
ンジスタとキャパシタからなるＤＲＡＭセルを集積化し
てなる半導体記憶装置の製造方法において、基板のキャ
パシタ形成領域にトレンチを形成した後、トレンチの内
部に第１のキャパシタ電極を基板表面より低い位置まで
埋込み、次いでトレンチの側壁に該トレンチとセルフア
ライン（例えば、トレンチ内及び基板表面の全面に多結
晶シリコン等の導電膜を形成した後、エッチバックによ
り基板表面の電極を除去する：薄膜電極側壁残し工程）
で、第１のキャパシタ電極と接続した第２のキャパシタ
電極を形成し、次いで第２のキャパシタ電極の不要部分
を除去し、次いでトランジスタのソース・ドレイン拡散
層と第２のキャパシタ電極とを接続する接続層を形成す
るようにした方法である。
ンジスタとキャパシタからなるＤＲＡＭセルを集積化し
てなる半導体記憶装置の製造方法において、基板のキャ
パシタ形成領域にトレンチを形成した後、トレンチの内
部に第１のキャパシタ電極を基板表面より低い位置まで
埋込み、次いでトレンチの側壁に該トレンチとセルフア
ライン（例えば、トレンチ内及び基板表面の全面に多結
晶シリコン等の導電膜を形成した後、エッチバックによ
り基板表面の電極を除去する：薄膜電極側壁残し工程）
で、第１のキャパシタ電極と接続した第２のキャパシタ
電極を形成し、次いで第２のキャパシタ電極の不要部分
を除去し、次いでトランジスタのソース・ドレイン拡散
層と第２のキャパシタ電極とを接続する接続層を形成す
るようにした方法である。
【００１５】
【作用】本発明によれば、キャパシタ電極の主要部（第
１の領域のキャパシタ電極）はトレンチ内の全体ではな
く、トレンチの上部を除く部分に埋込まれているので、
仮にトレンチが隣接する素子に近付いても、キャパシタ
電極の電位が隣接する素子に与える影響は少ない。より
具体的には、本発明のメモリセルは、薄膜電極側壁残し
工程により、効率的に合わせマージンをとって拡散層に
接続するための一部のキャパシタ電極のみを基板表面ま
で延存させることができ、他の部分はトレンチ内深く掘
り下げ、その上部には絶縁膜を埋め込むことができる。
このため、トレンチサイズを大きくしても、隣接するト
ランジスタや素子分離にキャパシタ電極からの電位の影
響を及ぼさない。従って、キャパシタ容量の増大と共に
素子特性の向上を実現することが可能となる。
１の領域のキャパシタ電極）はトレンチ内の全体ではな
く、トレンチの上部を除く部分に埋込まれているので、
仮にトレンチが隣接する素子に近付いても、キャパシタ
電極の電位が隣接する素子に与える影響は少ない。より
具体的には、本発明のメモリセルは、薄膜電極側壁残し
工程により、効率的に合わせマージンをとって拡散層に
接続するための一部のキャパシタ電極のみを基板表面ま
で延存させることができ、他の部分はトレンチ内深く掘
り下げ、その上部には絶縁膜を埋め込むことができる。
このため、トレンチサイズを大きくしても、隣接するト
ランジスタや素子分離にキャパシタ電極からの電位の影
響を及ぼさない。従って、キャパシタ容量の増大と共に
素子特性の向上を実現することが可能となる。
【００１６】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１７】図１は本発明の第１の実施例に係わるＤＲ
ＡＭセルの平面パターンを示す図であり、１０は素子領
域、１００はトレンチ、２０１はストレージノード引出
し電極、６０１はビット線コンタクトを示している。こ
の実施例では、トレンチ１００を隣接するセルのビット
線コンタクト方向に張り出させ、トレンチ径を最大限大
きくすると共に、ストレージノード引出し電極２０１の
加工時の合わせマージンを十分に得られるようにしてい
る。ストレージノード引出し電極２０１は、トランスフ
ァーゲートと通過ワード線をつなぐような位置に形成
し、ワード線５００との合わせマージンをかせいでい
る。
ＡＭセルの平面パターンを示す図であり、１０は素子領
域、１００はトレンチ、２０１はストレージノード引出
し電極、６０１はビット線コンタクトを示している。こ
の実施例では、トレンチ１００を隣接するセルのビット
線コンタクト方向に張り出させ、トレンチ径を最大限大
きくすると共に、ストレージノード引出し電極２０１の
加工時の合わせマージンを十分に得られるようにしてい
る。ストレージノード引出し電極２０１は、トランスフ
ァーゲートと通過ワード線をつなぐような位置に形成
し、ワード線５００との合わせマージンをかせいでい
る。
【００１８】図２は、本実施例の素子構造断面であり、
図１の矢視Ａ−Ａ′断面に相当している。ｐ- 型シリコ
ン基板１の表面には素子形成領域を囲むようにフィール
ド酸化膜１０５が形成され、素子形成領域の一部にはゲ
ート絶縁膜５０４を介してゲート電極５００を形成し、
さらにソース・ドレインとなるｎ- 型拡散層５０３を形
成してＭＯＳトランジスタが構成されている。
図１の矢視Ａ−Ａ′断面に相当している。ｐ- 型シリコ
ン基板１の表面には素子形成領域を囲むようにフィール
ド酸化膜１０５が形成され、素子形成領域の一部にはゲ
ート絶縁膜５０４を介してゲート電極５００を形成し、
さらにソース・ドレインとなるｎ- 型拡散層５０３を形
成してＭＯＳトランジスタが構成されている。
【００１９】ｐ- 型シリコン基板１のキャパシタ形成領
域には溝（トレンチ）１００が形成され、このトレンチ
１００内に５０nm程度の酸化膜１０１を介してプレート
電極１０２が形成されている。酸化膜１０１はトレンチ
１００の底部で除去されており、トレンチ１００の底部
でプレート電極１０２が基板１に直接接触している。そ
して、基板１内に設けたｎ+ 型拡散層１０３によって各
セルのキャパシタが接続されるものとなっている。
域には溝（トレンチ）１００が形成され、このトレンチ
１００内に５０nm程度の酸化膜１０１を介してプレート
電極１０２が形成されている。酸化膜１０１はトレンチ
１００の底部で除去されており、トレンチ１００の底部
でプレート電極１０２が基板１に直接接触している。そ
して、基板１内に設けたｎ+ 型拡散層１０３によって各
セルのキャパシタが接続されるものとなっている。
【００２０】プレート電極１０２上には、ＮＯ膜などの
キャパシタ絶縁膜１０４を介してストレージノード２０
０が形成されており、このストレージノード（第１のキ
ャパシタ電極）２００は基板表面より低い位置までトレ
ンチ１００内に埋込まれている。このストレージノード
２００は、トレンチ１００の側壁の一辺に形成されたス
トレージノード引出し電極（第２のキャパシタ電極）２
０１により基板表面近くまで引出されている。そして、
ストレージノード引出し電極２０１は、ゲート電極５０
０に自己整合に、選択成長シリコン層６００によってｎ
- 型層５０３と接続されている。
キャパシタ絶縁膜１０４を介してストレージノード２０
０が形成されており、このストレージノード（第１のキ
ャパシタ電極）２００は基板表面より低い位置までトレ
ンチ１００内に埋込まれている。このストレージノード
２００は、トレンチ１００の側壁の一辺に形成されたス
トレージノード引出し電極（第２のキャパシタ電極）２
０１により基板表面近くまで引出されている。そして、
ストレージノード引出し電極２０１は、ゲート電極５０
０に自己整合に、選択成長シリコン層６００によってｎ
- 型層５０３と接続されている。
【００２１】トレンチ１００内に露出したストレージノ
ード２００及びその引出し電極２０１の表面にはＳｉＯ
2 膜３００が形成され、さらにトレンチ１００の上部空
洞部にはＳｉＮ膜３０１を介してＳｉＯ2 膜３０２が埋
込み形成されている。また、ゲート電極５００の上面及
び側面にはＳｉＮ膜５０１，５０２がそれぞれ形成され
ている。そして、上記の各素子を形成した基板上には層
間絶縁膜６０３が形成され、その上に形成されたビット
線６０１はビット線コンタクト６０２によりＭＯＳトラ
ンジスタのｎ- 型拡散層５０３と接続されている。
ード２００及びその引出し電極２０１の表面にはＳｉＯ
2 膜３００が形成され、さらにトレンチ１００の上部空
洞部にはＳｉＮ膜３０１を介してＳｉＯ2 膜３０２が埋
込み形成されている。また、ゲート電極５００の上面及
び側面にはＳｉＮ膜５０１，５０２がそれぞれ形成され
ている。そして、上記の各素子を形成した基板上には層
間絶縁膜６０３が形成され、その上に形成されたビット
線６０１はビット線コンタクト６０２によりＭＯＳトラ
ンジスタのｎ- 型拡散層５０３と接続されている。
【００２２】次に、本実施例素子の製造方法について、
図３〜図９を用いて説明する。まず、図３に示すよう
に、ｐ- 型シリコン基板１の内部にイオン注入等により
ｎ+ 拡散層１０３を形成する。続いて、基板１上に、フ
ィールド酸化膜１０５を形成した後、さらにトレンチマ
スクとしてのＳｉＮ膜２０及びＳｉＯ2 膜２１を堆積す
る。そして、フォトリソグラフィによりＳｉＮ／ＳｉＯ
2 に開口を形成し、この２層マスクを用いてトレンチ１
００を形成する。
図３〜図９を用いて説明する。まず、図３に示すよう
に、ｐ- 型シリコン基板１の内部にイオン注入等により
ｎ+ 拡散層１０３を形成する。続いて、基板１上に、フ
ィールド酸化膜１０５を形成した後、さらにトレンチマ
スクとしてのＳｉＮ膜２０及びＳｉＯ2 膜２１を堆積す
る。そして、フォトリソグラフィによりＳｉＮ／ＳｉＯ
2 に開口を形成し、この２層マスクを用いてトレンチ１
００を形成する。
【００２３】次いで、図４に示すように、トレンチ１０
０の内面にＳｉＯ2 膜１０１を熱酸化法、又は減圧ＣＶ
Ｄ法によって形成し、全面ＲＩＥによってトレンチ底部
を露出させる。続いて、全面に多結晶シリコン層を薄く
堆積し、その上にレジスト７１０を塗布形成し、レジス
トエッチバック法によりプレート電極１０２を形成す
る。
０の内面にＳｉＯ2 膜１０１を熱酸化法、又は減圧ＣＶ
Ｄ法によって形成し、全面ＲＩＥによってトレンチ底部
を露出させる。続いて、全面に多結晶シリコン層を薄く
堆積し、その上にレジスト７１０を塗布形成し、レジス
トエッチバック法によりプレート電極１０２を形成す
る。
【００２４】次いで、図５に示すように、プレート電極
１０２の表面にＮＯ膜等からなるキャパシタ絶縁膜１０
４を形成した後、トレンチ１０２の上部を除く領域にス
トレージノード２００を形成する。具体的には、全面に
多結晶シリコン層を堆積した後、エッチバックにより多
結晶シリコン層をトレンチ１００の上部を除く領域に埋
込み形成する。
１０２の表面にＮＯ膜等からなるキャパシタ絶縁膜１０
４を形成した後、トレンチ１０２の上部を除く領域にス
トレージノード２００を形成する。具体的には、全面に
多結晶シリコン層を堆積した後、エッチバックにより多
結晶シリコン層をトレンチ１００の上部を除く領域に埋
込み形成する。
【００２５】次いで、図６に示すように、多結晶シリコ
ンのサイドウォールを形成した後、トレンチ内の一側面
にサイドウォールを残すべくレジストマスク７１１によ
り余剰な部分を除去する。これにより、ストレージノー
ド引出し電極２０１を形成する。なお、多結晶シリコン
のサイドウォールを形成するには、プレート電極１０２
を形成したのと同様に多結晶シリコンの堆積，レジスト
塗布，エッチバックを行えばよい。
ンのサイドウォールを形成した後、トレンチ内の一側面
にサイドウォールを残すべくレジストマスク７１１によ
り余剰な部分を除去する。これにより、ストレージノー
ド引出し電極２０１を形成する。なお、多結晶シリコン
のサイドウォールを形成するには、プレート電極１０２
を形成したのと同様に多結晶シリコンの堆積，レジスト
塗布，エッチバックを行えばよい。
【００２６】次いで、図７に示すように、レジストマス
ク７１１を除去した後、トレンチ１００の上部に露出し
たＳｉＯ2 膜１０１を除去する。続いて、シリコン面と
多結晶シリコン表面を酸化して酸化膜３００を形成し、
さらにゲート電極と引出し電極の絶縁をするためのＳｉ
Ｎ膜３０１を堆積した後、凹んだ部分にＳｉＯ２膜３０
２を埋め込み表面を平坦化する。
ク７１１を除去した後、トレンチ１００の上部に露出し
たＳｉＯ2 膜１０１を除去する。続いて、シリコン面と
多結晶シリコン表面を酸化して酸化膜３００を形成し、
さらにゲート電極と引出し電極の絶縁をするためのＳｉ
Ｎ膜３０１を堆積した後、凹んだ部分にＳｉＯ２膜３０
２を埋め込み表面を平坦化する。
【００２７】次いで、図８に示すように、トレンチマス
クのＳｉＮ膜２０を除去しチャネルインプラを行って表
面の酸化膜を除去した後に、ゲート絶縁膜５０４，ゲー
ト電極材料膜５００′，ＳｉＮ膜５０１を形成する。そ
して、ＳｉＮ膜５０１をゲート電極パターンに加工し、
ＳｉＮ膜５０１をマスクにゲート電極材料膜５００′を
選択エッチングしてゲート電極５００を形成する。ここ
で、ゲート電極５００とストレージノード引出し電極２
０１とは、ＳｉＮ膜３０１により絶縁されている。
クのＳｉＮ膜２０を除去しチャネルインプラを行って表
面の酸化膜を除去した後に、ゲート絶縁膜５０４，ゲー
ト電極材料膜５００′，ＳｉＮ膜５０１を形成する。そ
して、ＳｉＮ膜５０１をゲート電極パターンに加工し、
ＳｉＮ膜５０１をマスクにゲート電極材料膜５００′を
選択エッチングしてゲート電極５００を形成する。ここ
で、ゲート電極５００とストレージノード引出し電極２
０１とは、ＳｉＮ膜３０１により絶縁されている。
【００２８】次いで、図９に示すように、全面にＳｉＮ
膜を堆積した後、全面ＲＩＥでエッチバックしてゲート
電極５００の側面にＳｉＮのサイドウォール５０２を形
成する。これと同時に、ストレージノード引出し電極２
０１上のＳｉＮ／ＳｉＯ２積層膜３００，３０１を同時
にエッチングし、シリコン基板１とストレージノード引
出し電極２０１とを同時に露出させる。そして、選択成
長シリコン層６００を形成することにより、ストレージ
ノード引出し電極２０１とトランスファゲートトランジ
スタの拡散層５０３とを接続する。このときの接続は、
選択成長を用いることによりゲート及び素子形成領域と
セルフアラインで行われる。
膜を堆積した後、全面ＲＩＥでエッチバックしてゲート
電極５００の側面にＳｉＮのサイドウォール５０２を形
成する。これと同時に、ストレージノード引出し電極２
０１上のＳｉＮ／ＳｉＯ２積層膜３００，３０１を同時
にエッチングし、シリコン基板１とストレージノード引
出し電極２０１とを同時に露出させる。そして、選択成
長シリコン層６００を形成することにより、ストレージ
ノード引出し電極２０１とトランスファゲートトランジ
スタの拡散層５０３とを接続する。このときの接続は、
選択成長を用いることによりゲート及び素子形成領域と
セルフアラインで行われる。
【００２９】これ以降は、層間絶縁膜６０３の形成、ビ
ット線コンタクト６０１の開口、さらにビット線６０２
の形成工程を経ることにより、前記図２に示す構造が得
られる。
ット線コンタクト６０１の開口、さらにビット線６０２
の形成工程を経ることにより、前記図２に示す構造が得
られる。
【００３０】このように本実施例によれば、トレンチ１
００内の全体にストレージノード２００を埋込むのでは
なく、基板表面より低い位置までストレージノード２０
０を埋込み、トレンチ１００の側壁の一部に形成したス
トレージノード引出し電極２０１を基板表面まで延在さ
せている。このため、トレンチ１００の径を大きくして
トレンチ１００と隣接するセルが近付いても、ストレー
ジノード２００の電位により隣接するセル、例えばトラ
ンジスタのしきい値が変化したり素子分離耐圧が低下し
たりすることはない。また、ストレージノード引出し電
極２０１はトレンチ１００とセルフアラインで形成でき
るため、引出し電極形成のために合わせ余裕を見込む必
要もない。従って、キャパシタ容量の増大をはかり得る
と共に、素子特性の向上をはかることができる。
００内の全体にストレージノード２００を埋込むのでは
なく、基板表面より低い位置までストレージノード２０
０を埋込み、トレンチ１００の側壁の一部に形成したス
トレージノード引出し電極２０１を基板表面まで延在さ
せている。このため、トレンチ１００の径を大きくして
トレンチ１００と隣接するセルが近付いても、ストレー
ジノード２００の電位により隣接するセル、例えばトラ
ンジスタのしきい値が変化したり素子分離耐圧が低下し
たりすることはない。また、ストレージノード引出し電
極２０１はトレンチ１００とセルフアラインで形成でき
るため、引出し電極形成のために合わせ余裕を見込む必
要もない。従って、キャパシタ容量の増大をはかり得る
と共に、素子特性の向上をはかることができる。
【００３１】図１０は、本発明の第２の実施例に係わる
ＤＲＡＭセルの素子構造を示す断面図である。図２と同
一部分には同一符号を付して、その詳しい説明は省略す
る。平面パターンは、第１の実施例と同様である。
ＤＲＡＭセルの素子構造を示す断面図である。図２と同
一部分には同一符号を付して、その詳しい説明は省略す
る。平面パターンは、第１の実施例と同様である。
【００３２】本実施例はプレート電極がシリコン基板７
１０内に形成したｎ+ 型拡散層７０１で形成され、酸化
膜サイドウォール９００はストレージノード８０２につ
ながるストレージノード引出し電極９０１とトレンチ側
面の間にのみあり、ソース・ドレインとプレートとのリ
ークを防止している。トレンチ上部の空洞部には、Ｓｉ
Ｎ膜９０４を介してＳｉＯ2 膜９０５が埋込まれてい
る。素子の分離はコーナ部を覆い隠すようなキャップ酸
化膜１００５を持つＳｉ０２埋め込みの溝分離であり、
これにより分離能力を高めている。その他の構造は、第
１の実施例と同様である。
１０内に形成したｎ+ 型拡散層７０１で形成され、酸化
膜サイドウォール９００はストレージノード８０２につ
ながるストレージノード引出し電極９０１とトレンチ側
面の間にのみあり、ソース・ドレインとプレートとのリ
ークを防止している。トレンチ上部の空洞部には、Ｓｉ
Ｎ膜９０４を介してＳｉＯ2 膜９０５が埋込まれてい
る。素子の分離はコーナ部を覆い隠すようなキャップ酸
化膜１００５を持つＳｉ０２埋め込みの溝分離であり、
これにより分離能力を高めている。その他の構造は、第
１の実施例と同様である。
【００３３】次に、本実施例素子の製造方法を、図１１
〜図２２を用いて説明する。まず、図１１に示すよう
に、拡散層７０１が形成された基板７１０にトレンチを
開口し、トレンチの上部を除く部分にキャパシタ絶縁膜
８０１を介してストレージノード８０２を多結晶シリコ
ンの埋込みにより形成する。続いて、トレンチの側面に
ＳｉＯ2 からなるサイドウォール９００を形成した後、
多結晶シリコンのサイドウォール９０１を形成する。
〜図２２を用いて説明する。まず、図１１に示すよう
に、拡散層７０１が形成された基板７１０にトレンチを
開口し、トレンチの上部を除く部分にキャパシタ絶縁膜
８０１を介してストレージノード８０２を多結晶シリコ
ンの埋込みにより形成する。続いて、トレンチの側面に
ＳｉＯ2 からなるサイドウォール９００を形成した後、
多結晶シリコンのサイドウォール９０１を形成する。
【００３４】次いで、図１２に示すように、レジストマ
スク９０３をマスクにサイドウォール９０１の一部を残
してエッチング除去することにより、ストレージノード
引出し電極９０１をトレンチの一側面にのみ形成する。
次いで、図１３に示すように、ＳｉＯ2 のサイドウォー
ル９００を上部のみエッチングし、ＳｉＮ膜９０４を堆
積した後、ＳｉＯ2 膜９０５を埋込んで表面平坦化す
る。
スク９０３をマスクにサイドウォール９０１の一部を残
してエッチング除去することにより、ストレージノード
引出し電極９０１をトレンチの一側面にのみ形成する。
次いで、図１３に示すように、ＳｉＯ2 のサイドウォー
ル９００を上部のみエッチングし、ＳｉＮ膜９０４を堆
積した後、ＳｉＯ2 膜９０５を埋込んで表面平坦化す
る。
【００３５】次いで、図１４に示すように、トレンチマ
スク２０を除去し、溝分離マスクとなる多結晶シリコン
１００１とＳｉＯ２膜１００２を堆積する。次いで、図
１５に示すように、素子領域１０のパターンでレジスト
マスク１００３を形成する。次いで、図１６に示すよう
に、マスク材１００１／１００２を選択エッチングしし
たのち、これらの側壁にサイドウォール１００４を形成
した後、シリコン基板７１０を選択エッチングする。
スク２０を除去し、溝分離マスクとなる多結晶シリコン
１００１とＳｉＯ２膜１００２を堆積する。次いで、図
１５に示すように、素子領域１０のパターンでレジスト
マスク１００３を形成する。次いで、図１６に示すよう
に、マスク材１００１／１００２を選択エッチングしし
たのち、これらの側壁にサイドウォール１００４を形成
した後、シリコン基板７１０を選択エッチングする。
【００３６】次いで、図１７に示すように、溝内を酸化
した後、全面にＳｉＯ２膜１００５を堆積する。次い
で、図１８に示すように、ＳｉＯ２膜１００５をマスク
材としての多結晶シリコン１００１の高さまでエッチバ
ックし、溝内にＳｉＯ2 膜１００５を埋込み形成する。
次いで、図１９に示すように、マスク材１００１を除去
し、チャネルインプラを行った後に酸化膜を除去する。
した後、全面にＳｉＯ２膜１００５を堆積する。次い
で、図１８に示すように、ＳｉＯ２膜１００５をマスク
材としての多結晶シリコン１００１の高さまでエッチバ
ックし、溝内にＳｉＯ2 膜１００５を埋込み形成する。
次いで、図１９に示すように、マスク材１００１を除去
し、チャネルインプラを行った後に酸化膜を除去する。
【００３７】次いで、図２０に示すように、ゲート酸化
を行い、ゲート電極材料，ＳｉＮ膜５０１を堆積し、Ｓ
ｉＮ膜５０１をマスクにゲート電極材料を選択エッチン
グして、ゲート電極５００を形成する。
を行い、ゲート電極材料，ＳｉＮ膜５０１を堆積し、Ｓ
ｉＮ膜５０１をマスクにゲート電極材料を選択エッチン
グして、ゲート電極５００を形成する。
【００３８】次いで、図２１に示すように、ゲート電極
５００のサイドウォール５０２を全面エッチングして形
成すると同時に、基板表面とストレージノード引出し電
極９０１を露出させる。このとき、ストレージノード引
出し電極９０１上には１０〜２０nm程度のＳｉＮがある
だけなので、素子分離のキャップ酸化膜は殆どエッチン
グされていない。
５００のサイドウォール５０２を全面エッチングして形
成すると同時に、基板表面とストレージノード引出し電
極９０１を露出させる。このとき、ストレージノード引
出し電極９０１上には１０〜２０nm程度のＳｉＮがある
だけなので、素子分離のキャップ酸化膜は殆どエッチン
グされていない。
【００３９】次いで、図２２に示すように、Ｓｉの選択
エピタキシャル成長層６００によって引出し電極９０１
と基板の活性層（ソース・ドレイン）を接続する。
エピタキシャル成長層６００によって引出し電極９０１
と基板の活性層（ソース・ドレイン）を接続する。
【００４０】これ以降は、層間絶縁膜６０３の形成、ビ
ット線コンタクト６０１の開口、さらにビット線６０２
の形成工程を経ることにより、前記図１０に示す構造が
得られる。
ット線コンタクト６０１の開口、さらにビット線６０２
の形成工程を経ることにより、前記図１０に示す構造が
得られる。
【００４１】このように本実施例によれば、第１の実施
例のように新たにプレート電極を形成するのではなく、
拡散層７０１がプレート電極として用い、さらにトレン
チ内の全体にストレージノード８０２を埋め込むのでは
なく、基板の表面より低い位置までストレージノード電
極８０２を埋込み、トレンチの側壁の一部に形成したス
トレージノード引出し電極９０１を基板表面まで延在さ
せている。従って、第１の実施例と同様にキャパシタ容
量の増大と共に、素子特性の向上をはかることが可能と
なる。
例のように新たにプレート電極を形成するのではなく、
拡散層７０１がプレート電極として用い、さらにトレン
チ内の全体にストレージノード８０２を埋め込むのでは
なく、基板の表面より低い位置までストレージノード電
極８０２を埋込み、トレンチの側壁の一部に形成したス
トレージノード引出し電極９０１を基板表面まで延在さ
せている。従って、第１の実施例と同様にキャパシタ容
量の増大と共に、素子特性の向上をはかることが可能と
なる。
【００４２】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
【００４３】
【発明の効果】以上詳述したように本発明によれば、基
板表面より低い位置までトレンチ内に第１のキャパシタ
電極を埋込み形成し、トレンチの側壁に第２のキャパシ
タ電極を薄膜電極側壁残し工程等により形成することに
より、合わせマージンをとって拡散層に接続するための
一部のキャパシタ電極のみを基板表面まで延在させるこ
とができ、他の部分はトレンチ内深く掘り下げ、その上
部には絶縁膜を埋め込むことができる。このため、トレ
ンチサイズを大きくしても、隣接するトランジスタや素
子分離にキャパシタ電極からの電位の影響を及ぼさな
い。従って、隣接する素子に悪影響を与えることなくト
レンチの径を大きくすることができ、キャパシタ容量の
増大と素子特性の向上をはかることが可能となる。
板表面より低い位置までトレンチ内に第１のキャパシタ
電極を埋込み形成し、トレンチの側壁に第２のキャパシ
タ電極を薄膜電極側壁残し工程等により形成することに
より、合わせマージンをとって拡散層に接続するための
一部のキャパシタ電極のみを基板表面まで延在させるこ
とができ、他の部分はトレンチ内深く掘り下げ、その上
部には絶縁膜を埋め込むことができる。このため、トレ
ンチサイズを大きくしても、隣接するトランジスタや素
子分離にキャパシタ電極からの電位の影響を及ぼさな
い。従って、隣接する素子に悪影響を与えることなくト
レンチの径を大きくすることができ、キャパシタ容量の
増大と素子特性の向上をはかることが可能となる。
【図１】 第１の実施例に係わるＤＲＡＭセルの概略構
成を示す平面図。
成を示す平面図。
【図２】 図１の矢視Ａ−Ａ′断面図。
【図３】 第１の実施例の製造工程断面図。
【図４】 第１の実施例の製造工程断面図。
【図５】 第１の実施例の製造工程断面図。
【図６】 第１の実施例の製造工程断面図。
【図７】 第１の実施例の製造工程断面図。
【図８】 第１の実施例の製造工程断面図。
【図９】 第２の実施例に係わるＤＲＡＭセルの素子構
造断面図。
造断面図。
【図１０】 第２の実施例の製造工程断面図。
【図１１】 図１０の矢視Ａ−Ａ′断面図。
【図１２】 第２の実施例の製造工程断面図。
【図１３】 第２の実施例の製造工程断面図。
【図１４】 第２の実施例の製造工程断面図。
【図１５】 第２の実施例の製造工程断面図。
【図１６】 第２の実施例の製造工程断面図。
【図１７】 第２の実施例の製造工程断面図。
【図１８】 第２の実施例の製造工程断面図。
【図１９】 第２の実施例の製造工程断面図。
【図２０】 第２の実施例の製造工程断面図。
【図２１】 第２の実施例の製造工程断面図。
【図２２】 第２の実施例の製造工程断面図。
１…シリコン基板、 １０…素子領域、 １００…トレンチ、 １０１…酸化膜、 １０２…プレート電極、 １０３…ｎ+ 型拡散層、 １０４…キャパシタ絶縁膜、 ２００…ストレージノード、 ２０１…ストレージノード引出し電極、 ３００，３０２…ＳｉＯ2 膜、 ３０１…ＳｉＮ膜、 ５００…ゲート電極（ワード線）、 ５０１，５０２…ＳｉＮ膜、 ５０３…ｎ- 型層（ソース・ドレイン）、 ５０４…ゲート絶縁膜、 ６００…選択成長シリコン層、 ６０１…ビット線コンタクト、 ６０２…ビット線、 ６０３…層間絶縁膜。
Claims (2)
- 【請求項１】半導体基板にトレンチを形成し、このトレ
ンチ内にキャパシタ電極を形成したＤＲＡＭセルを有す
る半導体記憶装置において、 前記キャパシタ電極は、前記基板の表面より低い位置ま
で前記トレンチ内に埋込み形成された第１の領域と、前
記トレンチの側壁の一部に前記基板の表面から第１の領
域まで延在した第２の領域とで構成され、かつ第２の領
域のキャパシタ電極は前記トレンチの側壁に沿って略一
定の膜厚で存在することを特徴とする半導体記憶装置。 - 【請求項２】半導体基板上にＭＯＳトランジスタとキャ
パシタからなるＤＲＡＭセルを集積化してなる半導体記
憶装置の製造方法において、 前記基板のキャパシタ形成領域にトレンチを形成する工
程と、トレンチの内部に基板表面より低い位置まで第１
のキャパシタ電極を埋込む工程と、トレンチの側壁に該
トレンチとセルフアラインで、第１のキャパシタ電極と
接続した第２のキャパシタ電極を形成する工程と、第２
のキャパシタ電極の不要部分を除去する工程と、前記ト
ランジスタのソース・ドレイン拡散層と第２のキャパシ
タ電極とを接続する接続層を形成する工程とを含むこと
を特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265141A JPH06120446A (ja) | 1992-10-02 | 1992-10-02 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265141A JPH06120446A (ja) | 1992-10-02 | 1992-10-02 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120446A true JPH06120446A (ja) | 1994-04-28 |
Family
ID=17413201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265141A Pending JPH06120446A (ja) | 1992-10-02 | 1992-10-02 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120446A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265081B1 (ko) * | 1995-12-20 | 2000-09-01 | 포만 제프리 엘 | 메모리 셀 및 그 구조체 제조 방법 |
| KR100292279B1 (ko) * | 1997-07-22 | 2001-09-17 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| US6294424B1 (en) * | 1998-10-28 | 2001-09-25 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor device |
| US7151290B2 (en) | 2004-04-23 | 2006-12-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| JP2008187141A (ja) * | 2007-01-31 | 2008-08-14 | Elpida Memory Inc | 半導体装置とその製造方法及び半導体記憶装置 |
| JP2011238905A (ja) * | 2010-05-10 | 2011-11-24 | International Business Maschines Corporation | 半導体構造体及びその製造方法 |
-
1992
- 1992-10-02 JP JP4265141A patent/JPH06120446A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265081B1 (ko) * | 1995-12-20 | 2000-09-01 | 포만 제프리 엘 | 메모리 셀 및 그 구조체 제조 방법 |
| KR100292279B1 (ko) * | 1997-07-22 | 2001-09-17 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| US6294424B1 (en) * | 1998-10-28 | 2001-09-25 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor device |
| US7151290B2 (en) | 2004-04-23 | 2006-12-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| JP2008187141A (ja) * | 2007-01-31 | 2008-08-14 | Elpida Memory Inc | 半導体装置とその製造方法及び半導体記憶装置 |
| JP2011238905A (ja) * | 2010-05-10 | 2011-11-24 | International Business Maschines Corporation | 半導体構造体及びその製造方法 |
| US9059213B2 (en) | 2010-05-10 | 2015-06-16 | International Business Machines Corporation | Embedded DRAM for extremely thin semiconductor-on-insulator |
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