JP2633577B2 - ダイナミックメモリセル及びその製造方法 - Google Patents
ダイナミックメモリセル及びその製造方法Info
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- JP2633577B2 JP2633577B2 JP62227306A JP22730687A JP2633577B2 JP 2633577 B2 JP2633577 B2 JP 2633577B2 JP 62227306 A JP62227306 A JP 62227306A JP 22730687 A JP22730687 A JP 22730687A JP 2633577 B2 JP2633577 B2 JP 2633577B2
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は１つのMOSトランジスタと１つのMOSキャパ
シタによって形成されるダイナミックメモリセル及びそ
の製造方法に関する。
シタによって形成されるダイナミックメモリセル及びそ
の製造方法に関する。
（従来の技術） ダイナミックメモリセルは現在広く使われているが、
より高密度のダイナミックメモリを実現するために、新
しいメモリセルが多く提案されている。現在のところ、
最も高密度化を図ることができるメモリセルは、トレン
チトランジスタクロスポイント（Trench Transistor Cr
oss−Point型）のダイナミックメモリセル（以下、TTC
型メモリセルと記す）である（Technical Digest of In
ternational Electron Devices Meeting 1985の714頁乃
至717頁参照）。
より高密度のダイナミックメモリを実現するために、新
しいメモリセルが多く提案されている。現在のところ、
最も高密度化を図ることができるメモリセルは、トレン
チトランジスタクロスポイント（Trench Transistor Cr
oss−Point型）のダイナミックメモリセル（以下、TTC
型メモリセルと記す）である（Technical Digest of In
ternational Electron Devices Meeting 1985の714頁乃
至717頁参照）。
上記TTC型メモリセルの平面図及び断面図をそれぞれ
第５図及び第６図に示す。また、その等価回路を第７図
に示す。
第５図及び第６図に示す。また、その等価回路を第７図
に示す。
このTTC型メモリセルは、その等価回路が通常のいわ
ゆる１トランジスタ１キャパシタ型のメモリセルの等価
回路と変わりないが、キャパシタがビット線とワード線
の交点すべてに配置されている点に特徴を有する。
ゆる１トランジスタ１キャパシタ型のメモリセルの等価
回路と変わりないが、キャパシタがビット線とワード線
の交点すべてに配置されている点に特徴を有する。
では、このTTC型メモリセルの構造について説明す
る。
る。
第５図はTTC型メモリセルの平面図である。第６図は
第５図のライン（Ａ−Ａ′）に沿った断面図である。
第５図のライン（Ａ−Ａ′）に沿った断面図である。
まず、第５図に於いて、11はトレンチ部であり、シリ
コン基板中に形成された溝を有する。12はワード線であ
り、13はビット線である。これらワード線12とビット線
13の交点に上記トレンチ部11が配置されている。そし
て、このトレンチ部11に情報が蓄えられる。
コン基板中に形成された溝を有する。12はワード線であ
り、13はビット線である。これらワード線12とビット線
13の交点に上記トレンチ部11が配置されている。そし
て、このトレンチ部11に情報が蓄えられる。
次に、第６図に於いて、14はMOSトランジスタのチャ
ンネル部である。15はｎ形ポリシリコン層であり、16は
ｐ形シリコン基板であり、これらの間に情報を蓄積する
ためのキャパシタが形成される。
ンネル部である。15はｎ形ポリシリコン層であり、16は
ｐ形シリコン基板であり、これらの間に情報を蓄積する
ためのキャパシタが形成される。
なお、TTC型メモリセルに於いては、ｐ形シリコン基
板16の上にエピタキシャル成長によりｐ形単結晶層17を
設けた半導体基板が用いられる。また、ビット線13はｎ
形拡散層によって形成される。
板16の上にエピタキシャル成長によりｐ形単結晶層17を
設けた半導体基板が用いられる。また、ビット線13はｎ
形拡散層によって形成される。
第７図は、TTC型メモリセルの１ビット分の等価回路
を示す。
を示す。
なお、第７図に於いて、先の第５図及び第６図と同一
部には同一符号を付す。
部には同一符号を付す。
上記TTC型メモリセルは、ダイナミックメモリの高集
積を図ることができる反面、次のような問題を有する。
積を図ることができる反面、次のような問題を有する。
（１） まず、トランスファーゲートとしてのMOSトラ
ンジスタが半導体基板をエッチングすることにより形成
された溝の壁面を利用して形成されている。このため、
ゲート絶縁膜と半導体基板との界面に多くの界面準位が
発生し、MOSトランジスタの特性が不安定となる。
ンジスタが半導体基板をエッチングすることにより形成
された溝の壁面を利用して形成されている。このため、
ゲート絶縁膜と半導体基板との界面に多くの界面準位が
発生し、MOSトランジスタの特性が不安定となる。
（２） また、MOSキャパシタの個別電極を成すポリシ
リコン層15には、0Vか5Vの電圧が印加されるが、共通電
極を成すｐ形シリコン基板16には、0Vか負の電圧をかけ
る必要がある。このため、MOSキャパシタの両端電圧が
大きくなり、絶縁破壊が生じることがある。
リコン層15には、0Vか5Vの電圧が印加されるが、共通電
極を成すｐ形シリコン基板16には、0Vか負の電圧をかけ
る必要がある。このため、MOSキャパシタの両端電圧が
大きくなり、絶縁破壊が生じることがある。
（３） また、セル表面では、隣り合うビット線13のｎ
形拡散層が対向しているため、セル間を分離するための
素子分離領域を余分に設ける必要がある。
形拡散層が対向しているため、セル間を分離するための
素子分離領域を余分に設ける必要がある。
（４） また、溝内部がMOSキャパシタとワード線12の
２段重ね構造となっているため、製造プロセスが複雑に
なる。
２段重ね構造となっているため、製造プロセスが複雑に
なる。
（５） また、ビット線13を成すｎ形拡散層は、トレン
チ部11の周りを囲むようになっているため、その面積が
大きい。このため、ビット線13と半導体基板との間のキ
ャパシタンスが増し、寄生キャパシタンスが増えてしま
う。
チ部11の周りを囲むようになっているため、その面積が
大きい。このため、ビット線13と半導体基板との間のキ
ャパシタンスが増し、寄生キャパシタンスが増えてしま
う。
（発明が解決しようとする問題点） 以上述べたように従来のTTC型メモリセルに於いて
は、ダイナミックメモリの高集積化を図ることができる
反面、トランジスタ特性の低下、MOSキャパシタの絶縁
破壊、セル面積の増大、製造プロセスの複雑化、寄生キ
ャパシタの増大という問題があった。
は、ダイナミックメモリの高集積化を図ることができる
反面、トランジスタ特性の低下、MOSキャパシタの絶縁
破壊、セル面積の増大、製造プロセスの複雑化、寄生キ
ャパシタの増大という問題があった。
そこでこの発明は、TTC型メモリセルの高集積性を保
ちつつ、より単純なプロセスでかつ安定な特性を有する
ダイナミックメモリセル及びその製造方法を提供するこ
とを目的とする。
ちつつ、より単純なプロセスでかつ安定な特性を有する
ダイナミックメモリセル及びその製造方法を提供するこ
とを目的とする。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの発明は、１つのMOSト
ランジスタと１つのキャパシタから成るダイナミックメ
モリセルであって、半導体基板と、この半導体基板に形
成された溝と、この溝の側壁に形成され、上記キャパシ
タの一方の電極を構成する上記半導体基板とは逆導電型
の第１の不純物領域と、上記溝を埋めるとともに、第１
の絶縁膜によって前記第１の不純物領域と絶縁され、上
端部がこの溝より突出するように形成され、上記キャパ
シタの他方の電極を構成する第１の導体層と、上記第１
の導体層の上端部の側面及び前記半導体基板の表面に第
２の絶縁膜を介して形成され、MOSトランジスタのゲー
ト電極を成す第２の導体層と、上記第２の導体層以外の
部分に位置する上記半導体基板の表面領域に選択的に形
成され、前記第１の不純物領域とともにMOSトランジス
タの電流通路の一部を構成し、且つビット線に接続され
た上記半導体基板とは逆導電型の第２の不純物領域とを
具備している。
ランジスタと１つのキャパシタから成るダイナミックメ
モリセルであって、半導体基板と、この半導体基板に形
成された溝と、この溝の側壁に形成され、上記キャパシ
タの一方の電極を構成する上記半導体基板とは逆導電型
の第１の不純物領域と、上記溝を埋めるとともに、第１
の絶縁膜によって前記第１の不純物領域と絶縁され、上
端部がこの溝より突出するように形成され、上記キャパ
シタの他方の電極を構成する第１の導体層と、上記第１
の導体層の上端部の側面及び前記半導体基板の表面に第
２の絶縁膜を介して形成され、MOSトランジスタのゲー
ト電極を成す第２の導体層と、上記第２の導体層以外の
部分に位置する上記半導体基板の表面領域に選択的に形
成され、前記第１の不純物領域とともにMOSトランジス
タの電流通路の一部を構成し、且つビット線に接続され
た上記半導体基板とは逆導電型の第２の不純物領域とを
具備している。
さらに、この発明は、半導体基板に第１の絶縁膜を形
成する第１の工程と、上記半導体基板と第１の絶縁膜に
溝を形成する第２の工程と、上記溝の側壁に位置する上
記半導体基板内に、上記MOSトランジスタの電流通路の
一部及び前記キャパシタの一方の電極を構成する第１の
不純物領域を形成する第３の工程と、上記溝の内壁に第
２の絶縁膜を形成する第４の工程と、上記溝の内部を埋
め、上記キャパシタの他方の電極を構成する第１の導体
層を形成する第５の工程と、上記第１の絶縁膜を除去
し、上端部がこの溝から突出するようにする第６の工程
と、上記半導体基板の上及び上記第１の導体層の上に第
３の絶縁膜を形成する第７の工程と、上記第３の絶縁膜
の上に第２の導体層を形成する第８の工程と、上記第２
の導体層の上でビット線形成予定領域の相互間にレジス
トを形成する第９の工程と、上記レジストをマスクとし
て上記第２の導体層をRIE法によりエッチングし、前記
第１の導体層の側壁及び前記半導体基板の表面に残すと
ともに、前記溝に沿って第２の導体層を残すことによっ
てワード線を形成する第10の工程と、上記第１、第２の
導体層以外の部分に位置する上記半導体基板の表面領域
に選択的に上記MOSトランジスタの電流通路の一部を構
成する第２の不純物領域を形成する第11の工程とを具備
している。
成する第１の工程と、上記半導体基板と第１の絶縁膜に
溝を形成する第２の工程と、上記溝の側壁に位置する上
記半導体基板内に、上記MOSトランジスタの電流通路の
一部及び前記キャパシタの一方の電極を構成する第１の
不純物領域を形成する第３の工程と、上記溝の内壁に第
２の絶縁膜を形成する第４の工程と、上記溝の内部を埋
め、上記キャパシタの他方の電極を構成する第１の導体
層を形成する第５の工程と、上記第１の絶縁膜を除去
し、上端部がこの溝から突出するようにする第６の工程
と、上記半導体基板の上及び上記第１の導体層の上に第
３の絶縁膜を形成する第７の工程と、上記第３の絶縁膜
の上に第２の導体層を形成する第８の工程と、上記第２
の導体層の上でビット線形成予定領域の相互間にレジス
トを形成する第９の工程と、上記レジストをマスクとし
て上記第２の導体層をRIE法によりエッチングし、前記
第１の導体層の側壁及び前記半導体基板の表面に残すと
ともに、前記溝に沿って第２の導体層を残すことによっ
てワード線を形成する第10の工程と、上記第１、第２の
導体層以外の部分に位置する上記半導体基板の表面領域
に選択的に上記MOSトランジスタの電流通路の一部を構
成する第２の不純物領域を形成する第11の工程とを具備
している。
（作 用） 上記構成によれば、MOSトランジスタは第１の不純物
領域、第２の導体層、第２の不純物領域によって形成さ
れ、RIE法により溝を形成する際でも損傷を受けること
のない半導体基板の表面に位置するので、リーク電流の
少ない安定した特性を持つ。
領域、第２の導体層、第２の不純物領域によって形成さ
れ、RIE法により溝を形成する際でも損傷を受けること
のない半導体基板の表面に位置するので、リーク電流の
少ない安定した特性を持つ。
また、MOSキャパシタの共通電極をなす第１の導体層
は他の部分と電気的に独立なので、MOSキャパシタの両
端電位を小さくすることができ、絶縁破壊を防止可能で
ある。
は他の部分と電気的に独立なので、MOSキャパシタの両
端電位を小さくすることができ、絶縁破壊を防止可能で
ある。
また、第１の導体層が素子分離機能を果すので、特に
素子分離専用の領域を設ける必要がない。
素子分離専用の領域を設ける必要がない。
また、溝内部には第１の導体層だけを形成すればよい
ので、製造が容易となる。
ので、製造が容易となる。
また、ｎ形拡散層の面積が小さいので、寄生キャパシ
タンスを小さくすることができる。
タンスを小さくすることができる。
（実施例） 以下、図面を参照してこの発明の実施例を詳細に説明
する。
する。
第１図（ａ）〜（ｅ）はこの発明の一実施例の製造工
程を示す断面図である。
程を示す断面図である。
まず、第１図（ａ）に示すように、ｐ形シリコン基板
21上にｐ形シリコン単結晶層22をエピタキシャル成長さ
せた半導体基板を用意する。ここで、ｐ形シリコン基板
21の不純物濃度は▲1020 -▼cm-3であり、ｐ形シリコン
単結晶層22の不純物濃度は▲1017 -▼cm-3である。又、
ｐ形シリコン単結晶層22の厚さは約３μｍである。
21上にｐ形シリコン単結晶層22をエピタキシャル成長さ
せた半導体基板を用意する。ここで、ｐ形シリコン基板
21の不純物濃度は▲1020 -▼cm-3であり、ｐ形シリコン
単結晶層22の不純物濃度は▲1017 -▼cm-3である。又、
ｐ形シリコン単結晶層22の厚さは約３μｍである。
次に、前記ｐ形シリコン単結晶層22の表面を酸化する
ことにより、約1000Åの酸化膜23を成長させた後、窒化
シリコン膜24を約4000Å堆積する。この後、RIE法によ
り、深さ約４μｍの溝25を形成する。この溝25の底部
は、ｐ形シリコン単結晶層22、酸化膜23、窒化シリコン
膜24の膜厚を合計すると約3.5μｍであるから、ｐ形シ
リコン基板21まで達している。また、溝25の開口面は例
えば四角形に設定され、その幅は約１μｍに設定されて
いる。
ことにより、約1000Åの酸化膜23を成長させた後、窒化
シリコン膜24を約4000Å堆積する。この後、RIE法によ
り、深さ約４μｍの溝25を形成する。この溝25の底部
は、ｐ形シリコン単結晶層22、酸化膜23、窒化シリコン
膜24の膜厚を合計すると約3.5μｍであるから、ｐ形シ
リコン基板21まで達している。また、溝25の開口面は例
えば四角形に設定され、その幅は約１μｍに設定されて
いる。
次に、溝25の内壁にｎ形不純物を▲1019 -▼cm-3の濃
度で導入し、ｎ形不純物領域26を形成する。この場合、
ｐ形シリコン単結晶層22に対応する部分はｎ形半導体に
なるが、ｐ形シリコン基板21に対応する部分は、ｎ形不
純物の濃度が大きいためｐ形のままである。この溝25
は、最終的は、MOSキャパシタの共通電極及び素子分離
領域の形成に利用される。
度で導入し、ｎ形不純物領域26を形成する。この場合、
ｐ形シリコン単結晶層22に対応する部分はｎ形半導体に
なるが、ｐ形シリコン基板21に対応する部分は、ｎ形不
純物の濃度が大きいためｐ形のままである。この溝25
は、最終的は、MOSキャパシタの共通電極及び素子分離
領域の形成に利用される。
以上までの処理が済んだ段階の断面を示すのが第１図
（ａ）である。ここで、溝25の両側のｎ形不純物領域26
は互いに分離されている。
（ａ）である。ここで、溝25の両側のｎ形不純物領域26
は互いに分離されている。
次に、第１図（ｂ）に示すように、溝25の内壁を酸化
することにより、MOSキャパシタの絶縁膜を成す酸化膜2
7を約100Å成長させる。この後、ポリシリコンを約1.0
μｍ堆積した後、これを1.2μｍエッチングする。これ
により、溝25の内部にポリシリコン層28が残る。このよ
うにするためには、溝25の開口幅（今の場合１μｍ）の
半分より厚いポリシリコン層28を堆積する必要がある。
また、このポリシリコン層28は、堆積時または堆積後に
不純物を拡散し、ｎ形にしておく（ｐ形でも差しつかえ
ない）。
することにより、MOSキャパシタの絶縁膜を成す酸化膜2
7を約100Å成長させる。この後、ポリシリコンを約1.0
μｍ堆積した後、これを1.2μｍエッチングする。これ
により、溝25の内部にポリシリコン層28が残る。このよ
うにするためには、溝25の開口幅（今の場合１μｍ）の
半分より厚いポリシリコン層28を堆積する必要がある。
また、このポリシリコン層28は、堆積時または堆積後に
不純物を拡散し、ｎ形にしておく（ｐ形でも差しつかえ
ない）。
なお、MOSキャパシタ絶縁膜としては、酸化膜27の他
に、窒化膜あるいは窒化膜と酸化膜の二重膜であっても
よい。
に、窒化膜あるいは窒化膜と酸化膜の二重膜であっても
よい。
次に、第１図（ｃ）に示すように、窒化シリコン膜2
4、酸化膜23をエッチングによって除去した後、全面に
約150Åの酸化膜29を形成する。この後、この酸化膜29
の上にリンをドープしたｎ形ポリシリコン層30を6000Å
の膜厚になるよう堆積する。
4、酸化膜23をエッチングによって除去した後、全面に
約150Åの酸化膜29を形成する。この後、この酸化膜29
の上にリンをドープしたｎ形ポリシリコン層30を6000Å
の膜厚になるよう堆積する。
次に、第１図（ｄ）に示すように、RIE法によりｎ形
ポリシリコン層30をエッチングする。すると、セルフア
ラインによりポリシリコン層28の上端部の側面にのみｎ
形ポリシリコン層31が残る。このｎ形ポリシリコン層31
は、MOSトランジスタのゲート電極及びこれに接続され
るワード線として作用する。この後、ポリシリコン層2
8,31をマスクとして砒素をイオンインプランテーション
により導入することにより、MOSトランジスタのソース
・ドレイン領域32を形成する。
ポリシリコン層30をエッチングする。すると、セルフア
ラインによりポリシリコン層28の上端部の側面にのみｎ
形ポリシリコン層31が残る。このｎ形ポリシリコン層31
は、MOSトランジスタのゲート電極及びこれに接続され
るワード線として作用する。この後、ポリシリコン層2
8,31をマスクとして砒素をイオンインプランテーション
により導入することにより、MOSトランジスタのソース
・ドレイン領域32を形成する。
最後に、第１図（ｅ）に示すようにポリシリコン層31
の上部に層間絶縁膜33を形成する。そして、これにコン
タクト部34を開口した後、ビット線35を形成する。ここ
で、ビット線35の材料としては、アルミニウム膜、Moシ
リサイド膜、Moシリサイド膜とポリシリコン膜の二層
膜、ポリシリコン膜などが考えられる。また、その膜は
4000Å〜8000Åの範囲であればよい。
の上部に層間絶縁膜33を形成する。そして、これにコン
タクト部34を開口した後、ビット線35を形成する。ここ
で、ビット線35の材料としては、アルミニウム膜、Moシ
リサイド膜、Moシリサイド膜とポリシリコン膜の二層
膜、ポリシリコン膜などが考えられる。また、その膜は
4000Å〜8000Åの範囲であればよい。
第２図は、第１図（ｅ）の状態に於けるメモリセルの
平面図であり、第１図（ｅ）は、第２図のラインＡ−
Ａ′に沿った断面図である。
平面図であり、第１図（ｅ）は、第２図のラインＡ−
Ａ′に沿った断面図である。
第２図に於いて、ビット線35は左右方向に、ワード線
を成すポリシリコン層31は上下方向に配線されている。
また、MOSキャパシタの共通電極を成すポリシリコン層2
8は格子状になっている。
を成すポリシリコン層31は上下方向に配線されている。
また、MOSキャパシタの共通電極を成すポリシリコン層2
8は格子状になっている。
また、ラインＢ−Ｂ′に沿った断面でみると、ワード
線を成すポリシリコン層31は、ポリシリコン層28上でも
つながっていることがわかる。このためには、第３図に
示すように、例えば、ワード線エッチング時に、該当部
にレジスト36を残し、ポリシリコン層31がつながるよう
にすればよい。
線を成すポリシリコン層31は、ポリシリコン層28上でも
つながっていることがわかる。このためには、第３図に
示すように、例えば、ワード線エッチング時に、該当部
にレジスト36を残し、ポリシリコン層31がつながるよう
にすればよい。
このような構成によれば次のような効果が得られる。
（１） まず、トランスファーゲートを成すMOSトラン
ジスタは、溝25を形成する際のRIE法によって損傷を受
けることがないｐ形シリコン単結晶層22の表面に形成さ
れる。したがって、リーク電流が小さく、特性の安定し
たMOSトランジスタを得ることができる。
ジスタは、溝25を形成する際のRIE法によって損傷を受
けることがないｐ形シリコン単結晶層22の表面に形成さ
れる。したがって、リーク電流が小さく、特性の安定し
たMOSトランジスタを得ることができる。
（２） また、MOSキャパシタの共通電極を成すポリシ
リコン層28は、他の部分とは電気的に独立であるため、
その電位を自由に設定することができる。
リコン層28は、他の部分とは電気的に独立であるため、
その電位を自由に設定することができる。
このため、MOSキャパシタの両端電位、すなわち、ｎ
形不純物領域26とポリシリコン層28との間の電位を小さ
くすることができ、絶縁破壊を防止することができる。
例えば、電源電圧を5Vとすると、ポリシリコン層28の電
位を2.5Vにとることにより、MOSキャパシタの両端電位
を2.5Vに設定することができる。
形不純物領域26とポリシリコン層28との間の電位を小さ
くすることができ、絶縁破壊を防止することができる。
例えば、電源電圧を5Vとすると、ポリシリコン層28の電
位を2.5Vにとることにより、MOSキャパシタの両端電位
を2.5Vに設定することができる。
（３） ポリシリコン層28が素子分離機能を果すので、
特に、素子分離専用の領域を設ける必要がない。
特に、素子分離専用の領域を設ける必要がない。
（４） 溝25の内部には、ポリシリコン層28を形成する
だけでよいので、従来のTTC型メモリセルより構造が単
純で、構造が容易である。
だけでよいので、従来のTTC型メモリセルより構造が単
純で、構造が容易である。
（５） また、ｎ形の拡散層の面積が少ないため、寄生
キャパシタンスは小さい。
キャパシタンスは小さい。
（６） また、この実施例ではポリシリコン層30をRIE
法によりエッチングすることによりポリシリコン層31を
形成しているので、このポリシリコン層31をセルフアラ
インで形成することができる。これにより、フォトレジ
スト工程を使う場合のような位置合せが不要となり、し
かも、精度良くポリシリコン層31を形成することができ
る。
法によりエッチングすることによりポリシリコン層31を
形成しているので、このポリシリコン層31をセルフアラ
インで形成することができる。これにより、フォトレジ
スト工程を使う場合のような位置合せが不要となり、し
かも、精度良くポリシリコン層31を形成することができ
る。
第４図はこの発明の他の実施例の構成を示す平面図で
ある。
ある。
先の実施例では、溝の開口面を四角形に設定する場合
を説明したが、この実施例は、六角形にしたものであ
る。
を説明したが、この実施例は、六角形にしたものであ
る。
なお、41はMOSキャパシタの共通電極を成すポリシリ
コン層、42はワード線、43はビット線である。
コン層、42はワード線、43はビット線である。
このような構成によれば、TTC型メモリセルの蜂の巣
状に配置することができるので、溝間の距離が一定であ
れば、先の実施例よりダイミナックメモリの集積度を高
めることができる。
状に配置することができるので、溝間の距離が一定であ
れば、先の実施例よりダイミナックメモリの集積度を高
めることができる。
［発明の効果］ 以上述べたようにこの発明によれば、MOSトランジス
タは、第１の不純物領域、第２の導体層、第２の不純物
領域によって構成され、しかも、溝を形成する際のRIE
によって損傷を受けることのない半導体基板の表面領域
に設けられている。したがって、このMOSトランジスタ
はリーク電流が少く特性が安定している。
タは、第１の不純物領域、第２の導体層、第２の不純物
領域によって構成され、しかも、溝を形成する際のRIE
によって損傷を受けることのない半導体基板の表面領域
に設けられている。したがって、このMOSトランジスタ
はリーク電流が少く特性が安定している。
また、キャパシタは溝の側壁に形成された第１の不純
物領域、及び第１の絶縁膜を介して第１の不純物領域と
絶縁された第１の導体層によって構成されている。特
に、溝の内部に設けたキャパシタの共通電極としての第
１の導体層は、他の部分と電気的に独立しているため、
第１の導体層と第１不純物領域との電位差を小さくする
ことができ、絶縁破壊を防止することができる。
物領域、及び第１の絶縁膜を介して第１の不純物領域と
絶縁された第１の導体層によって構成されている。特
に、溝の内部に設けたキャパシタの共通電極としての第
１の導体層は、他の部分と電気的に独立しているため、
第１の導体層と第１不純物領域との電位差を小さくする
ことができ、絶縁破壊を防止することができる。
しかも、溝の内部に設けた第１の導体層は素子分離機
能を有している。したがって、別途素子分離領域を必要
としないため、メモリセルの占有面積を削減でき、微細
化が可能である。
能を有している。したがって、別途素子分離領域を必要
としないため、メモリセルの占有面積を削減でき、微細
化が可能である。
さらに、溝の内部には第１の導体層のみを形成してい
るため、メモリセルの構成が簡単で製造が容易なもので
ある。
るため、メモリセルの構成が簡単で製造が容易なもので
ある。
第１図はこの発明の一実施例の製造工程を示す断面図、
第２図はこの発明の一実施例の構成を示す平面図、第３
図は第２図に示すＢ−Ｂ′線に沿った断面図、第４図は
この発明の他の実施例の構成を示す平面図、第５図は従
来のTTC型メモリセルの構成を示す平面図、第６図は同
じく断面図、第７図は同じく等価回路を示す回路図であ
る。 21……ｐ形シリコン基板、22……ｐ形シリコン単結晶
層、23,27,29……酸化膜、24……窒化シリコン膜、25…
…溝、26……ｎ型不純物領域、28,30,31,41……ポリシ
リコン層、32……ソース・ドレイン領域、33……層間絶
縁膜、34……コンタクト部、35,43……ビット線、36…
…レジスト、42……ワード線。
第２図はこの発明の一実施例の構成を示す平面図、第３
図は第２図に示すＢ−Ｂ′線に沿った断面図、第４図は
この発明の他の実施例の構成を示す平面図、第５図は従
来のTTC型メモリセルの構成を示す平面図、第６図は同
じく断面図、第７図は同じく等価回路を示す回路図であ
る。 21……ｐ形シリコン基板、22……ｐ形シリコン単結晶
層、23,27,29……酸化膜、24……窒化シリコン膜、25…
…溝、26……ｎ型不純物領域、28,30,31,41……ポリシ
リコン層、32……ソース・ドレイン領域、33……層間絶
縁膜、34……コンタクト部、35,43……ビット線、36…
…レジスト、42……ワード線。
Claims (10)
- 【請求項１】１つのMOSトランジスタと１つのキャパシ
タから成るダイナミックメモリセルであって、 半導体基板と、 この半導体基板に形成された溝と、 この溝の側壁に形成され、上記キャパシタの一方の電極
を構成する上記半導体基板とは逆導電型の第１の不純物
領域と、 上記溝を埋めるとともに、第１の絶縁膜によって前記第
１の不純物領域と絶縁され、上端部がこの溝より突出す
るように形成され、上記キャパシタの他方の電極を構成
する第１の導体層と、 上記第１の導体層の上端部の側面及び前記半導体基板の
表面に第２の絶縁膜を介して形成され、MOSトランジス
タのゲート電極を成す第２の導体層と、 上記第２の導体層以外の部分に位置する上記半導体基板
の表面領域に選択的に形成され、前記第１の不純物領域
とともにMOSトランジスタの電流通路の一部を構成し、
且つビット線に接続された上記半導体基板とは逆導電型
の第２の不純物領域とを具備したダイナミックメモリセ
ル。 - 【請求項２】上記半導体基板は、 シリコン基板と、 このシリコン基板上にエピタキシャル成長によって形成
された単結晶層から成ることを特徴とする特許請求の範
囲第１項記載のダイナミックメモリセル。 - 【請求項３】上記第１の絶縁膜は、酸化膜であることを
特徴とする特許請求の範囲第１項記載のダイナミックメ
モリセル。 - 【請求項４】上記第１の絶縁膜は、窒化膜であることを
特徴とする特許請求の範囲第１項記載のダイナミックメ
モリセル。 - 【請求項５】上記第１の絶縁膜は、酸化膜と窒化膜とを
二層以上重ねたものであることを特徴とする特許請求の
範囲第１項記載のダイナミックメモリセル。 - 【請求項６】上記第２の絶縁膜は、酸化膜であることを
特徴とする特許請求の範囲第１項記載のダイナミックメ
モリセル。 - 【請求項７】上記溝の開口面は、四角形に設定されてい
ることを特徴とする特許請求の範囲第１項記載のダイナ
ミックメモリセル。 - 【請求項８】上記溝の開口面は、六角形に設定されてい
ることを特徴とする特許請求の範囲第１項記載のダイナ
ミックメモリセル。 - 【請求項９】半導体基板に第１の絶縁膜を形成する第１
の工程と、 上記半導体基板と第１の絶縁膜に溝を形成する第２の工
程と、 上記溝の側壁に位置する上記半導体基板内に、上記MOS
トランジスタの電流通路の一部及び前記キャパシタの一
方の電極を構成する第１の不純物領域を形成する第３の
工程と、 上記溝の内壁に第２の絶縁膜を形成する第４の工程と、 上記溝の内部を埋め、上記キャパシタの他方の電極を構
成する第１の導体層を形成する第５の工程と、 上記第１の絶縁膜を除去し、上端部がこの溝から突出す
るようにする第６の工程と、 上記半導体基板の上及び上記第１の導体層の上に第３の
絶縁膜を形成する第７の工程と、 上記第３の絶縁膜の上に第２の導体層を形成する第８の
工程と、 上記第２の導体層の上でビット線形成予定領域の相互間
にレジストを形成する第９の工程と、 上記レジストをマスクとして上記第２の導体層をRIE法
によりエッチングし、前記第１の導体層の側壁及び前記
半導体基板の表面に残すとともに、前記溝に沿って第２
の導体層を残すことによってワード線を形成する第10の
工程と、 上記第１、第２の導体層以外の部分に位置する上記半導
体基板の表面領域に選択的に上記MOSトランジスタの電
流通路の一部を構成する第２の不純物領域を形成する第
11の工程と を具備したことを特徴とするダイナミックメモリセルの
製造方法。 - 【請求項１０】上記第１の絶縁膜は、酸化膜と窒化シリ
コン膜との二重構造であることを特徴とする特許請求の
範囲第９項記載のダイナミックメモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62227306A JP2633577B2 (ja) | 1987-09-10 | 1987-09-10 | ダイナミックメモリセル及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62227306A JP2633577B2 (ja) | 1987-09-10 | 1987-09-10 | ダイナミックメモリセル及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6469048A JPS6469048A (en) | 1989-03-15 |
| JP2633577B2 true JP2633577B2 (ja) | 1997-07-23 |
Family
ID=16858741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62227306A Expired - Fee Related JP2633577B2 (ja) | 1987-09-10 | 1987-09-10 | ダイナミックメモリセル及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633577B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037620A (en) * | 1998-06-08 | 2000-03-14 | International Business Machines Corporation | DRAM cell with transfer device extending along perimeter of trench storage capacitor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6074667A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62200759A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-09-10 JP JP62227306A patent/JP2633577B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6469048A (en) | 1989-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |