JPH04234165A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04234165A JPH04234165A JP2417518A JP41751890A JPH04234165A JP H04234165 A JPH04234165 A JP H04234165A JP 2417518 A JP2417518 A JP 2417518A JP 41751890 A JP41751890 A JP 41751890A JP H04234165 A JPH04234165 A JP H04234165A
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000003990 capacitor Substances 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 description 19
- 239000012535 impurity Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 1
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- 238000002513 implantation Methods 0.000 description 1
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に１つのＭＩＳ型トランジスタと１つの容量とで構成
されるメモリセルを有するＭＩＳ型半導体記憶装置に関
する。
特に１つのＭＩＳ型トランジスタと１つの容量とで構成
されるメモリセルを有するＭＩＳ型半導体記憶装置に関
する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置に含まれ
るメモリセルは、ダイナミック型メモリセルとして知ら
れており、図１２、図１３は従来のダイナミック型メモ
リセルを示している。
るメモリセルは、ダイナミック型メモリセルとして知ら
れており、図１２、図１３は従来のダイナミック型メモ
リセルを示している。
【０００３】このダイナミック型メモリセルはＰ型半導
体基板７１上にフィールド領域７３を形成して素子活性
領域を画成し、前記素子活性領域にゲート絶縁膜７８と
その上にゲート電極７６を形成する。さらに、Ｎ型不純
物を自己整合的にイオン注入してソース領域８４とドレ
イン領域７７を形成し、第１の層間絶縁膜８７を形成す
る。
体基板７１上にフィールド領域７３を形成して素子活性
領域を画成し、前記素子活性領域にゲート絶縁膜７８と
その上にゲート電極７６を形成する。さらに、Ｎ型不純
物を自己整合的にイオン注入してソース領域８４とドレ
イン領域７７を形成し、第１の層間絶縁膜８７を形成す
る。
【０００４】ドレイン領域７７上に容量部コンタクト孔
８８を開設し、ここに容量部電極８１と容量絶縁膜８０
と容量部対向電極７９を形成して容量を構成する。
８８を開設し、ここに容量部電極８１と容量絶縁膜８０
と容量部対向電極７９を形成して容量を構成する。
【０００５】続いて、第２層間絶縁膜８６を形成した後
にソース領域７上にコンタクト孔４３を開設し、これを
通してソース領域８４に導通されるビット線７５を形成
している。７２はＰ型不純物領域であり、チャンネルス
トッパとして機能している。
にソース領域７上にコンタクト孔４３を開設し、これを
通してソース領域８４に導通されるビット線７５を形成
している。７２はＰ型不純物領域であり、チャンネルス
トッパとして機能している。
【０００６】
【発明が解決しようとする問題点】上述した従来のダイ
ナミック型メモリセルでは、メモリセル数を増大させる
ためには、各メモリセルの占有面積を可及的に小さくす
る必要があり、これを達成するためには、ＭＩＳトラン
ジスタ及び容量部の占有面積を少なくすることが要求さ
れる。しかしながら、容量部の容量値がその占有面積に
比例するため所定の容量値を維持するためには、各容量
部の占有面積を大幅に低減することは難しい。
ナミック型メモリセルでは、メモリセル数を増大させる
ためには、各メモリセルの占有面積を可及的に小さくす
る必要があり、これを達成するためには、ＭＩＳトラン
ジスタ及び容量部の占有面積を少なくすることが要求さ
れる。しかしながら、容量部の容量値がその占有面積に
比例するため所定の容量値を維持するためには、各容量
部の占有面積を大幅に低減することは難しい。
【０００７】また、ＭＩＳトランジスタのチャンネル長
を低減することにより、トランジスタの微細化を達成す
ることは可能であるが、この種のＭＩＳトランジスタに
おけるソース／ドレイン間のパンチスルー現象を防止す
るためには、ある程度のゲート長を確保することが必要
であり、ＭＩＳトランジスタの占有面積を低減すること
も困難である。
を低減することにより、トランジスタの微細化を達成す
ることは可能であるが、この種のＭＩＳトランジスタに
おけるソース／ドレイン間のパンチスルー現象を防止す
るためには、ある程度のゲート長を確保することが必要
であり、ＭＩＳトランジスタの占有面積を低減すること
も困難である。
【０００８】このように、従来のダイナミック型メモリ
セルではＭＩＳトランジスタと容量部とのいずれかの微
細化も困難であり、その結果としてチップを大型化しな
い限り、そのメモリセル数の大幅な増加を図ることが難
しかった。
セルではＭＩＳトランジスタと容量部とのいずれかの微
細化も困難であり、その結果としてチップを大型化しな
い限り、そのメモリセル数の大幅な増加を図ることが難
しかった。
【０００９】
【課題を解決するための手段】本発明の目的は半導体記
憶装置の各メモリセルを構成する電界効果型トランジス
タおよび容量素子の占有面積を低減して、メモリセルの
微細化を図り、これにより半導体記憶装置のメモリセル
数の増加を図るものである。
憶装置の各メモリセルを構成する電界効果型トランジス
タおよび容量素子の占有面積を低減して、メモリセルの
微細化を図り、これにより半導体記憶装置のメモリセル
数の増加を図るものである。
【００１０】本願発明の要旨は、電界効果トランジスタ
と、該電界効果トランジスタの一方のソース／ドレイン
領域に接続された容量素子とで構成されたメモリセルを
含む半導体記憶装置において、上記電界効果トランジス
タは半導体基板に形成された溝を画成する側壁をチャン
ネル領域と、該側壁にゲート絶縁膜を介して対向するゲ
ート電極と、上記溝の底面に露出した上記一方のソース
／ドレイン領域とを有しており、上記容量素子は上記溝
が内部で上記一方のソース／ドレイン領域と接続した積
層型容量素子であることである。
と、該電界効果トランジスタの一方のソース／ドレイン
領域に接続された容量素子とで構成されたメモリセルを
含む半導体記憶装置において、上記電界効果トランジス
タは半導体基板に形成された溝を画成する側壁をチャン
ネル領域と、該側壁にゲート絶縁膜を介して対向するゲ
ート電極と、上記溝の底面に露出した上記一方のソース
／ドレイン領域とを有しており、上記容量素子は上記溝
が内部で上記一方のソース／ドレイン領域と接続した積
層型容量素子であることである。
【００１１】又、上記ゲート電極は円筒型に形成され上
記側壁の全周と対向しており、上記積層型容量素子は上
記円筒型のゲート電極の内側に位置するようにしてもよ
い。
記側壁の全周と対向しており、上記積層型容量素子は上
記円筒型のゲート電極の内側に位置するようにしてもよ
い。
【００１２】
【発明の作用】上記構成に係るメモリセルは、溝内に電
界効果トランジスタと容量素子とが一部重畳された状態
で収納される。
界効果トランジスタと容量素子とが一部重畳された状態
で収納される。
【００１３】
【実施例】次に本発明を図面を参照して説明する。図１
と図２は本発明の第１実施例に係るメモリセルを示す断
面図及びその平面図である。
と図２は本発明の第１実施例に係るメモリセルを示す断
面図及びその平面図である。
【００１４】メモリセルはＰ型の半導体基板１中の深さ
１μｍ〜１．５μｍ程度の溝４内に形成されており、前
記溝４の底面部および前記半導体基板１の表面上にフィ
ールド絶縁膜３が形成され、隣接するメモリセル間の素
子分離がなされている。さらに前記溝４の底面部および
前記半導体基板１の表面にイオン注入法により１Ｅ１５
／ｃｍ２〜１Ｅ１６／ｃｍ２程度注入してドレイン領域
７とソース領域１４が形成されている。前記溝４内壁に
ゲート絶縁膜８を介してゲート電極６が対向しており、
溝側壁にチャンネル領域が存在する。
１μｍ〜１．５μｍ程度の溝４内に形成されており、前
記溝４の底面部および前記半導体基板１の表面上にフィ
ールド絶縁膜３が形成され、隣接するメモリセル間の素
子分離がなされている。さらに前記溝４の底面部および
前記半導体基板１の表面にイオン注入法により１Ｅ１５
／ｃｍ２〜１Ｅ１６／ｃｍ２程度注入してドレイン領域
７とソース領域１４が形成されている。前記溝４内壁に
ゲート絶縁膜８を介してゲート電極６が対向しており、
溝側壁にチャンネル領域が存在する。
【００１５】前記溝底面のソース領域７上の第１層間絶
縁膜１５には接続孔１８が形成されており、前記接続孔
１８を介して容量蓄積電極１１がソース領域７に接続し
ている。容量蓄積電極１１は容量部絶縁膜１０で被われ
ており、容量部絶縁膜１０上には容量部対向電極９が形
成されている。したがって、溝４内に１トランジスタ−
１キャパシタ型のメモリセルが構成される。
縁膜１５には接続孔１８が形成されており、前記接続孔
１８を介して容量蓄積電極１１がソース領域７に接続し
ている。容量蓄積電極１１は容量部絶縁膜１０で被われ
ており、容量部絶縁膜１０上には容量部対向電極９が形
成されている。したがって、溝４内に１トランジスタ−
１キャパシタ型のメモリセルが構成される。
【００１６】次に本実施例の製造工程を説明する。まず
図３のごとく、Ｐ型半導体基板３１上に溝３４を形成し
、図４のごとく、溝底面に選択的にＰ型不純物拡散領域
３２を形成したのち、フィールド絶縁膜３３と薄い絶縁
膜を側壁と基板表面に成長させる。
図３のごとく、Ｐ型半導体基板３１上に溝３４を形成し
、図４のごとく、溝底面に選択的にＰ型不純物拡散領域
３２を形成したのち、フィールド絶縁膜３３と薄い絶縁
膜を側壁と基板表面に成長させる。
【００１７】次に図５のごとく、Ｎ型イオンの垂直注入
により、ソース領域４４及びドレイン領域３７を形成し
、
により、ソース領域４４及びドレイン領域３７を形成し
、
【００１８】続いて、図６に示したように気相成長法に
よる電極材を成長させ異方性エッチングによって側壁に
沿ったゲート電極３６を形成する。
よる電極材を成長させ異方性エッチングによって側壁に
沿ったゲート電極３６を形成する。
【００１９】次に図７のごとく、第１層間絶縁膜４５を
形成し、次に、図８に示すように、第１層間絶縁膜４５
に溝底面を露出させる接続孔４６を形成する。
形成し、次に、図８に示すように、第１層間絶縁膜４５
に溝底面を露出させる接続孔４６を形成する。
【００２０】続いて、図９に示されているように容量部
蓄積電極４１と容量部絶縁膜４０と容量部対向電極３９
を順次形成し、その後図１に示したように第２層間絶縁
膜１６とでデジット線５と第３層間絶縁膜１７とを順次
形成する。
蓄積電極４１と容量部絶縁膜４０と容量部対向電極３９
を順次形成し、その後図１に示したように第２層間絶縁
膜１６とでデジット線５と第３層間絶縁膜１７とを順次
形成する。
【００２１】次に本発明の第２実施例について説明する
。図１０と図１１とは本発明の第２実施例を示し平面図
とＢ−Ｂ’線に沿った断面図である。本実施例ではゲー
ト電極５６を溝５４の側壁に沿って円筒状に形成し、ゲ
ート電極５６の内壁にて第１層間絶縁膜６５にコンタク
ト孔を設け、溝底面部のキャパシタの電極５のみを取り
出す方式にすることにより溝内部の素子分離を不要とす
る効果を持つ。
。図１０と図１１とは本発明の第２実施例を示し平面図
とＢ−Ｂ’線に沿った断面図である。本実施例ではゲー
ト電極５６を溝５４の側壁に沿って円筒状に形成し、ゲ
ート電極５６の内壁にて第１層間絶縁膜６５にコンタク
ト孔を設け、溝底面部のキャパシタの電極５のみを取り
出す方式にすることにより溝内部の素子分離を不要とす
る効果を持つ。
【００２２】
【発明の効果】以上説明したように本発明は、半導体基
板上に形成した溝の底面及びこれに隣接する半導体基板
の表面にソース領域とドレイン領域とをそれぞれ構成し
、溝の底面部に形成されたソース／ドレイン領域に溝内
部に形成された積層型蓄積電極を接続したので、電界効
果トランジスタと容量素子の占有面積を低減して、メモ
リセルの微細化を図ることができる。したがって、これ
によって半導体記憶装置のメモリセル数を増加させるこ
とができるという効果を有する。
板上に形成した溝の底面及びこれに隣接する半導体基板
の表面にソース領域とドレイン領域とをそれぞれ構成し
、溝の底面部に形成されたソース／ドレイン領域に溝内
部に形成された積層型蓄積電極を接続したので、電界効
果トランジスタと容量素子の占有面積を低減して、メモ
リセルの微細化を図ることができる。したがって、これ
によって半導体記憶装置のメモリセル数を増加させるこ
とができるという効果を有する。
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第１実施例を示す平面図である。
【図３】本発明の第１実施例の第１工程を示す断面図で
ある。
ある。
【図４】本発明の第１実施例の第２工程を示す断面図で
ある。
ある。
【図５】本発明の第１実施例の第３工程を示す断面図で
ある。
ある。
【図６】本発明の第１実施例の第４工程を示す断面図で
ある。
ある。
【図７】本発明の第１実施例の第５工程を示す断面図で
ある。
ある。
【図８】本発明の第１実施例の第６工程を示す断面図で
ある。
ある。
【図９】本発明の第１実施例の第７工程を示す断面図で
ある。
ある。
【図１０】本発明の第２実施例を示す平面図である。
【図１１】本発明の第２実施例を示すＢ−Ｂ’線に沿っ
た断面図である。
た断面図である。
【図１２】従来例を示す平面図である。
【図１３】従来例を示すＣ−Ｃ’線に沿った断面図であ
る。
る。
１ Ｐ型半導体基板
３１ Ｐ型半導体基板
５１ Ｐ型半導体基板
７１ Ｐ型半導体基板
２ Ｐ型不純物拡散層
３２ Ｐ型不純物拡散層
５２ Ｐ型不純物拡散層
７２ Ｐ型不純物拡散層
３ フィールド絶縁膜
３３ フィールド絶縁膜
５３ フィールド絶縁膜
７３ フィールド絶縁膜
４ 溝
３４ 溝
５ デジット線
３５ デジット線
５５ デジット線
７５ デジット線
６ ゲート電極
３６ ゲート電極
７６ ゲート電極
７ Ｎ型不純物拡散層（ソース領域）３７ Ｎ型不
純物拡散層（ソース領域）５７ Ｎ型不純物拡散層（
ソース領域）７７ Ｎ型不純物拡散層（ソース領域）
８ ゲート絶縁膜 ３８ ゲート絶縁膜 ５８ ゲート絶縁膜 ７８ ゲート絶縁膜 ９ 容量部対向電極 ３９ 容量部対向電極 ５９ 容量部対向電極 ７９ 容量部対向電極 １０ 容量部絶縁膜 ４０ 容量部絶縁膜 ６０ 容量部絶縁膜 ８０ 容量部絶縁膜 １１ 容量部蓄積電極 ４１ 容量部蓄積電極 ６１ 容量部蓄積電極 ８１ 容量部蓄積電極 １２ ワード線 ４２ ワード線 ８２ ワード線 １３ デジットコンタクト線 ４３ デジットコンタクト線 ６３ デジットコンタクト線 ８３ デジットコンタクト線 １４ Ｎ型不純物拡散層（ドレイン領域）４４ Ｎ
型不純物拡散層（ドレイン領域）６４ Ｎ型不純物拡
散層（ドレイン領域）８４ Ｎ型不純物拡散層（ドレ
イン領域）１５ 第１層間絶縁膜 ４５ 第１層間絶縁膜 ６５ 第１層間絶縁膜 ８５ 第１層間絶縁膜 １６ 第２層間絶縁膜 ４６ 第２層間絶縁膜 ６６ 第２層間絶縁膜 ８６ 第２層間絶縁膜 １７ 第３層間絶縁膜 ４７ 第３層間絶縁膜 ６７ 第３層間絶縁膜 ８７ 第３層間絶縁膜 ８８ 容量部コンタクト孔 １８ 容量部コンタクト孔
純物拡散層（ソース領域）５７ Ｎ型不純物拡散層（
ソース領域）７７ Ｎ型不純物拡散層（ソース領域）
８ ゲート絶縁膜 ３８ ゲート絶縁膜 ５８ ゲート絶縁膜 ７８ ゲート絶縁膜 ９ 容量部対向電極 ３９ 容量部対向電極 ５９ 容量部対向電極 ７９ 容量部対向電極 １０ 容量部絶縁膜 ４０ 容量部絶縁膜 ６０ 容量部絶縁膜 ８０ 容量部絶縁膜 １１ 容量部蓄積電極 ４１ 容量部蓄積電極 ６１ 容量部蓄積電極 ８１ 容量部蓄積電極 １２ ワード線 ４２ ワード線 ８２ ワード線 １３ デジットコンタクト線 ４３ デジットコンタクト線 ６３ デジットコンタクト線 ８３ デジットコンタクト線 １４ Ｎ型不純物拡散層（ドレイン領域）４４ Ｎ
型不純物拡散層（ドレイン領域）６４ Ｎ型不純物拡
散層（ドレイン領域）８４ Ｎ型不純物拡散層（ドレ
イン領域）１５ 第１層間絶縁膜 ４５ 第１層間絶縁膜 ６５ 第１層間絶縁膜 ８５ 第１層間絶縁膜 １６ 第２層間絶縁膜 ４６ 第２層間絶縁膜 ６６ 第２層間絶縁膜 ８６ 第２層間絶縁膜 １７ 第３層間絶縁膜 ４７ 第３層間絶縁膜 ６７ 第３層間絶縁膜 ８７ 第３層間絶縁膜 ８８ 容量部コンタクト孔 １８ 容量部コンタクト孔
Claims (2)
- 【請求項１】 電界効果トランジスタと、該電界効果
トランジスタの一方のソース／ドレイン領域に接続され
た容量素子とで構成されたメモリセルを含む半導体記憶
装置において、上記電界効果トランジスタは半導体基板
に形成された溝を画成する側壁をチャンネル領域と、該
側壁にゲート絶縁膜を介して対向するゲート電極と、上
記溝の底面に露出した上記一方のソース／ドレイン領域
とを有しており、上記容量素子は上記溝が内部で上記一
方のソース／ドレイン領域と接続した積層型容量素子で
あることを特徴とする半導体記憶装置。 - 【請求項２】 上記ゲート電極は円筒型に形成され上
記側壁の全周と対向しており、上記積層型容量素子は上
記円筒型のゲート電極の内側に位置する特許請求の範囲
第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417518A JPH04234165A (ja) | 1990-12-28 | 1990-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417518A JPH04234165A (ja) | 1990-12-28 | 1990-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234165A true JPH04234165A (ja) | 1992-08-21 |
Family
ID=18525609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417518A Pending JPH04234165A (ja) | 1990-12-28 | 1990-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04234165A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521401A (en) * | 1992-08-21 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | P-N junction in a vertical memory cell that creates a high resistance load |
| US5552620A (en) * | 1994-03-11 | 1996-09-03 | Industrial Technology Research Institute | Vertical transistor with high density DRAM cell and method of making |
| JP2006210913A (ja) * | 2005-01-31 | 2006-08-10 | Hynix Semiconductor Inc | ステップゲートを有する半導体素子及びその製造方法 |
-
1990
- 1990-12-28 JP JP2417518A patent/JPH04234165A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521401A (en) * | 1992-08-21 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | P-N junction in a vertical memory cell that creates a high resistance load |
| US6153458A (en) * | 1992-08-21 | 2000-11-28 | Stmicroelectronics, Inc. | Method of forming a portion of a memory cell |
| US5552620A (en) * | 1994-03-11 | 1996-09-03 | Industrial Technology Research Institute | Vertical transistor with high density DRAM cell and method of making |
| JP2006210913A (ja) * | 2005-01-31 | 2006-08-10 | Hynix Semiconductor Inc | ステップゲートを有する半導体素子及びその製造方法 |
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