JPH04234166A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04234166A JPH04234166A JP2417543A JP41754390A JPH04234166A JP H04234166 A JPH04234166 A JP H04234166A JP 2417543 A JP2417543 A JP 2417543A JP 41754390 A JP41754390 A JP 41754390A JP H04234166 A JPH04234166 A JP H04234166A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、例
えばダイナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）に関するものである。
えばダイナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来技術】従来、半導体集積回路装置、例えばダイナ
ミックＲＡＭでは、図１９に示すような構造のデバイス
が知られている。
ミックＲＡＭでは、図１９に示すような構造のデバイス
が知られている。
【０００３】即ち、Ｐ− 型シリコン基板１（具体的に
は、シリコン基板に形成されたウエルであってよい。）
の一主面に形成されたフィールド酸化膜２により区画さ
れたセル領域に、Ｎ＋ 型ソース領域３及びドレイン領
域４、これら両領域間上のゲート絶縁膜５、このゲート
絶縁膜上のポリシリコンゲート電極６（ワードライン）
が夫々形成され、横型の伝達用のＮチャネル絶縁ゲート
電界効果トランジスタ（トランスファゲート）が構成さ
れている（図中の７は、コンタクトホール８に被着され
たビットラインである）。
は、シリコン基板に形成されたウエルであってよい。）
の一主面に形成されたフィールド酸化膜２により区画さ
れたセル領域に、Ｎ＋ 型ソース領域３及びドレイン領
域４、これら両領域間上のゲート絶縁膜５、このゲート
絶縁膜上のポリシリコンゲート電極６（ワードライン）
が夫々形成され、横型の伝達用のＮチャネル絶縁ゲート
電界効果トランジスタ（トランスファゲート）が構成さ
れている（図中の７は、コンタクトホール８に被着され
たビットラインである）。
【０００４】他方、ソース領域３上では、層間絶縁膜９
に設けたコンタクトホール１０を介してポリシリコン電
極１１が被着され、このポリシリコン電極の表面には絶
縁膜１２、更には対向電極（アースライン）１３が設け
られ、記憶用キャパシタが構成されている。なお、両ラ
イン７−１３間は層間絶縁膜１４で絶縁されている。
に設けたコンタクトホール１０を介してポリシリコン電
極１１が被着され、このポリシリコン電極の表面には絶
縁膜１２、更には対向電極（アースライン）１３が設け
られ、記憶用キャパシタが構成されている。なお、両ラ
イン７−１３間は層間絶縁膜１４で絶縁されている。
【０００５】このようにして、上記の伝達用トランジス
タと記憶用キャパシタとで単位素子としてのスタック型
メモリーセルが構成されることになる。しかしながら、
このメモリーセルでは、伝達用トランジスタが基板表面
に横型に形成されるので、各種の電気的制約を受けるこ
とになる。
タと記憶用キャパシタとで単位素子としてのスタック型
メモリーセルが構成されることになる。しかしながら、
このメモリーセルでは、伝達用トランジスタが基板表面
に横型に形成されるので、各種の電気的制約を受けるこ
とになる。
【０００６】即ち、高集積化の要求に伴ってセルサイズ
が非常に小さくなるが、限られた表面積の中に多数のセ
ルを詰め込むために、上記の横型トランジスタでは、そ
のチャネル長のみならずチャネル幅も小さくなるざるを
得ない。このために、ショートチャネル効果によりソー
ス−ドレイン間の耐圧が低下し、かつ、ナロウチャネル
効果によりトランジスタのしきい値電圧が上昇してオン
・オフの応答性が悪くなってしまう。
が非常に小さくなるが、限られた表面積の中に多数のセ
ルを詰め込むために、上記の横型トランジスタでは、そ
のチャネル長のみならずチャネル幅も小さくなるざるを
得ない。このために、ショートチャネル効果によりソー
ス−ドレイン間の耐圧が低下し、かつ、ナロウチャネル
効果によりトランジスタのしきい値電圧が上昇してオン
・オフの応答性が悪くなってしまう。
【０００７】また、各拡散領域との接続にコンタクトホ
ール８、１０を形成しているので、多数のエッチング用
マスクが必要となり（コンタクトホール形成のためにフ
ォトリソグラフィー工程が少なくとも２回必要）、マス
クアラインメントの余裕度から最小線幅、線間距離に限
界が生じる。従って、これはセルサイズの縮小等にとっ
て大きな制約となる。
ール８、１０を形成しているので、多数のエッチング用
マスクが必要となり（コンタクトホール形成のためにフ
ォトリソグラフィー工程が少なくとも２回必要）、マス
クアラインメントの余裕度から最小線幅、線間距離に限
界が生じる。従って、これはセルサイズの縮小等にとっ
て大きな制約となる。
【０００８】また、図２０に示す如きメモリーセル構造
も知られている。このメモリーセルによれば、半導体基
板１内に所定深さのトレンチ状の溝２０が設けられ、溝
２０には絶縁膜２５を介してＮ＋ 型ポリシリコン（フ
ィールドプレート）３３が充填されている。
も知られている。このメモリーセルによれば、半導体基
板１内に所定深さのトレンチ状の溝２０が設けられ、溝
２０には絶縁膜２５を介してＮ＋ 型ポリシリコン（フ
ィールドプレート）３３が充填されている。
【０００９】そして、溝２０の外側全面に拡散形成され
たＮ＋ 型拡散領域２３を電極として用いてキャパシタ
が形成されている。また、溝２０の側方（図では左側）
の表面には、Ｎ＋ 型ソース領域２３、及びビットライ
ン１７に接続されたＮ＋ 型ドレイン領域２４が所定の
パターンに拡散形成されていて、これらの間にはゲート
酸化膜１５を介してワード線としてゲート電極１６が設
けられ、横型の伝達用のＮチャネル絶縁ゲート電界効果
トランジスタ（トランスファゲート）が接続されている
。
たＮ＋ 型拡散領域２３を電極として用いてキャパシタ
が形成されている。また、溝２０の側方（図では左側）
の表面には、Ｎ＋ 型ソース領域２３、及びビットライ
ン１７に接続されたＮ＋ 型ドレイン領域２４が所定の
パターンに拡散形成されていて、これらの間にはゲート
酸化膜１５を介してワード線としてゲート電極１６が設
けられ、横型の伝達用のＮチャネル絶縁ゲート電界効果
トランジスタ（トランスファゲート）が接続されている
。
【００１０】こうしたメモリーセルはトレンチ型と称さ
れるものであるが、トレンチ状の溝２０を用いてキャパ
シタを構成できるとしても、伝達用のトランジスタが上
記と同様にやはり横型であるために上記した如き欠点を
回避することができない。
れるものであるが、トレンチ状の溝２０を用いてキャパ
シタを構成できるとしても、伝達用のトランジスタが上
記と同様にやはり横型であるために上記した如き欠点を
回避することができない。
【００１１】
【発明の目的】本発明の目的は、高集積化が可能である
にも拘らずトランジスタサイズを大きくして電気的制約
を軽減できる半導体集積回路装置を提供することにある
。
にも拘らずトランジスタサイズを大きくして電気的制約
を軽減できる半導体集積回路装置を提供することにある
。
【００１２】
【発明の構成】即ち、本発明は、半導体基体の一主面に
形成された溝の壁面においてそのほぼ全周に形成された
ゲート絶縁膜と、前記一主面側の前記溝のほぼ全外周に
形成された第１の不純物拡散領域と、前記溝の底部側に
形成された第２の不純物拡散領域と、前記溝のほぼ全内
周に形成されたゲート電極とによって縦型の絶縁ゲート
電界効果トランジスタが構成され、かつ、前記第２の不
純物拡散領域に接続された状態で前記溝の前記底部から
前記一主面上へと延びる電極を有する半導体集積回路装
置に係るものである。ここで、上記の「ほぼ全周」とは
、完全な全周だけでなく、部分的に不連続部のある（但
し、全周が連なっているのと実質的に差異がない）もの
も包含するものである。
形成された溝の壁面においてそのほぼ全周に形成された
ゲート絶縁膜と、前記一主面側の前記溝のほぼ全外周に
形成された第１の不純物拡散領域と、前記溝の底部側に
形成された第２の不純物拡散領域と、前記溝のほぼ全内
周に形成されたゲート電極とによって縦型の絶縁ゲート
電界効果トランジスタが構成され、かつ、前記第２の不
純物拡散領域に接続された状態で前記溝の前記底部から
前記一主面上へと延びる電極を有する半導体集積回路装
置に係るものである。ここで、上記の「ほぼ全周」とは
、完全な全周だけでなく、部分的に不連続部のある（但
し、全周が連なっているのと実質的に差異がない）もの
も包含するものである。
【００１３】
【実施例】以下、本発明の実施例を説明する。
【００１４】図１〜図４は、本発明をダイナミックＲＡ
Ｍに適用した実施例を示すものであって、ダイナミック
ＲＡＭのメモリーセルを示している。
Ｍに適用した実施例を示すものであって、ダイナミック
ＲＡＭのメモリーセルを示している。
【００１５】このメモリーセルによれば、本発明に基い
て次のようにセルが構成されている。即ち、図１及び図
２に示すように、Ｐ− 型シリコン基板１の一主面にト
レンチ状の溝３０が形成され、この溝３０の壁面におい
てその全周に形成されたゲート絶縁膜３５と、前記一主
面側の溝３０の全外周にリング状に形成されたＮ＋ 型
ドレイン領域４４と、溝３０の底部側に形成されたＮ＋
型ソース領域４３と、溝３０の全内周にほぼ円筒状に
形成されたポリシリコンゲート電極３６（ワードライン
）とによって縦型のＮチャネル絶縁ゲート電界効果トラ
ンジスタ（トランスファーゲート）が構成されている。
て次のようにセルが構成されている。即ち、図１及び図
２に示すように、Ｐ− 型シリコン基板１の一主面にト
レンチ状の溝３０が形成され、この溝３０の壁面におい
てその全周に形成されたゲート絶縁膜３５と、前記一主
面側の溝３０の全外周にリング状に形成されたＮ＋ 型
ドレイン領域４４と、溝３０の底部側に形成されたＮ＋
型ソース領域４３と、溝３０の全内周にほぼ円筒状に
形成されたポリシリコンゲート電極３６（ワードライン
）とによって縦型のＮチャネル絶縁ゲート電界効果トラ
ンジスタ（トランスファーゲート）が構成されている。
【００１６】また、ソース領域４３に対してダイレクト
コンタクト方式で（コンタクトホールを介さないで）接
続された第１のポリシリコンキャパシタ電極４１が、溝
３０の底部から前記一主面上へ延び、表面側で一定の面
積領域に亘って拡大されて設けられている。そして、こ
のキャパシタ電極４１と、この表面に形成された絶縁膜
４２と、この絶縁膜上に形成された第２のキャパシタ電
極５３とによって記憶用キャパシタが構成されている。
コンタクト方式で（コンタクトホールを介さないで）接
続された第１のポリシリコンキャパシタ電極４１が、溝
３０の底部から前記一主面上へ延び、表面側で一定の面
積領域に亘って拡大されて設けられている。そして、こ
のキャパシタ電極４１と、この表面に形成された絶縁膜
４２と、この絶縁膜上に形成された第２のキャパシタ電
極５３とによって記憶用キャパシタが構成されている。
【００１７】なお、図中の３７はビットラインであって
、コンタクトホールを介さないダイレクトコンタクト方
式でドレイン領域４４に接続されている。また、３９は
層間絶縁膜である。
、コンタクトホールを介さないダイレクトコンタクト方
式でドレイン領域４４に接続されている。また、３９は
層間絶縁膜である。
【００１８】上記のように、トレンチ状の溝３０を利用
して、伝達用トランジスタ部Ａと、この真上に記憶用キ
ャパシタ部Ｂとを積み重ねて設けているので、メモリー
セルのサイズが高集積化の要求を十分に満たすことがで
きる。
して、伝達用トランジスタ部Ａと、この真上に記憶用キ
ャパシタ部Ｂとを積み重ねて設けているので、メモリー
セルのサイズが高集積化の要求を十分に満たすことがで
きる。
【００１９】そして、重要なことに、トランジスタ部Ａ
では、溝３０の周囲にドレイン領域４４をリング状に設
け、ほぼ円筒状のゲート絶縁膜３５の下部にソース領域
４３を設けているので、縦型トランジスタ構造の利点で
あるチャネル長を大きくできることに加えて、ドレイン
領域４４がリング状に形成されているためにチャネル幅
も増大させることができる。
では、溝３０の周囲にドレイン領域４４をリング状に設
け、ほぼ円筒状のゲート絶縁膜３５の下部にソース領域
４３を設けているので、縦型トランジスタ構造の利点で
あるチャネル長を大きくできることに加えて、ドレイン
領域４４がリング状に形成されているためにチャネル幅
も増大させることができる。
【００２０】従って、このメモリーセルは、高集積化が
可能である上に、トランジスタサイズを大幅に増大して
いるので、既述した如きショートチャネル効果やナロウ
チャネル効果による耐圧低下、応答性の劣化が生じるこ
となく、高耐圧、高応答性のトランジスタを提供できる
。
可能である上に、トランジスタサイズを大幅に増大して
いるので、既述した如きショートチャネル効果やナロウ
チャネル効果による耐圧低下、応答性の劣化が生じるこ
となく、高耐圧、高応答性のトランジスタを提供できる
。
【００２１】また、キャパシタ部Ｂでは、ポリシリコン
電極４１を溝３０の中心部から上方へ延ばし、更に拡径
し、しかも周辺部４１ａは図示のように上方へほぼ円筒
状に突設させているので、全体としてキャパシタ面積を
増やすこと（従って記憶容量を大きくできること）が可
能となる。
電極４１を溝３０の中心部から上方へ延ばし、更に拡径
し、しかも周辺部４１ａは図示のように上方へほぼ円筒
状に突設させているので、全体としてキャパシタ面積を
増やすこと（従って記憶容量を大きくできること）が可
能となる。
【００２２】しかも、ドレイン領域４４−ビットライン
３７間、キャパシタ電極４１−ソース領域４３間の接続
は、従来のようにコンタクトホールで接続するのではな
く、ダイレクトコンタクト方式となっているので、後述
の製造工程で明らかとなるようにエッチングマスクが不
要となり、線幅や線間距離をはじめセルサイズの縮小を
一層図ることができる。
３７間、キャパシタ電極４１−ソース領域４３間の接続
は、従来のようにコンタクトホールで接続するのではな
く、ダイレクトコンタクト方式となっているので、後述
の製造工程で明らかとなるようにエッチングマスクが不
要となり、線幅や線間距離をはじめセルサイズの縮小を
一層図ることができる。
【００２３】なお、本実施例のメモリーセルでは、ゲー
ト電極３６を昇圧し、チャネルを生成することによりビ
ットライン３７からの情報を上記の記憶用キャパシタに
伝達する。Ａで伝達された電位による情報は、トレンチ
状の溝３０の中央部に設けた導電体４１を通してトレン
チ上のＢに伝達される。そこで、Ｂでは電極４１−絶縁
膜４２−電極５３で構成されるキャパシタによって電位
による情報が保持される。図３は、このメモリーセルの
等価回路図である。
ト電極３６を昇圧し、チャネルを生成することによりビ
ットライン３７からの情報を上記の記憶用キャパシタに
伝達する。Ａで伝達された電位による情報は、トレンチ
状の溝３０の中央部に設けた導電体４１を通してトレン
チ上のＢに伝達される。そこで、Ｂでは電極４１−絶縁
膜４２−電極５３で構成されるキャパシタによって電位
による情報が保持される。図３は、このメモリーセルの
等価回路図である。
【００２４】図４は、上記メモリセールが多数個最密充
填方式で配置される状態を示すものであるが、各セルは
一点鎖線で示す正六角形の領域で区画されている。これ
によって、セルを高密度に充填でき、高集積化に有利と
なる。
填方式で配置される状態を示すものであるが、各セルは
一点鎖線で示す正六角形の領域で区画されている。これ
によって、セルを高密度に充填でき、高集積化に有利と
なる。
【００２５】次に、本実施例のダイナミックＲＡＭの製
造方法をメモリーセルについて説明する。
造方法をメモリーセルについて説明する。
【００２６】まず、図５のように、Ｐ− 型シリコン基
板１の一主面に、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子間分離の
ための厚い絶縁膜２をマスクを用い選択的に成長させる
。
板１の一主面に、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子間分離の
ための厚い絶縁膜２をマスクを用い選択的に成長させる
。
【００２７】次いで、図６のように、全面にビットライ
ンとなるドーピングされたポリシリコン３７、層間絶縁
膜３９をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ ）法により堆積させる。シリコン基
板１の表面はあらかじめＮ型の不純物をイオンインプラ
ンテーションで注入しておくか、もしくはポリシリコン
３７からのドナー拡散を行うことによって、縦型トラン
ジスタのドレイン領域４４となる拡散領域を形成する。
ンとなるドーピングされたポリシリコン３７、層間絶縁
膜３９をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ ）法により堆積させる。シリコン基
板１の表面はあらかじめＮ型の不純物をイオンインプラ
ンテーションで注入しておくか、もしくはポリシリコン
３７からのドナー拡散を行うことによって、縦型トラン
ジスタのドレイン領域４４となる拡散領域を形成する。
【００２８】次いで、図７のように、層間絶縁膜３９を
フォトエッチングでパターニングし、更にポリシリコン
３７をエッチングしてビットラインとし、シリコン基板
１をエッチングし、基板１にはトレンチ状の溝３０を形
成する。これによって、ドレイン領域４４がリング状に
形成され、かつ、ポリシリコン３７のダイレクトコンタ
クトが形成される。このコンタクトを形成する上で、特
別のマスクを必要としない（即ち、図６の段階で既に接
続されていることになる）。
フォトエッチングでパターニングし、更にポリシリコン
３７をエッチングしてビットラインとし、シリコン基板
１をエッチングし、基板１にはトレンチ状の溝３０を形
成する。これによって、ドレイン領域４４がリング状に
形成され、かつ、ポリシリコン３７のダイレクトコンタ
クトが形成される。このコンタクトを形成する上で、特
別のマスクを必要としない（即ち、図６の段階で既に接
続されていることになる）。
【００２９】次いで図８のように、表面洗浄化後にトラ
ンジスタのゲート電極用絶縁膜３５を熱酸化によって成
長させる。
ンジスタのゲート電極用絶縁膜３５を熱酸化によって成
長させる。
【００３０】次いで図９のように、ＣＶＤ法でトランジ
スタのゲート電極用に全面にポリシリコン３６を堆積さ
せる。ポリシリコン３６としてステップカバレッジの悪
いものを使用する。
スタのゲート電極用に全面にポリシリコン３６を堆積さ
せる。ポリシリコン３６としてステップカバレッジの悪
いものを使用する。
【００３１】次いで図１０のように、破線の如くに全面
にポリシリコン３６の異方性エッチングを施す。その時
エッチング時間を調整し、トレンチ底部のポリシリコン
だけ取り去り、ゲート酸化膜が露出するようにする。し
かる後、フォトマスクを用いてポリシリコンを一点鎖線
で示す如くにエッチングし、ワードライン３６を形成す
る。そして、残ったゲート用ポリシリコン３６をマスク
にして溝３０の底部にＮ型不純物をイオンインプランテ
ーションで注入し、ソース領域となるドーピング領域４
３を形成する。
にポリシリコン３６の異方性エッチングを施す。その時
エッチング時間を調整し、トレンチ底部のポリシリコン
だけ取り去り、ゲート酸化膜が露出するようにする。し
かる後、フォトマスクを用いてポリシリコンを一点鎖線
で示す如くにエッチングし、ワードライン３６を形成す
る。そして、残ったゲート用ポリシリコン３６をマスク
にして溝３０の底部にＮ型不純物をイオンインプランテ
ーションで注入し、ソース領域となるドーピング領域４
３を形成する。
【００３２】次いで図１１のように、全面にステップカ
バレッジの悪い絶縁膜３９′を堆積させる。
バレッジの悪い絶縁膜３９′を堆積させる。
【００３３】次いで図１２のように、破線の如くに全面
に絶縁膜の異方性エッチングを施す。その時、エッチン
グ時間を調整し、トレンチ底部の絶縁膜だけ取り去り、
シリコン基板１が露出するようにする。
に絶縁膜の異方性エッチングを施す。その時、エッチン
グ時間を調整し、トレンチ底部の絶縁膜だけ取り去り、
シリコン基板１が露出するようにする。
【００３４】次いで、図１３のように、全面にキャパシ
タ用電極としてのポリシリコン４１をＣＶＤ法で堆積さ
せる。トレンチ底部ではシリコン基板１とポリシリコン
４１がダイレクトコンタクト方式で接触している。この
場合、上記の異方性エッチッグを利用しているので、特
別のマスクを用いることなく、自己整合的にスルーホー
ルを形成し、ポリシリコン４１の被着を実現できる。
タ用電極としてのポリシリコン４１をＣＶＤ法で堆積さ
せる。トレンチ底部ではシリコン基板１とポリシリコン
４１がダイレクトコンタクト方式で接触している。この
場合、上記の異方性エッチッグを利用しているので、特
別のマスクを用いることなく、自己整合的にスルーホー
ルを形成し、ポリシリコン４１の被着を実現できる。
【００３５】次いで、図１４のように、全面に絶縁膜（
図１１で使用したもの３９′と材質が異なるもの）５０
を厚く堆積させる。堆積させた絶縁膜５０をホトマスク
を用いてエッチングする。それをマスクにしてポリシリ
コン４１を破線のようにエッチングする。
図１１で使用したもの３９′と材質が異なるもの）５０
を厚く堆積させる。堆積させた絶縁膜５０をホトマスク
を用いてエッチングする。それをマスクにしてポリシリ
コン４１を破線のようにエッチングする。
【００３６】次いで図１５のように、全面にポリシリコ
ン４１ａをＣＶＤ法で堆積させる。
ン４１ａをＣＶＤ法で堆積させる。
【００３７】次いで図１６のように、全面にポリシリコ
ン５３の異方性エッチングを施して一点鎖線のように除
去する。更に、図１４で堆積させた絶縁膜５０を全て取
り去る。 こうして、ポリシリコン４１の周辺には突出部４１ａが
円筒状に形成される。
ン５３の異方性エッチングを施して一点鎖線のように除
去する。更に、図１４で堆積させた絶縁膜５０を全て取
り去る。 こうして、ポリシリコン４１の周辺には突出部４１ａが
円筒状に形成される。
【００３８】次いで、キャパシタ用としての絶縁膜４２
を堆積又は酸化によって形成し、更にキャパシタ用とし
てのもう一方の電極のために、全面にポリシリコン５３
の堆積を施し、図１に示した構造を作成する。
を堆積又は酸化によって形成し、更にキャパシタ用とし
てのもう一方の電極のために、全面にポリシリコン５３
の堆積を施し、図１に示した構造を作成する。
【００３９】図１７は、キャパシタ電極４１を薄く堆積
させ、トレンチ溝３０の内部に実質的にキャパシタを組
み込んだ例を示すものである。
させ、トレンチ溝３０の内部に実質的にキャパシタを組
み込んだ例を示すものである。
【００４０】従って、この例では、溝３０の上部は図１
の例に比べてずっと平坦化されるので、上部の配線（電
極５３等）を施すのが容易となる。
の例に比べてずっと平坦化されるので、上部の配線（電
極５３等）を施すのが容易となる。
【００４１】この例による構造は、上述の図１２までの
工程を同様に行った後、図１３の段階でポリシリコン４
１を薄く堆積させ、しかる後に表面を酸化して絶縁膜４
２を形成し、更に上部電極５３を被着することによって
形成できる。
工程を同様に行った後、図１３の段階でポリシリコン４
１を薄く堆積させ、しかる後に表面を酸化して絶縁膜４
２を形成し、更に上部電極５３を被着することによって
形成できる。
【００４２】図１８は、本発明の更に他の実施例を示す
ものである。この例では、ＣＭＯＳインバータにおいて
、ＮチャネルＭＯＳトランジスタは図１の如き構造を採
用するが、キャパシタ電極４１はそのまま延設し、Ｐチ
ャネルＭＯＳトランジスタのＰ＋ 型拡散領域６３に上
記と同様にダイレクトコンタクト方式で接続され、共通
の出力が取出されるようになっている。
ものである。この例では、ＣＭＯＳインバータにおいて
、ＮチャネルＭＯＳトランジスタは図１の如き構造を採
用するが、キャパシタ電極４１はそのまま延設し、Ｐチ
ャネルＭＯＳトランジスタのＰ＋ 型拡散領域６３に上
記と同様にダイレクトコンタクト方式で接続され、共通
の出力が取出されるようになっている。
【００４３】ＰチャネルＭＯＳトランジスタの領域では
、Ｎ− 型ウエル６１内に上記の拡散領域６３と共に、
トレンチ状の溝６０、ゲート絶縁膜６５、リング状のＰ
＋ 型拡散領域６４、円筒状のポリシリコンゲート電極
６６が夫々形成されている。
、Ｎ− 型ウエル６１内に上記の拡散領域６３と共に、
トレンチ状の溝６０、ゲート絶縁膜６５、リング状のＰ
＋ 型拡散領域６４、円筒状のポリシリコンゲート電極
６６が夫々形成されている。
【００４４】このＣＭＯＳインバータでは、トレンチ溝
を利用してＭＯＳトランジスタのチャネル長及びチャネ
ル幅を大きくできるため、トランジスタサイズを大きく
でき、しかも高密度化も可能となる。従って、高出力が
得られ、高集積化にとっても有利である。
を利用してＭＯＳトランジスタのチャネル長及びチャネ
ル幅を大きくできるため、トランジスタサイズを大きく
でき、しかも高密度化も可能となる。従って、高出力が
得られ、高集積化にとっても有利である。
【００４５】以上に述べた実施例は、本発明の技術的思
想に基づいて更に変形可能である。
想に基づいて更に変形可能である。
【００４６】例えば、上述の縦型ＭＯＳトランジスタの
形状としてゲート電極やドレイン領域はリング状とした
が、完全に全周に亘って連なっていなくてもよい。
形状としてゲート電極やドレイン領域はリング状とした
が、完全に全周に亘って連なっていなくてもよい。
【００４７】また、溝の形状、配置等も変形可能である
し、その形成方法も種々のドライエッチング法等が採用
できる。
し、その形成方法も種々のドライエッチング法等が採用
できる。
【００４８】また、キャパシタ電極やインバータの共通
出力電極としての例以外にも、溝の底部から上方へ延び
る電極は他の素子に接続するものであってよい。
出力電極としての例以外にも、溝の底部から上方へ延び
る電極は他の素子に接続するものであってよい。
【００４９】また、ゲート電極等もポリシリコンでなく
、アルミニウム等の金属や金属とＳｉの化合物であるシ
リサイドを用いてもよい。他の層や膜も種々変更するこ
とができる。
、アルミニウム等の金属や金属とＳｉの化合物であるシ
リサイドを用いてもよい。他の層や膜も種々変更するこ
とができる。
【００５０】なお、上述の各半導体領域の導電型を逆に
してよいし、各領域等の形状、配置、構造、作製方法等
も変更できることは勿論である。
してよいし、各領域等の形状、配置、構造、作製方法等
も変更できることは勿論である。
【００５１】
【発明の作用効果】本発明は上述したように、半導体基
体の一主面に形成した溝を用いて縦型の電界効果トラン
ジスタを構成し、かつ、溝のほぼ全周において第１の不
純物拡散領域とゲート絶縁膜を形成しているので、高集
積化が可能であると共に、縦型トランジスタ構造の利点
であるチャネル長を大きくできることに加えて、チャネ
ル幅も増大させることができる。従って、高集積化が可
能である上に、トランジスタサイズを大幅に増大してい
るので、ショートチャネル効果やナロウチャネル効果に
よる耐圧低下、応答性の劣化が生じることはなく、高耐
圧、高応答性のトランジスタを提供できる。
体の一主面に形成した溝を用いて縦型の電界効果トラン
ジスタを構成し、かつ、溝のほぼ全周において第１の不
純物拡散領域とゲート絶縁膜を形成しているので、高集
積化が可能であると共に、縦型トランジスタ構造の利点
であるチャネル長を大きくできることに加えて、チャネ
ル幅も増大させることができる。従って、高集積化が可
能である上に、トランジスタサイズを大幅に増大してい
るので、ショートチャネル効果やナロウチャネル効果に
よる耐圧低下、応答性の劣化が生じることはなく、高耐
圧、高応答性のトランジスタを提供できる。
【００５２】
【図１】本実施例によるダイナミックＲＡＭのメモリー
セルの断面図（但し、図２のＩ−Ｉ線断面）である。
セルの断面図（但し、図２のＩ−Ｉ線断面）である。
【図２】同メモリーセルの平面図である。
【図３】同メモリーセルの等価回路図である。
【図４】同メモリーセルの配置を示す平面図である。
【図５】同メモリーセルの製造プロセスの一段階を示す
断面図である。
断面図である。
【図６】同メモリーセルの製造プロセスの一段階を示す
断面図である。
断面図である。
【図７】同メモリーセルの製造プロセスの一段階を示す
断面図である。
断面図である。
【図８】同メモリーセルの製造プロセスの一段階を示す
断面図である。
断面図である。
【図９】同メモリーセルの製造プロセスの一段階を示す
断面図である。
断面図である。
【図１０】同メモリーセルの製造プロセスの一段階を示
す断面図である。
す断面図である。
【図１１】同メモリーセルの製造プロセスの一段階を示
す断面図である。
す断面図である。
【図１２】同メモリーセルの製造プロセスの一段階を示
す断面図である。
す断面図である。
【図１３】同メモリーセルの製造プロセスの一段階を示
す断面図である。
す断面図である。
【図１４】同メモリーセルの製造プロセスの一段階を示
す断面図である。
す断面図である。
【図１５】同メモリーセルの製造プロセスの一段階を示
す断面図である。
す断面図である。
【図１６】同メモリーセルの製造プロセスの一段階を示
す断面図である。
す断面図である。
【図１７】他の実施例によるダイナミックＲＡＭのメモ
リーセルの断面図である。
リーセルの断面図である。
【図１８】更に他の実施例によるＣＭＯＳインバータの
断面図である。
断面図である。
【図１９】従来のダイナミックＲＡＭのメモリーセルの
断面図である。
断面図である。
【図２０】従来の他のダイナミックＲＡＭのメモリーセ
ルの断面図である。
ルの断面図である。
３０ 溝
３５ ゲート絶縁膜
３６ ゲート電極（ワードライ）３７ ビ
ットライン ４１ キャパシタ電極 ４２ 絶縁膜 ４３ ソース領域 ４４ ドレイン領域 ５３ 対向電極
ットライン ４１ キャパシタ電極 ４２ 絶縁膜 ４３ ソース領域 ４４ ドレイン領域 ５３ 対向電極
Claims (1)
- 【請求項１】 半導体基体の一主面に形成された溝の
壁面においてそのほぼ全周に形成されたゲート絶縁膜と
、前記一主面側の前記溝のほぼ全外周に形成された第１
の不純物拡散領域と、前記溝の底部側に形成された第２
の不純物拡散領域と、前記溝のほぼ全内周に形成された
ゲート電極とによって縦型の絶縁ゲート電界効果トラン
ジスタが構成され、かつ、前記第２の不純物拡散領域に
接続された状態で前記溝の前記底部から前記一主面上へ
と延びる電極を有する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417543A JPH04234166A (ja) | 1990-12-28 | 1990-12-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417543A JPH04234166A (ja) | 1990-12-28 | 1990-12-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234166A true JPH04234166A (ja) | 1992-08-21 |
Family
ID=18525632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417543A Withdrawn JPH04234166A (ja) | 1990-12-28 | 1990-12-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04234166A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0831532A2 (en) * | 1996-09-19 | 1998-03-25 | Texas Instruments Incorporated | Semiconductor memories |
| JP2000114512A (ja) * | 1998-09-30 | 2000-04-21 | Siemens Ag | バ―チカルｆｅｔトランジスタ及び該バ―チカルｆｅｔトランジスタの作製方法 |
| US6563155B2 (en) | 1998-09-08 | 2003-05-13 | Texas Instruments Incorporated | Cross point type DRAM cell composed of a pillar having an active region |
| KR100448858B1 (ko) * | 1997-12-31 | 2004-12-29 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| WO2009096465A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
| WO2009096466A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
| US8053842B2 (en) | 2008-01-29 | 2011-11-08 | Unisantis Electronics (Japan) Ltd. | Semiconductor storage device |
| US8198654B2 (en) | 2009-09-16 | 2012-06-12 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
| US8378425B2 (en) | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| JP5382939B2 (ja) * | 2008-01-29 | 2014-01-08 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体記憶装置 |
| JP2014003325A (ja) * | 2008-01-29 | 2014-01-09 | Unisantis Electronics Singapore Pte Ltd | 半導体記憶装置 |
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| US8884362B2 (en) | 2011-09-20 | 2014-11-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
-
1990
- 1990-12-28 JP JP2417543A patent/JPH04234166A/ja not_active Withdrawn
Cited By (25)
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| US6797563B2 (en) | 1998-09-08 | 2004-09-28 | Texas Instruments Incorporated | Method of forming cross point type DRAM cell |
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| CN101933137A (zh) * | 2008-01-29 | 2010-12-29 | 日本优尼山帝斯电子株式会社 | 半导体存储器件 |
| US8053842B2 (en) | 2008-01-29 | 2011-11-08 | Unisantis Electronics (Japan) Ltd. | Semiconductor storage device |
| US8378425B2 (en) | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
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| US10020391B2 (en) | 2011-09-20 | 2018-07-10 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
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| US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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