JP5489272B2 - 半導体記憶装置 - Google Patents
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Description
特許文献2のSRAMにおいては、SRAMセルアレイ内に形成される電源配線603および接地配線602が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線603および接地配線602はそれぞれP+拡散層およびN+拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、SRAMを安定動作させることは不可能である。逆にSRAMを安定動作させるために電源配線603および接地配線602の寸法を大きくすると、SRAMセル面積が増加してしまう。
以下に図1のメモリセルの動作の一例として、記憶ノードQa1に“L”のデータが、記憶ノードQb1に“H”のデータが記憶されている場合のデータの保持動作について説明する。データ保持中はワード線WL1、ビット線BL1およびBLB1はすべて“H”電位に駆動されている。アクセストランジスタ(Qp11、Qp21)のしきい値はドライバトランジスタ(Qn11、Qn21)のしきい値より低く設定され、アクセストランジスタのOffリーク電流はドライバトランジスタのリーク電流より、例えば平均的に10倍〜1000倍程度大きくなるように設定されている。このため、記憶ノードQb1の“H”レベルはアクセストランジスタQp21を通してビット線BLB1から記憶ノードQb1にOffリーク電流が流れることにより保持される。一方、記憶ノードQa1の“L”レベルはドライバトランジスタQn11により安定して保持される。
前記4個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルデータを保持するために電荷を供給すると共に、メモリにアクセスするための第1及び第2のPMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタとして機能し、
第1のPMOSのアクセストランジスタ及び第1のNMOSのドライバトランジスタは、互いに隣接して配列され、
第2のPMOSのアクセストランジスタ及び第2のNMOSのドライバトランジスタは、互いに隣接して配列され、
第1のPMOSのアクセストランジスタ及び第1のNMOSのドライバトランジスタにおいてデータを保持する第1の記憶ノードとして機能する各々の第1の拡散層を前記絶縁膜上に配置し、前記各々の第1の拡散層の表面に形成された第1のシリサイド層を介して前記各々の第1の拡散層を相互に接続し、
第2のPMOSのアクセストランジスタ及び第2のNMOSのドライバトランジスタにおいてデータを保持する第2の記憶ノードとして機能する各々の第2の拡散層を前記絶縁膜上に配置し、前記各々の第2の拡散層の表面に形成された第2のシリサイド層を介して前記各々の第2の拡散層を相互に接続したことを特徴とする半導体記憶装置が提供される。
また、本発明の別の好ましい態様では、前記半導体装置において、第1及び第2のPMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つが、隣接するメモリセルのPMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
また、本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体層は、六方格子状に形成される。
また、本発明の別の好ましい態様では、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
また、本発明の別の好ましい態様では、前記半導体装置において、アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層を形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定される。
また、本発明によれば、前記半導体装置において、前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記第1のPMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のPMOSのアクセストランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
また、本発明によれば、前記半導体装置において、前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記第1のPMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のPMOSのアクセストランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列される。
基板上に形成された埋め込み酸化膜層101などの絶縁膜上に平面状シリコン層(102a、102b)が形成され、上記平面状シリコン層(102a、102b)は不純物注入等により、N+拡散層(104a、104b)およびP+拡散層(103a、103b)から構成され、同一の平面状シリコン層に形成されるN+拡散層とP+拡散層は平面状シリコン層(102a、102b)の表面に形成されるシリサイド層(113a、113b)によって互いに接続される。平面状シリコン層(102a、102b)はそれぞれ図1における記憶ノード(Qa1、Qb1)として機能する。Qp11およびQp21はPMOSであるメモリセルにアクセスするためのアクセストランジスタであり、Qn11およびQn21はNMOSであるメモリセルを駆動するドライバトランジスタである。
本実施例では、1つのユニットセルUCは、埋め込み酸化膜層101上に2行2列に配列されたトランジスタを備えている。1列目には、第1の記憶ノードである平面状シリコン層102aの上に、図の上側からアクセストランジスタQp11及びドライバトランジスタQn11がそれぞれ配列されている。また、2列目には、第2の記憶ノードである平面状シリコン層102bの上に、図の上側からアクセストランジスタQp21及びドライバトランジスタQn21がそれぞれ配列されている。本実施例のSRAMセルアレイは、このような4個のトランジスタを備えたユニットセルUCを図の上下方向に連続的に配列することにより構成される。
平面状シリコン層102a上に形成されるコンタクト110aはノード接続配線Na1によりドライバトランジスタQn21のゲート電極より延在するゲート配線上に形成されるコンタクト111bと接続され、平面状シリコン層102b上に形成されるコンタクト110bはノード接続配線Nb1によりドライバトランジスタQn11のゲート電極より延在するゲート配線上に形成されるコンタクト111aと接続される。アクセストランジスタQp11上部に形成されるコンタクト106aはビット線BL1に接続され、アクセストランジスタQp21上部に形成されるコンタクト106bはビット線BLB1に接続される。アクセストランジスタQp11及びアクセストランジスタQp21のゲート電極から延在するゲート配線上に形成される共通のコンタクト107はワード線WL1に接続される。ドライバトランジスタ(Qn11、Qn21)上部に形成されるコンタクト(108a、108b)は接地電位である配線層Vss1に接続される。
ワード線の配線、ビット線の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na1)、ノード接続配線(Nb1)、及び接地電位の配線Vss1は、ビット線(BL1、BLB1)より下位の層で配線し、ワード線(WL1)は、ビット線(BL1、BLB1)より上位の層で配線する構成が実現可能である。
また、本実施例においては、図2のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、OPC(Optical Proximity Correction)によるパターン形状の補正が容易であり、小さいSRAMセル面積を実現するために適したレイアウトである。
図3(a)に示されるように、埋め込み酸化膜層101上に記憶ノードである平面状シリコン層(102a、102b)が形成され、上記平面状シリコン層(102a、102b)には不純物注入等によりP+ドレイン拡散層(103a、103b)が形成されている。平面状シリコン層(102a、102b)を分離するための素子分離は平面状シリコン層をエッチングにより分離するだけで形成することができるので、素子分離を形成するために必要な工程数が少なく、最小加工寸法の素子分離を形成することができる。ドレイン拡散層上にはシリサイド層(113a、113b)が形成されている。P+ドレイン拡散層103a上にアクセストランジスタQp11を形成する柱状シリコン層121aが形成され、P+ドレイン拡散層103b上にアクセストランジスタQp21を形成する柱状シリコン層121bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜117およびゲート電極118が形成されている。柱状シリコン層上部にはP+ソース拡散層116が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層115が形成されている。アクセストランジスタQp11上に形成されるコンタクト106aはビット線BL1に接続され、アクセストランジスタQp21上に形成されるコンタクト106bはビット線BLB1に接続され、アクセストランジスタQp11およびQp21のゲートより延在するゲート配線118a上に形成されるコンタクト107はワード線WL1に接続される。
P+ドレイン拡散層103a上にアクセストランジスタQp11を構成する柱状シリコン層122aが形成され、N+ドレイン拡散層104a上にドライバトランジスタQn11を構成する柱状シリコン層123aが形成される。P+ドレイン拡散層103aとN+ドレイン拡散層104aは平面状シリコン層102aの表面に形成されたシリサイド層113aにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜117およびゲート電極118が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層115が形成されている。アクセストランジスタQp11上に形成されるコンタクト108aはビット線BL1に接続され、ドライバトランジスタQn11上に形成されるコンタクト108aは電源電位配線Vss1に接続される。
ドライバトランジスタQn11のゲート電極から延在するゲート配線118c上にはコンタクト111aが形成され、コンタクト111aは記憶ノード接続配線Nb1を通じて平面状シリコン層102bのドレイン拡散層上に形成されるコンタクト110bに接続される。N+ドレイン拡散層104a上にはコンタクト110aが形成され、記憶ノード接続配線Na1を通じてドライバトランジスタQn21のゲート電極から延在するゲート配線18d上に形成されたコンタクト111bに接続される。
このとき、窒化膜の膜厚は薄すぎると、High−k膜117へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜134により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例1に示す構成と同一であるので説明を省略する。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na3、Nb3)を下位の層で、ワード線(WL3)及び接地電位の配線(Vss3a、Vss3b)を中位の層で、ビット線の配線(BL3、BLB3)を上位の層で配線する構成が実現可能である。
また、本実施例においては、アクセストランジスタとドライバトランジスタの配置を変更したことにより、実施例1のレイアウトのように、N+注入領域およびP+注入領域は単純なライン&スペースではなく、P+注入領域(325a、325b)は溝パターンでありN+注入領域はP+注入領域(325a、325b)を反転させたパターンになる。このため、注入領域をパターニングするにあたってはより正確なレジストパターンの制御が要求される。
なお、本実施例においては、実施例2と同様に記憶ノードとドライバトランジスタから延在するゲート配線を共通のコンタクトによって接続することもできる。
これ以外の構成に関しては実施例1と同一であるので説明を省略する。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ワード線(WL4)を中位の層で、ビット線の配線(BL4、BLB4)及び接地電位の配線Vss4を上位の層で配線する構成が実現可能である。
一方、読み出しマージンを改善したい場合には、ドライバトランジスタの柱状シリコン層の周囲長を大きくすることによって、ドライバトランジスタのドレイン電流をアクセストランジスタのドレイン電流に対して増加させることができるため、読み出しマージンを改善することができる。
また、柱状シリコン層の周囲長を大きくすると、ドレイン電流を増加させることもできるが、ショートチャネル効果が顕著になるため、両者のトレードオフを考慮して、柱状シリコン層の形状を設計する必要がある。なお、柱状シリコン層の形状を楕円形や長方形などの形状にすることによってショートチャネル効果を抑えつつ、柱状シリコン層の周囲長を長くすることが可能である。
上記のように、アクセストランジスタ、ドライバトランジスタのそれぞれの形状を調整することにより、各種SRAM特性を調整することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例1と同様の構成が実現可能である。
これ以外の点に関しては実施例1に示す構成と同一であるので説明を省略する。
102a、202a、302a、402a、502a、102b、202b、302b、402b、502b:記憶ノード
103a、203a、303a、403a、503a、103b、203b、303b、403b、503b:N+ソース拡散層
104a、204a、304a、404a、504a104b、204b、304b、404b、504b:P+ソース拡散層
106a、206a、306a、406a、506a、106b、206b、306b、406b、506b:アクセストランジスタドレイン拡散層上コンタクト
107、207、307a、407a、507、307b、407b:アクセストランジスタゲート配線上コンタクト
108a、208a、308a、408a、508a、108b、208b、308b、408b、508b:ドライバトランジスタドレイン拡散層上コンタクト
110a、210a、310a、410a、510a、110b、210b、310b、410b、510b:記憶ノード上コンタクト
111a、311a、111b、311b、605a、606a、605b、606b:ゲート配線上コンタクト
113a、113b、115:シリサイド層
114:N+ドレイン拡散層
116:P+ドレイン拡散層
117:ゲート絶縁膜
118、604a、604b、604c、604d:ゲート電極
118a、118b、118c:ゲート配線
119:シリコン酸化膜等のマスク層
120:シリコン層
121a、121b、610a、610b:アクセストランジスタ柱状シリコン層
122a、122b、611a、611b:ドライバトランジスタ柱状シリコン層
612a、512b:ロードトランジスタ柱状シリコン層
124、224:N+注入領域
125、225、325a、325b、425a、425b、525:P+注入領域
131:シリコン酸化膜
132:シリコン窒化膜サイドウォール
133:レジスト
134:シリコン窒化膜
601a、601b:ビット線
602:接地電位
603:電源電位
607a、607b:配線層
Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25:アクセストランジスタ
Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn25:ドライバトランジスタ
BL1、BL2、BL3、BL4、BL5、BLB1、BLB2、BLB3、BLB4、BLB5:ビット線
WL1、WL2、WL3、WL4、WL5:ワード線
Vss1、Vss2、Vss3a、Vss3b、Vss4、Vss5:接地電位線
Na1、Nb1、Na3、Nb3、Na5、Nb5:ノード接続配線
Claims (8)
- 4個のMOSトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記4個のMOSトランジスタの各々は、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第1及び第2のPMOSのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタとして機能し、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための前記第1及び第2のPMOSのアクセストランジスタは、
P型の導電型を持つ第1の拡散層、第1の柱状半導体層及びP型の導電型を持つ第2の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記第1の柱状半導体層は前記第1の柱状半導体層の底部に形成される前記第1の拡散層と前記第1の柱状半導体層の上部に形成される前記第2の拡散層の間に配置され、前記第1の柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する前記第1及び第2のNMOSのドライバトランジスタは、
N型の導電型を持つ第3の拡散層、第2の柱状半導体層及びN型の導電型を持つ第4の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記第2の柱状半導体層は前記第2の柱状半導体層の底部に形成される前記第3の拡散層と前記第1の柱状半導体層の上部に形成される前記第4の拡散層の間に配置され、前記第2の柱状半導体層の側壁にゲートが形成されており、
前記第1のPMOSのアクセストランジスタ及び前記第1のNMOSのドライバトランジスタは、互いに隣接して配列され、
前記第2のPMOSのアクセストランジスタ及び前記第2のNMOSのドライバトランジスタは、互いに隣接して配列され、
データを保持する第1の記憶ノードとして機能する、前記第1のPMOSのアクセストランジスタの底部に形成されるP型の導電型を持つ前記第1の拡散層及び前記第1のNMOSのドライバトランジスタの底部に形成されるN型の導電型を持つ前記第3の拡散層を前記絶縁膜上に配置し、
前記第1の拡散層及び前記第3の拡散層の各々の表面に形成された第1のシリサイド層を介して、前記第1の拡散層、前記第3の拡散層を相互に接続し、
データを保持する第2の記憶ノードとして機能する、前記第2のPMOSのアクセストランジスタの底部に形成されるP型の導電型を持つ前記第1の拡散層及び前記第2のNMOSのドライバトランジスタの底部に形成されるN型の導電型を持つ前記第3の拡散層を前記絶縁膜上に配置し、
前記第1の拡散層及び前記第3の拡散層の各々の表面に形成された第2のシリサイド層を介して、前記第1の拡散層、前記第3の拡散層を相互に接続したことを特徴とする半導体記憶装置。 - 前記第1及び第2のPMOSのアクセストランジスタのゲート電極よりそれぞれ延在する第1及び第2のゲート配線上に形成される第1及び第2のコンタクトの少なくとも1つを、隣接するメモリセルのPMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項1に記載の半導体記憶装置。
- 複数の前記柱状半導体層は、六方格子状に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の記憶ノードとして機能する拡散層上に形成される前記第1のNMOSのドライバトランジスタのゲートより延在する第3のゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通の第3のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成される前記第2のNMOSのドライバトランジスタのゲートより延在する第4のゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通の第4のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第1及び第2のPMOSのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又は前記第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第1及び第2のPMOSのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つことを特徴とする請求項1に記載の半導体記憶装置。 - 前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記第1のPMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のPMOSのアクセストランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1及び第2のPMOSのアクセストランジスタのゲートより延在する第5のゲート配線上に形成される第5のコンタクトを共有したことを特徴とする請求項6に記載の半導体記憶装置。
- 前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記第1のPMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のPMOSのアクセストランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
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Citations (8)
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---|---|---|---|---|
JPH04234166A (ja) * | 1990-12-28 | 1992-08-21 | Texas Instr Japan Ltd | 半導体集積回路装置 |
JPH0621467A (ja) * | 1992-07-03 | 1994-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH06237003A (ja) * | 1993-02-10 | 1994-08-23 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
JPH0799311A (ja) * | 1993-05-12 | 1995-04-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH1079482A (ja) * | 1996-08-09 | 1998-03-24 | Rai Hai | 超高密度集積回路 |
JP2000012705A (ja) * | 1998-04-20 | 2000-01-14 | Nec Corp | 半導体記憶装置及びその製造方法 |
JP2004096065A (ja) * | 2002-07-08 | 2004-03-25 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
JP2004193588A (ja) * | 2002-12-11 | 2004-07-08 | Internatl Business Mach Corp <Ibm> | 垂直MOSFET(verticalMOSFET)SRAMセル |
-
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04234166A (ja) * | 1990-12-28 | 1992-08-21 | Texas Instr Japan Ltd | 半導体集積回路装置 |
JPH0621467A (ja) * | 1992-07-03 | 1994-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH06237003A (ja) * | 1993-02-10 | 1994-08-23 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
JPH0799311A (ja) * | 1993-05-12 | 1995-04-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH1079482A (ja) * | 1996-08-09 | 1998-03-24 | Rai Hai | 超高密度集積回路 |
JP2000012705A (ja) * | 1998-04-20 | 2000-01-14 | Nec Corp | 半導体記憶装置及びその製造方法 |
JP2004096065A (ja) * | 2002-07-08 | 2004-03-25 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
JP2004193588A (ja) * | 2002-12-11 | 2004-07-08 | Internatl Business Mach Corp <Ibm> | 垂直MOSFET(verticalMOSFET)SRAMセル |
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