JP5489272B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関し、特にSRAM(Static Random Access Memory)からなる半導体記憶装置に関する。
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるSGT(Surrounding Gate Transistor)が提案された(例えば、特許文献1:特開平2−188966)。SGTではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
S GTを用いてLSI(大規模集積回路)を構成する場合、それらのキャッシュ用メモリとしてSGTの組み合わせで構成されるSRAMを用いることが必須である。近年、LSIに搭載されるSRAMに対する大容量化の要求は非常に強いため、SGTを用いた場合にも小さいセル面積を持つSRAMを実現することが必須である。
特許文献2(特開平7−99311)の実施例に示された、SGTを用いて設計された6個のトランジスタにより構成されるMOS型6T−SRAMの平面図を図24(a)に断面図を図24(b)に示す。これらの図を参考にして、上記SRAMについて説明する。ビット線(601a、601b)はN+拡散層で形成され、接地配線GNDはN+拡散層602で形成され、電源配線VccはP+拡散層603で形成される。これらの拡散層の上にメモリセルにアクセスするためのアクセストランジスタ(610a、610b)、メモリセルを駆動するためのドライバトランジスタ(611a、611b)、メモリセルに電荷を供給するロードトランジスタ(612a、612b)を構成する柱状シリコン層が形成される。これらの柱状シリコン層を取り囲むようにゲート(604a、604b、604c、604d)が形成される。記憶ノードは配線層(607a、607b)より構成される。上記SRAMセルにおいては、SRAMを構成する各トランジスタは柱状シリコン層上に縦方向にソース、ゲート、ドレインが形成されているため、小さいSRAMセルを設計することができる。
特開平2−188966 特開平7−99311(第51項、図75) 特開2000−12705
しかしながら、上記SRAMセルにおいては、実際には以下のような問題点がある。
特許文献2のSRAMにおいては、SRAMセルアレイ内に形成される電源配線603および接地配線602が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線603および接地配線602はそれぞれP+拡散層およびN+拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、SRAMを安定動作させることは不可能である。逆にSRAMを安定動作させるために電源配線603および接地配線602の寸法を大きくすると、SRAMセル面積が増加してしまう。
CMOS型6T−SRAMよりさらにSRAMセル面積を小さくできるSRAMとしてLoadless4T−SRAM(特許文献:特開2000−12705)が提案されている。図1にLoadless4T−SRAMの等価回路を示す。Loadless4T−SRAMはPMOSであるメモリにアクセスするための2個のアクセストランジスタとNMOSであるメモリを駆動するための2個のドライバトランジスタの計4個のトランジスタにより構成されている。
以下に図1のメモリセルの動作の一例として、記憶ノードQa1に“L”のデータが、記憶ノードQb1に“H”のデータが記憶されている場合のデータの保持動作について説明する。データ保持中はワード線WL1、ビット線BL1およびBLB1はすべて“H”電位に駆動されている。アクセストランジスタ(Qp11、Qp21)のしきい値はドライバトランジスタ(Qn11、Qn21)のしきい値より低く設定され、アクセストランジスタのOffリーク電流はドライバトランジスタのリーク電流より、例えば平均的に10倍〜1000倍程度大きくなるように設定されている。このため、記憶ノードQb1の“H”レベルはアクセストランジスタQp21を通してビット線BLB1から記憶ノードQb1にOffリーク電流が流れることにより保持される。一方、記憶ノードQa1の“L”レベルはドライバトランジスタQn11により安定して保持される。
SGTを用いた場合においても、CMOS型6T−SRAMより上記のLoadless4T−SRAMのほうがより小さいSRAMセル面積を実現することが可能である。
本発明は上記の事情を鑑みてなされたもので、SGTを用いたLoadless4T−SRAMにおいて面積の小さいSRAMセルを実現するとともに、十分な動作マージンを持つLoadless4T−SRAMセルを実現することを目的とする。
本発明によれば、4個のMOSトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記4個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルデータを保持するために電荷を供給すると共に、メモリにアクセスするための第1及び第2のPMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタとして機能し、
第1のPMOSのアクセストランジスタ及び第1のNMOSのドライバトランジスタは、互いに隣接して配列され、
第2のPMOSのアクセストランジスタ及び第2のNMOSのドライバトランジスタは、互いに隣接して配列され、
第1のPMOSのアクセストランジスタ及び第1のNMOSのドライバトランジスタにおいてデータを保持する第1の記憶ノードとして機能する各々の第1の拡散層を前記絶縁膜上に配置し、前記各々の第1の拡散層の表面に形成された第1のシリサイド層を介して前記各々の第1の拡散層を相互に接続し、
第2のPMOSのアクセストランジスタ及び第2のNMOSのドライバトランジスタにおいてデータを保持する第2の記憶ノードとして機能する各々の第2の拡散層を前記絶縁膜上に配置し、前記各々の第2の拡散層の表面に形成された第2のシリサイド層を介して前記各々の第2の拡散層を相互に接続したことを特徴とする半導体記憶装置が提供される。
また、本発明の別の好ましい態様では、前記半導体装置において、第1及び第2のPMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つが、隣接するメモリセルのPMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
また、本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体層は、六方格子状に形成される。
また、本発明の別の好ましい態様では、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
また、本発明の別の好ましい態様では、前記半導体装置において、アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層を形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定される。
また、本発明によれば、前記半導体装置において、前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記第1のPMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のPMOSのアクセストランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
また、本発明によれば、前記半導体装置において、前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記第1のPMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のPMOSのアクセストランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列される。
図1に本発明に用いたLoadless4T−SRAMのメモリセルの等価回路図を示す。図1において、BL1およびBLB1はビット線、WL1はワード線、Vcc1は電源電位、Vss1は接地電位、Qp11およびQp21はメモリセルにアクセスするためおよび記憶ノードを“H”にチャージする機能を備えたアクセストランジスタ、Qn11およびQn21はメモリセルのデータをReadおよびWriteするために記憶ノードを駆動するドライバトランジスタ、Qa1およびQb1はデータを記憶するための記憶ノードを示している。
図2に本発明の第1の実施例におけるSRAMメモリセルのレイアウト図を示す。SRAMセルアレイ内においては図2に示したユニットセルが繰り返し配置されている。図3(a)〜(d)に図2のレイアウト図のカットラインA−A’、B−B’、C−C’及びD−D’における断面構造をそれぞれ示す。
まず図2及び図3を参考にして本発明のレイアウトについて説明する。
基板上に形成された埋め込み酸化膜層101などの絶縁膜上に平面状シリコン層(102a、102b)が形成され、上記平面状シリコン層(102a、102b)は不純物注入等により、N+拡散層(104a、104b)およびP+拡散層(103a、103b)から構成され、同一の平面状シリコン層に形成されるN+拡散層とP+拡散層は平面状シリコン層(102a、102b)の表面に形成されるシリサイド層(113a、113b)によって互いに接続される。平面状シリコン層(102a、102b)はそれぞれ図1における記憶ノード(Qa1、Qb1)として機能する。Qp11およびQp21はPMOSであるメモリセルにアクセスするためのアクセストランジスタであり、Qn11およびQn21はNMOSであるメモリセルを駆動するドライバトランジスタである。
本実施例では、1つのユニットセルUCは、埋め込み酸化膜層101上に2行2列に配列されたトランジスタを備えている。1列目には、第1の記憶ノードである平面状シリコン層102aの上に、図の上側からアクセストランジスタQp11及びドライバトランジスタQn11がそれぞれ配列されている。また、2列目には、第2の記憶ノードである平面状シリコン層102bの上に、図の上側からアクセストランジスタQp21及びドライバトランジスタQn21がそれぞれ配列されている。本実施例のSRAMセルアレイは、このような4個のトランジスタを備えたユニットセルUCを図の上下方向に連続的に配列することにより構成される。
平面状シリコン層102a上に形成されるコンタクト110aはノード接続配線Na1によりドライバトランジスタQn21のゲート電極より延在するゲート配線上に形成されるコンタクト111bと接続され、平面状シリコン層102b上に形成されるコンタクト110bはノード接続配線Nb1によりドライバトランジスタQn11のゲート電極より延在するゲート配線上に形成されるコンタクト111aと接続される。アクセストランジスタQp11上部に形成されるコンタクト106aはビット線BL1に接続され、アクセストランジスタQp21上部に形成されるコンタクト106bはビット線BLB1に接続される。アクセストランジスタQp11及びアクセストランジスタQp21のゲート電極から延在するゲート配線上に形成される共通のコンタクト107はワード線WL1に接続される。ドライバトランジスタ(Qn11、Qn21)上部に形成されるコンタクト(108a、108b)は接地電位である配線層Vss1に接続される。
ワード線の配線、ビット線の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na1)、ノード接続配線(Nb1)、及び接地電位の配線Vss1は、ビット線(BL1、BLB1)より下位の層で配線し、ワード線(WL1)は、ビット線(BL1、BLB1)より上位の層で配線する構成が実現可能である。
図2にN+注入領域124およびP+注入領域125を示す。本実施例のSRAMセルアレイ領域においてはN+注入領域124およびP+注入領域125を形成するパターンは単純なライン&スペースにより形成される。このため寸法ズレや位置合わせのズレの影響が小さく、N+注入領域とP+注入領域の境界付近の寸法のマージンを最小に抑えることができ、図面上で言えば、SRAMセルの縦方向の長さ(各SRAMセルの接続方向の長さ)の縮小に有効である。
また、本実施例においては、図2のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、OPC(Optical Proximity Correction)によるパターン形状の補正が容易であり、小さいSRAMセル面積を実現するために適したレイアウトである。
本発明において、SRAMを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ(Qn11、Qn21)については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ(Qp11、Qp21)については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
続いて、図3の断面構造を参照して本発明のSRAMの構造について説明する。
図3(a)に示されるように、埋め込み酸化膜層101上に記憶ノードである平面状シリコン層(102a、102b)が形成され、上記平面状シリコン層(102a、102b)には不純物注入等によりP+ドレイン拡散層(103a、103b)が形成されている。平面状シリコン層(102a、102b)を分離するための素子分離は平面状シリコン層をエッチングにより分離するだけで形成することができるので、素子分離を形成するために必要な工程数が少なく、最小加工寸法の素子分離を形成することができる。ドレイン拡散層上にはシリサイド層(113a、113b)が形成されている。P+ドレイン拡散層103a上にアクセストランジスタQp11を形成する柱状シリコン層121aが形成され、P+ドレイン拡散層103b上にアクセストランジスタQp21を形成する柱状シリコン層121bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜117およびゲート電極118が形成されている。柱状シリコン層上部にはP+ソース拡散層116が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層115が形成されている。アクセストランジスタQp11上に形成されるコンタクト106aはビット線BL1に接続され、アクセストランジスタQp21上に形成されるコンタクト106bはビット線BLB1に接続され、アクセストランジスタQp11およびQp21のゲートより延在するゲート配線118a上に形成されるコンタクト107はワード線WL1に接続される。
図3(b)に示されるように、埋め込み酸化膜層101上に記憶ノードである平面状シリコン層(102a、102b)が形成され、上記平面状シリコン層(102a、102b)には不純物注入等によりN+ドレイン拡散層(104a、104b)がそれぞれ形成されている。ドレイン拡散層上にはシリサイド層(113a、113b)が形成されている。ドライバトランジスタQn11のゲート電極から延在するゲート配線118b上に形成されるコンタクト111aは記憶ノード接続配線Naを通じてN+ソース拡散層104b上に形成されるコンタクト110bに接続される。
図3(c)に示されるように、埋め込み酸化膜層101上に記憶ノードである平面状シリコン層(102a、102b)が形成され、上記平面状シリコン層(102a、102b)には不純物注入等によりN+ドレイン拡散層(104a、104b)が形成されている。N+ドレイン拡散層上にはシリサイド層(113a、113b)が形成されている。N+ドレイン拡散層104aにドライバトランジスタQn11を形成する柱状シリコン層122aが形成され、N+ソース拡散層104bにドライバトランジスタQn21を形成する柱状シリコン層122bが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜117およびゲート電極118が形成されている。柱状シリコン層上部にはN+ドレイン拡散層114が不純物注入などにより形成され、ドレイン拡散層表面にはシリサイド層115が形成されている。ドライバトランジスタ(Qn11、Qn21)上に形成されるコンタクト(108a、108b)はともに配線層を通して接地電位Vss1に接続される。
図3(d)に示されるように、埋め込み酸化膜層101上に記憶ノードである平面状シリコン層102aが形成され、上記平面状シリコン層102aには不純物注入等によりP+ドレイン拡散層103aおよびN+ドレイン拡散層104aが形成される。ドレイン拡散層上にはシリサイド層113aが形成され、シリサイド層113aによってP+ドレイン拡散層103aとN+ドレイン拡散層104aは直接接続されているため、メモリセル面積の縮小に効果的である。
P+ドレイン拡散層103a上にアクセストランジスタQp11を構成する柱状シリコン層122aが形成され、N+ドレイン拡散層104a上にドライバトランジスタQn11を構成する柱状シリコン層123aが形成される。P+ドレイン拡散層103aとN+ドレイン拡散層104aは平面状シリコン層102aの表面に形成されたシリサイド層113aにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜117およびゲート電極118が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層115が形成されている。アクセストランジスタQp11上に形成されるコンタクト108aはビット線BL1に接続され、ドライバトランジスタQn11上に形成されるコンタクト108aは電源電位配線Vss1に接続される。
ドライバトランジスタQn11のゲート電極から延在するゲート配線118c上にはコンタクト111aが形成され、コンタクト111aは記憶ノード接続配線Nb1を通じて平面状シリコン層102bのドレイン拡散層上に形成されるコンタクト110bに接続される。N+ドレイン拡散層104a上にはコンタクト110aが形成され、記憶ノード接続配線Na1を通じてドライバトランジスタQn21のゲート電極から延在するゲート配線18d上に形成されたコンタクト111bに接続される。
上記のように本発明においては、記憶ノード(Qa1、Qb1)である平面状シリコン層(102a、102b)に形成されるN+ドレイン拡散層とP+ドレイン拡散層が平面状シリコン層表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ及びドライバトランジスタのドレイン拡散層は共通化され、SRAMの記憶ノードとして機能している。このため、通常プレーナー型トランジスタで必要となるN+ソースドレイン拡散層とP+ソースドレイン拡散層とを分離するための素子分離が必要なくなり、SRAMの2つの記憶ノードを分離するだけの素子分離だけで十分であるため、非常に小さいSRAMセル面積を実現することができる。
本発明においては、ゲート絶縁膜はHfO2などのHigh−k膜で形成され、ゲート電極はTiNやTaNなどの金属膜や、金属膜と一部がシリサイド化されたポリシリコンの積層構造で形成されることが好ましい。
本発明においては、上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が1e−17cm-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなり、読み出しマージン等のSRAM動作マージンが著しく劣化してしまうためである。この場合、トランジスタのしきい値調整はチャネル部の不純物濃度ではなく、ゲート材料の仕事関数を調整することにより行うことができる。
以下に本発明の半導体装置を形成するための製造方法の一例を図4〜図19を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。
図4に示されるように、埋め込み酸化膜101上にSOI層が膜厚100nm〜400nm程度形成されたSOI基板上に膜厚50nm〜100nm程度のシリコン窒化膜等のマスク119を成膜する。その後、柱状シリコン層(121a、121b、122a、122b)のパターンをリソグラフィーにより形成し、エッチングすることにより、柱状シリコン層(121a、121b、122a、122b)を形成する。柱状シリコン層の直径は5〜50nm程度、高さは30〜300nm程度である。このとき、柱状半導体底部に平面上シリコン層120を10nm〜50nm程度の厚さで形成しておく。
図5に示されるように、シリコン層120を分離して、記憶ノードとなる平面状シリコン層(102a、102b)を形成する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法の分離幅を持つ素子分離を形成することができる。
図6に示されるように、N+注入領域124、P+注入領域125にそれぞれイオン注入などにより不純物を導入し、平面状シリコン層に柱状シリコン層下部のドレイン拡散層を形成する。このときに、不純物は埋め込み酸化膜101まで到達し、さらに不純物は柱状シリコン層の底部を覆うように分布するように注入条件を調整することが好ましい。また、シリコン窒化膜119により柱状シリコン層上部には不純物が導入されないようにする
図7に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜117をCVD法もしくはALD法により1〜5nm程度の厚さで成膜する。続いて、ゲート導電膜としてTiNやTaNなどのゲート導電膜118を10〜50nm程度の厚さで成膜する。
図8に示されるように、シリコン酸化膜131を成膜して柱状シリコン層間を埋め込む。
図9に示されるように、CMPによりシリコン酸化膜131、柱状シリコン層上部のゲート導電膜118、High−k膜117を研磨し、ゲート上面を平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。CMP時においては、柱状シリコン層上部のシリコン窒化膜マスク119をCMPのストッパーとして使用する。シリコン窒化膜マスク119をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。
図10に示されるように、ゲート長を決定するために、ゲート導電膜118およびシリコン酸化膜131をエッチバックして、柱状シリコン層側壁のゲート電極を形成する。このときに、ゲート導電膜118とシリコン酸化膜131をなるべく同じレートでエッチングし、なおかつシリコン窒化膜マスク119に対して高選択比を取るようなエッチング条件を使用する。
図11に示されるように、シリコン窒化膜を成膜して、エッチバックすることにより、メタルゲートの上部にシリコン窒化膜サイドウォール132を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール132がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートは後工程のゲートエッチング時に保護されるため、ゲート電極をゲート導電膜の成膜膜厚分だけ自己整合的に形成することができる。
図12に示されるように、メタルゲート上に残存するシリコン酸化膜131をウェットエッチにて除去する。
図13に示されるように、レジストまたは多層レジスト133を用いて、リソグラフィーによりゲート配線パターンを形成する。
図14に示されるように、レジスト133をマスクにして、ゲート底部およびゲート下のHigh−k膜をエッチングし、除去する。これによりゲート配線(118a〜118c)が形成される。上記のように、柱状シリコン層の上部にシリコン窒化膜を形成した構造において、ゲート上面をCMPによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極の膜厚を自己整合的に制御することができるため、占有面積の縮小およびゲートと拡散層間の寄生抵抗の削減が可能である。
図15に示されるように、シリコン窒化膜マスク119およびシリコン窒化膜サイドウォール132をウェット処理により除去する。
図16に示されるように、10nm〜50nm程度のシリコン窒化膜を成膜後、エッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜134で覆う構造にする。このような構造にすることにより、High−k膜117がシリコン窒化膜134により覆われるので、後工程におけるHigh−k膜117へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
このとき、窒化膜の膜厚は薄すぎると、High−k膜117へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。
図17に示されるように、N+注入領域およびP+注入領域にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層(114、116)を形成する。
図18に示されるように、CoやNiなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、ドレイン拡散層上のシリサイド層(113a、113b)および柱状シリコン層上部のソース拡散層上のシリサイド層115を形成する。このシリサイド層(113a、113b)により、平面シリコン層のN+拡散層とP+拡散層が接続される。
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜134により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。
図19に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト(106a〜111a、106b〜111b)を形成する。
本発明においては柱状シリコン層底部のドレイン拡散層(103a、104a、103b、104b)が埋め込み酸化膜層101まで形成されるように不純物分布を設定し、さらにトランジスタ動作時には、柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や不純物濃度を設定することが好ましい。上記のようにドレイン拡散層(103a、104a、103b、104b)の不純物分布を設定することにより、トランジスタの動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、基板電圧に影響されないトランジスタを形成することができる。また、ドレイン拡散層(103a〜104a、103b〜104b)の不純物を埋め込み酸化膜101まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することもできる。なお、図3の断面図においては、不純物は柱状シリコン層の底部を完全に覆うように拡散されているが、不純物は完全に柱状シリコン層底部を覆っていなくても動作上問題ない。
図20に本実施例のSRAMセルレイアウトを示す。本実施例において実施例1と異なるのは以下の点である。記憶ノードである平面状シリコン層202aと、ドライバトランジスタQn22のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト210aにより接続され、記憶ノードである平面状シリコン層202bと、ドライバトランジスタQn12のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト210bにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、SRAMセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例1に示す構成と同一であるので説明を省略する。
図21に本実施例のSRAMセルレイアウトを示す。本実施例では、SRAMセルアレイ内において図21のユニットセルUCの1列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの2列目に配列されるトランジスタと配置構成が等しく、ユニットセルUCの2列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの1列目に配列されるトランジスタと配置構成が等しい。すなわち、図21のユニットセルUCの一列目に配列されるトランジスタQp13、Qn13の上側には、二列目に配列されるトランジスタQn23、Qp23と同じトランジスタが上から順に配列される。したがって、アクセストランジスタQp13の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタQp23の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにSRAMセルを配置することで、アクセストランジスタQp13のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線(WL3)へのコンタクト(307a、307b)をそのゲート配線上で共有することができる。実施例1においてはワード線(WL3)へのコンタクト(307a、307b)は記憶ノード302aと記憶ノード302bとの間に形成されていたが、本実施例においては、上下のSRAMセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、SRAMセルの横方向の長さの縮小が可能である。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na3、Nb3)を下位の層で、ワード線(WL3)及び接地電位の配線(Vss3a、Vss3b)を中位の層で、ビット線の配線(BL3、BLB3)を上位の層で配線する構成が実現可能である。
また、本実施例においては、アクセストランジスタとドライバトランジスタの配置を変更したことにより、実施例1のレイアウトのように、N+注入領域およびP+注入領域は単純なライン&スペースではなく、P+注入領域(325a、325b)は溝パターンでありN+注入領域はP+注入領域(325a、325b)を反転させたパターンになる。このため、注入領域をパターニングするにあたってはより正確なレジストパターンの制御が要求される。
なお、本実施例においては、実施例2と同様に記憶ノードとドライバトランジスタから延在するゲート配線を共通のコンタクトによって接続することもできる。
これ以外の構成に関しては実施例1と同一であるので説明を省略する。
図22に本実施例のSRAMセルレイアウトを示す。本実施例においては柱状半導体が最密充填に配置されるように6方格子状に配列されている点で他の実施例とは異なる。このように柱状半導体を配置することにより柱状半導体を最も小さい面積にバランスよく配置することができ、小さいSRAMセル面積を設計することができる。各トランジスタの配列は図22のものに限らず、他の配列にしてもよい。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ワード線(WL4)を中位の層で、ビット線の配線(BL4、BLB4)及び接地電位の配線Vss4を上位の層で配線する構成が実現可能である。
図23に本実施例のSRAMレイアウトを示す。本実施例において実施例1と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。本発明のLoadless4T−SRAMでは、アクセストランジスタのリーク電流をドライバトランジスタのリーク電流より大きく設定する必要がある。アクセストランジスタのリーク電流を増加させるには、しきい値を低くすることにより行うことが可能であるが、図23のように、アクセストランジスタを形成する柱状シリコン層を大きく設定することによって、トランジスタのショートチャネル効果を若干大きくしてリーク電流を増加させることもできる。また、この場合にはアクセストランジスタのドレイン電流がドライバトランジスタのドレイン電流に対して増加するため、書き込みマージンを改善することもできる。
一方、読み出しマージンを改善したい場合には、ドライバトランジスタの柱状シリコン層の周囲長を大きくすることによって、ドライバトランジスタのドレイン電流をアクセストランジスタのドレイン電流に対して増加させることができるため、読み出しマージンを改善することができる。
また、柱状シリコン層の周囲長を大きくすると、ドレイン電流を増加させることもできるが、ショートチャネル効果が顕著になるため、両者のトレードオフを考慮して、柱状シリコン層の形状を設計する必要がある。なお、柱状シリコン層の形状を楕円形や長方形などの形状にすることによってショートチャネル効果を抑えつつ、柱状シリコン層の周囲長を長くすることが可能である。
上記のように、アクセストランジスタ、ドライバトランジスタのそれぞれの形状を調整することにより、各種SRAM特性を調整することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例1と同様の構成が実現可能である。
これ以外の点に関しては実施例1に示す構成と同一であるので説明を省略する。
以上説明したように、本発明によれば4個のMOSトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記MOSトランジスタはドレイン、ゲート、ソースが垂直方向に配置されたSGTであり、SOI基板を用いることにより狭い分離幅の素子分離が容易に形成され、埋め込み酸化膜上のシリコン層により形成されるN+ソース拡散層とP+ソース拡散層がシリサイド層により直接接続されるため、非常に小さいメモリセル面積を持つLoadless4T−SRAMを実現できる。
本発明のSRAMを示す等価回路である。 本発明の第1の実施例を示すSRAMの平面図である。 本発明の第1の実施例を示すSRAMの断面図である。 本発明の第1の実施例を示すSRAMの断面図である。 本発明の第1の実施例を示すSRAMの断面図である。 本発明の第1の実施例を示すSRAMの断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の第2の実施例を示すSRAMの平面図である。 本発明の第3の実施例を示すSRAMの平面図である。 本発明の第4の実施例を示すSRAMの平面図である。 本発明の第5の実施例を示すSRAMの平面図である。 従来のSGTを用いたSRAMを示す平面図および断面図である。
符号の説明
101、201、301、401、501:埋め込み酸化膜
102a、202a、302a、402a、502a、102b、202b、302b、402b、502b:記憶ノード
103a、203a、303a、403a、503a、103b、203b、303b、403b、503b:N+ソース拡散層
104a、204a、304a、404a、504a104b、204b、304b、404b、504b:P+ソース拡散層
106a、206a、306a、406a、506a、106b、206b、306b、406b、506b:アクセストランジスタドレイン拡散層上コンタクト
107、207、307a、407a、507、307b、407b:アクセストランジスタゲート配線上コンタクト
108a、208a、308a、408a、508a、108b、208b、308b、408b、508b:ドライバトランジスタドレイン拡散層上コンタクト
110a、210a、310a、410a、510a、110b、210b、310b、410b、510b:記憶ノード上コンタクト
111a、311a、111b、311b、605a、606a、605b、606b:ゲート配線上コンタクト
113a、113b、115:シリサイド層
114:N+ドレイン拡散層
116:P+ドレイン拡散層
117:ゲート絶縁膜
118、604a、604b、604c、604d:ゲート電極
118a、118b、118c:ゲート配線
119:シリコン酸化膜等のマスク層
120:シリコン層
121a、121b、610a、610b:アクセストランジスタ柱状シリコン層
122a、122b、611a、611b:ドライバトランジスタ柱状シリコン層
612a、512b:ロードトランジスタ柱状シリコン層
124、224:N+注入領域
125、225、325a、325b、425a、425b、525:P+注入領域
131:シリコン酸化膜
132:シリコン窒化膜サイドウォール
133:レジスト
134:シリコン窒化膜
601a、601b:ビット線
602:接地電位
603:電源電位
607a、607b:配線層
Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25:アクセストランジスタ
Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn25:ドライバトランジスタ
BL1、BL2、BL3、BL4、BL5、BLB1、BLB2、BLB3、BLB4、BLB5:ビット線
WL1、WL2、WL3、WL4、WL5:ワード線
Vss1、Vss2、Vss3a、Vss3b、Vss4、Vss5:接地電位線
Na1、Nb1、Na3、Nb3、Na5、Nb5:ノード接続配線

Claims (8)

  1. 4個のMOSトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
    前記4個のMOSトランジスタの各々は、
    メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第1及び第2のPMOSのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタとして機能し、
    メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための前記第1及び第2のPMOSのアクセストランジスタは、
    P型の導電型を持つ第1の拡散層、第1の柱状半導体層及びP型の導電型を持つ第2の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記第1の柱状半導体層は前記第1の柱状半導体層の底部に形成される前記第1の拡散層と前記第1の柱状半導体層の上部に形成される前記第2の拡散層の間に配置され、前記第1の柱状半導体層の側壁にゲートが形成されており、
    メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する前記第1及び第2のNMOSのドライバトランジスタは、
    N型の導電型を持つ第3の拡散層、第2の柱状半導体層及びN型の導電型を持つ第4の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記第2の柱状半導体層は前記第2の柱状半導体層の底部に形成される前記第3の拡散層と前記第1の柱状半導体層の上部に形成される前記第4の拡散層の間に配置され、前記第2の柱状半導体層の側壁にゲートが形成されており、
    前記第1のPMOSのアクセストランジスタ及び前記第1のNMOSのドライバトランジスタは、互いに隣接して配列され、
    前記第2のPMOSのアクセストランジスタ及び前記第2のNMOSのドライバトランジスタは、互いに隣接して配列され、
    データを保持する第1の記憶ノードとして機能する、前記第1のPMOSのアクセストランジスタの底部に形成されるP型の導電型を持つ前記第1の拡散層及び前記第1のNMOSのドライバトランジスタの底部に形成されるN型の導電型を持つ前記第3の拡散層を前記絶縁膜上に配置し、
    前記第1の拡散層及び前記第3の拡散層の各々の表面に形成された第1のシリサイド層を介して、前記第1の拡散層、前記第3の拡散層を相互に接続し、
    データを保持する第2の記憶ノードとして機能する、前記第2のPMOSのアクセストランジスタの底部に形成されるP型の導電型を持つ前記第1の拡散層及び前記第2のNMOSのドライバトランジスタの底部に形成されるN型の導電型を持つ前記第3の拡散層を前記絶縁膜上に配置し、
    前記第1の拡散層及び前記第3の拡散層の各々の表面に形成された第2のシリサイド層を介して、前記第1の拡散層、前記第3の拡散層を相互に接続したことを特徴とする半導体記憶装置。
  2. 前記第1及び第2のPMOSのアクセストランジスタのゲート電極よりそれぞれ延在する第1及び第2のゲート配線上に形成される第1及び第2のコンタクトの少なくとも1つを、隣接するメモリセルのPMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項1に記載の半導体記憶装置。
  3. 複数の前記柱状半導体層は、六方格子状に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
  4. 前記第1の記憶ノードとして機能する拡散層上に形成される前記第1のNMOSのドライバトランジスタのゲートより延在する第3のゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通の第3のコンタクトにより接続され、
    前記第2の記憶ノードとして機能する拡散層上に形成される前記第2のNMOSのドライバトランジスタのゲートより延在する第4のゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通の第4のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。
  5. 前記第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第1及び第2のPMOSのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
    又は前記第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第1及び第2のPMOSのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つことを特徴とする請求項1に記載の半導体記憶装置。
  6. 前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
    前記第1のPMOSのアクセストランジスタは1行1列目に配列され、
    前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
    前記第2のPMOSのアクセストランジスタは1行2列目に配列され、
    前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
  7. 前記第1及び第2のPMOSのアクセストランジスタのゲートより延在する第5のゲート配線上に形成される第5のコンタクトを共有したことを特徴とする請求項6に記載の半導体記憶装置。
  8. 前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
    前記第1のPMOSのアクセストランジスタは1行1列目に配列され、
    前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
    前記第2のPMOSのアクセストランジスタは2行2列目に配列され、
    前記第2のNMOSのドライバトランジスタは1行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
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