JP2014099664A - 半導体記憶装置 - Google Patents

Abstract

【課題】縦型トランジスタＳＧＴで構成されたＥ／Ｒ型４Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積と安定した動作マージンを実現する。
【解決手段】４個のＭＯＳトランジスタ及び２個の負荷抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、埋め込み酸化膜上に形成された平面状シリコン層上に形成され、前記平面状シリコン層は記憶ノードであり、前記ＭＯＳトランジスタのドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、負荷抵抗素子は前記平面状シリコン層上に形成されたポリシリコンプラグよりなる小さい面積のＳＲＡＭセルを実現する。
【選択図】図２

Description

本発明は半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなる半導体記憶装置に関する。

半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２−１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。

ＳＧＴを用いてＬＳＩ（大規模集積回路）を構成する場合、それらのキャッシュ用メモリとしてＳＧＴの組み合わせで構成されるＳＲＡＭ（以下、ＳＧＴ−ＳＲＡＭ）を用いることが必須である。近年、ＬＳＩに搭載されるＳＲＡＭに対する大容量化の要求は非常に大きいため、ＳＧＴを用いた場合にも非常に小さいセル面積を持つＳＲＡＭを実現することが要求される。しかし、ＳＧＴ−ＳＲＡＭにおいても、トランジスタが縦方向に形成される特徴を生かすことにより、従来のプレーナー型トランジスタで構成されたＳＲＡＭに比べてＳＲＡＭセル面積を小さくすることが可能である。

特許文献１の実施例に示された４個のＳＧＴと２個の負荷抵抗素子を用いて構成されるＥ／Ｒ型４Ｔ−ＳＲＡＭの平面図を図２０（ａ）に、平面図のカットラインＡ−Ａ’における断面図を図２０（ｂ）に示す。

図２０（ａ）の平面図及び（ｂ）の断面図を参照して以下に説明する。ＳＲＡＭセルは２個の柱状シリコン層（６０１ａ、６０１ｂ）より形成されるメモリセルにアクセスするためのアクセストランジスタと、２個の柱状シリコン層（６０２ａ、６０２ｂ）より形成されるデータの読み出しおよび書き込みを行うためにメモリセルを駆動するドライバトランジスタと、ポリシリコン配線で形成される２個の負荷抵抗素子（Ｒａ６、Ｒｂ６）より構成される。それぞれの柱状シリコン層の底部には下部拡散層（６０７ａ、６０７ｂ、６０７）が形成され、上部には上部拡散層６０８が形成され、柱状シリコン層の周囲にはゲート電極（６０６ａ〜６０６ｃ）が形成される。
ＢＬ６およびＢＬＢ６はビット線、ＷＬ６はワード線、Ｖｃｃ６は電源電位配線、Ｖｓｓ６は接地電位配線である。また、Ｍａ６およびＭｂ６は配線層により形成されるデータを記憶するための記憶ノードを示している。

特開平２−１８８９６６

しかし、上記ＳＲＡＭについては以下のような問題点がある。
まず、上記ＳＲＡＭにおいては、記憶ノードが配線層（Mａ６、Mｂ６）により形成されていて、データ読み出し時には記憶ノードのデータはアクセストランジスタの底部の下部拡散層（６０７ａ、６０７ｂ）に読み出される。読み出されたデータはコンタクト（６０３ａ、６０３ｂ）を通って配線層よりなるビット線（ＢＬ６、ＢＬＢ６）に転送される。ここで、コンタクト（６０３ａ、６０３ｂ）はＳＲＡＭを構成するための必須な要素ではなく、例えば記憶ノードを柱状シリコン層底部の下部拡散層で形成するＳＲＡＭ構成が可能である場合には、記憶ノードのデータはアクセストランジスタの上部に形成されるコンタクトを通って配線層よりなるビット線に転送されるため、上記ＳＲＡＭにおけるコンタクト（６０３ａ、６０３ｂ）は必要なくなる。このため、ＳＲＡＭセル面積をコンタクト２個分だけ小さくすることが可能である。
次に、上記ＳＲＡＭにおいては、負荷抵抗素子（Ｒａ６、Ｒｂ６）はポリシリコン配線層によって形成されるため、負荷抵抗素子を形成することによるＳＲＡＭセル面積の増加が大きい。したがって、ＳＲＡＭセル面積の縮小のためには、追加面積の少ない負荷抵抗素子を用いることが必要となる。
更に、上記ＳＲＡＭにおいては、ワード線ＷＬ６はポリシリコンで形成されるため高抵抗になる。現在のＬＳＩで要求される動作速度を達成するためには、ワード線に追加のコンタクトを１個追加して、配線層によってワード線を裏打ちすることにより低抵抗化する必要がある。したがって、上記ＳＲＡＭセルの面積はさらに大きくなる。
以上より、上記ＳＲＡＭにおいてはプレーナートランジスタにより構成されるＳＲＡＭセルと比べると、トランジスタが縦方向に形成される分の面積縮小は可能であるが、上記の問題点を考慮すると、さらなる面積の縮小が可能である。

本発明は上記の事情を鑑みてなされたもので、ＳＧＴを用いたＥ／Ｒ型４Ｔ−ＳＲＡＭにおいてより面積の小さいＳＲＡＭセルを実現することを目的とする。

本発明によれば、４個のＭＯＳトランジスタ及び２個の負荷抵抗素子が基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタにおいてデータを保持する第１の記憶ノードとして機能する第１の拡散層が、前記第１のＮＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタに共通の拡散層として前記絶縁膜上に配置され、
第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタにおいてデータを保持する第２の記憶ノードとして機能する第２の拡散層が、前記第２のＮＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタに共通の拡散層として前記絶縁膜上に配置され、
前記２個の負荷抵抗素子の各々を、前記第１の拡散層及び前記第２の拡散層の上にそれぞれ配置したことを特徴とする半導体記憶装置が提供される。
また、本発明の別の好ましい態様では、前記半導体装置において、前記２個の負荷抵抗素子は、前記第１の拡散層上に形成された半導体又は金属よりなる第１のコンタクトプラグ及び前記第２の拡散層上に形成された半導体又は金属よりなる第２のコンタクトプラグとして形成される。
また、本発明の別の好ましい態様では、前記半導体装置において、第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つが、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
また、本発明の別の好ましい態様では、前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
また、本発明の別の好ましい態様では、アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定される。
また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列される。
また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは２行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列される。

本発明の第１の実施例のＳＲＡＭを示す等価回路である。 本発明の第１の実施例のＳＲＡＭの平面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の周辺回路および論理回路の一例であるCMOSインバーターの平面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の第２の実施例のＳＲＡＭの平面図である。 本発明の第３の実施例のＳＲＡＭの平面図である。 本発明の第４の実施例のＳＲＡＭの平面図である。 本発明の第５の実施例のＳＲＡＭの平面図である。 従来のＳＧＴを用いたＳＲＡＭを示す平面図及び断面図である。

図１に本発明に用いたＥ／Ｒ型４Ｔ−ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｃｃ１は電源電位、Ｖｓｓ１は接地電位、Ｑａ１１およびＱａ２１はメモリセルにアクセスするためのアクセストランジスタ、Ｑｄ１１およびＱｄ２１はメモリセルのデータを読み出しおよび書き込みするために記憶ノードを駆動するドライバトランジスタ、Ｒａ１およびＲｂ１は記憶ノードへ電荷の供給するための負荷抵抗素子、Ｍａ１およびＭｂ１はデータを記憶するための記憶ノードを示している。

図２に本発明を用いたＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２に示したユニットセルＵＣが繰り返し配置されている。図３（ａ）〜（ｄ）に図２のレイアウト図のカットラインＡ−Ａ’〜Ｄ−Ｄ’における断面構造を示す。

まず図２および図３を参照して本発明のレイアウトについて説明する。
基板上に形成された埋め込み酸化膜層１０１などの絶縁膜上に平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等を行うことによりＮ＋拡散層（１０３ａ、１０３ｂ）となっている。平面状シリコン層（１０２ａ、１０２ｂ）はそれぞれ記憶ノード（Ｍａ１、Ｍｂ１）として機能する。Ｑａ１１およびＱａ２１はアクセストランジスタ、Ｑｄ１１およびＱｄ２１はドライバトランジスタ、Ｒａ１およびＲｂ１はポリシリコン等よりなるコンタクトプラグにより形成される負荷抵抗素子である。
本実施例では、１つのユニットセルＵＣは、埋め込み酸化膜層１０１上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードである平面状シリコン層１０２ａの上に、図の上側からアクセストランジスタＱａ１１及びドライバトランジスタＱｄ１１がそれぞれ配列されている。また、２列目には、第２の記憶ノードである平面状シリコン層１０２ｂの上に、図の上側からアクセストランジスタＱａ２１及びドライバトランジスタＱｄ２１がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。
図２及び図３から分かるように、第１の記憶ノードとして機能するＮ＋拡散層１０３ａ（平面状シリコン層１０２ａ）は、アクセストランジスタＱａ１１及びドライバトランジスタＱｄ１１に共通の拡散層として埋め込み酸化膜層１０１上に配置されている。また同様に、第２の記憶ノードとして機能するＮ＋拡散層１０３ｂ（平面状シリコン層１０２ｂ）は、アクセストランジスタＱａ２１及びドライバトランジスタＱｄ２１に共通の拡散層として埋め込み酸化膜層１０１上に配置されている。
平面状シリコン層１０２ａ上に形成されるコンタクト１１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｄ２１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ｂと接続され、平面状シリコン層１０２ｂ上に形成されるコンタクト１１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｄ１１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ａと接続される。アクセストランジスタＱａ１１上部に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱａ２１上部に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱａ１１およびＱａ２１のゲート電極から延在するゲート配線上に形成されるコンタクト１０７はワード線ＷＬ１に接続される。また、ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）上部に形成されるコンタクト（１０８ａ、１０８ｂ）はともに接地電位である配線層Ｖｓｓ１に接続される。ポリシリコン等により形成されたコンタクトプラグであるＲａ１およびＲｂ１は電源電位である配線層Ｖｃｃ１ａおよびＶｃｃ１ｂにそれぞれ接続される。
ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ１）、ノード接続配線（Ｎｂ１）、及び接地電位の配線Ｖｓｓ１を最下位の層で形成し、電源電位の配線（Ｖｃｃ１ａ、Ｖｃｃ１ｂ）をそれらの上位の層に形成し、それらの上位の層にビット線（ＢＬ１、ＢＬＢ１）を形成し、ワード線（ＷＬ１）を最上位の層で配線する構成が実現可能である。

本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ（Ｑａ１１、Ｑａ２１）については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。

続いて、図３の断面構造を参照して本発明について説明する。
図３（ａ）に示されるように、埋め込み酸化膜層１０１上に記憶ノード（Ｍａ１、Ｍｂ１）である平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等によりＮ+ソース拡散層（１０３ａ、１０３ｂ）として形成されている。Ｎ＋ソース拡散層１０３ａ上にアクセストランジスタＱａ１１を形成する柱状シリコン層１２１ａが形成され、Ｎ＋ソース拡散層１０３ｂ上にアクセストランジスタＱａ２１を形成する柱状シリコン層１２１ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＮ+ドレイン拡散層１１４が不純物注入などにより形成される。図には示していないが、アクセストランジスタＱａ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱａ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続され、アクセストランジスタＱａ１１およびＱａ２１のゲート電極より延在するゲート配線１１８ａ上に形成されるコンタクト１０７はワード線ＷＬ１に接続される。

図３（ｂ）に示されるように、埋め込み酸化膜層１０１上に記憶ノード（Ｍａ１、Ｍｂ１）である平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等によりＮ+ソース拡散層（１０３ａ、１０３ｂ）として形成されている。平面状シリコン層１０２ａ上には負荷抵抗素子であるポリシリコン等により形成されるコンタクトプラグＲａ１が形成されている。図には示していないが、ドライバトランジスタＱｄ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されるコンタクト１１１ａは記憶ノード接続配線Ｎｂ１を通じてN＋ソース拡散層１０２ｂ上に形成されるコンタクト１１０ｂに接続される。

図３（ｃ）に示されるように、埋め込み酸化膜層１０１上に記憶ノード（Ｍａ１、Ｍｂ１）である平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等によりＮ+ソース拡散層（１０３ａ、１０３ｂ）として形成されている。平面状シリコン層１０２ａ上にドライバトランジスタＱｄ１１を形成する柱状シリコン層１２２ａが形成され、平面状シリコン層１０２ｂ上にドライバトランジスタＱｄ２１を形成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＮ＋ドレイン拡散層１１４が不純物注入などにより形成されている。図には示していないが、ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）上に形成されるコンタクト（１０８ａ、１０８ｂ）はともに配線層を通して接地電位Ｖｓｓ１に接続される。

図３（ｄ）に示されるように、埋め込み酸化膜層１０１上に記憶ノードである平面状シリコン層１０２ａが形成され、上記平面状シリコン層１０２ａは不純物注入等によりＮ+ソース拡散層１０３ａとして形成されている。平面状シリコン層１０２ａ上にアクセストランジスタＱａ１１を構成する柱状シリコン層１２１ａと、ドライバトランジスタＱｄ１１を構成する柱状シリコン層１２２ａが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。それぞれの柱状シリコン層上部にはＮ＋ドレイン拡散層１１４が不純物注入などにより形成されている。図には示していないが、アクセストランジスタＱａ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、ドライバトランジスタＱｄ１１上に形成されるコンタクト１０８ａは電源電位配線Ｖｓｓ１ａに接続され、ポリシリコンプラグＲａ１は電源電位配線Ｖｃｃ１に接続される。また、ドレイン拡散層上のコンタクト１１０ａは記憶ノード接続配線Ｎａ１を通じて、ドライバトランジスタＱｄ２１のゲート電極から延在するゲート配線上に形成されるコンタクト１１１ｂに接続される。

本発明のＳＲＡＭを図２０の従来例と比較すると、まず本発明においては記憶ノードを埋め込み酸化膜に隣接した平面状シリコン層により形成しているため、図２０の従来例におけるデータをビット線に引き上げるためのコンタクト（６０３ａ、６０３ｂ）が必要なくなる。
また、本発明においては、記憶ノードを形成する２個の拡散層（１０３ａ、１０３ｂ）によりＳＲＡＭセルが形成されているが、図２０の従来例では３個の拡散層（６０７、６０７ａ、６０７ｂ）により形成されている。このため、本発明においては拡散層の面積効率が高く、より小さいＳＲＡＭ面積を設計しやすい。さらにそれらの拡散層が長方形のシンプルな形状で構成されているために、ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）によるパターン形状の補正が容易であり、小さいＳＲＡＭセル面積を実現するために適したレイアウトである。また、負荷抵抗素子（Ｒａ１、Ｒｂ１）は、従来例のようにポリシリコン配線層に配置されるのではなく、記憶ノードとして機能する拡散層（１０３ａ、１０３ｂ）の上に配置される。そのため、本発明では、トランジスタを配置する領域とは別の領域に負荷抵抗素子配置用のスペースを設ける必要がなく、従来例よりもＳＲＡＭ面積を縮小することができる。

本発明においては、負荷抵抗素子はポリシリコン等により形成されたコンタクトプラグにより形成される。負荷抵抗素子の抵抗値はポリシリコン成膜時の不純物の濃度により制御することができる。ポリシリコン等により形成されるコンタクトプラグは柱状シリコン層間の狭い領域にも形成することができるので、ＳＲＡＭセル面積の縮小に有効である。
なお、コンタクトプラグはポリシリコン等の半導体でなくても、ＴｉＮ等の抵抗の高い金属をプラグ全体に埋め込むことによっても形成することが可能である。
また、上記コンタクトプラグは本発明における実施例で示したレイアウト以外にもＳＲＡＭセルのレイアウトを微調整しながら最適なレイアウトにて配置することにより面積の小さいＳＲＡＭセルを設計することができる。

本発明においては、ゲート絶縁膜はＨｆＯ２などのＨｉｇｈ−ｋ膜で形成され、ゲート電極はＴｉＮやＴａＮなどの金属膜や、金属膜と一部がシリサイド化されたポリシリコンの積層構造で形成されることが好ましい。

また、本発明においては、上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が１ｅ−１７ｃｍ^-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなり、読み出しマージン等のＳＲＡＭ動作マージンが著しく劣化してしまうためである。この場合、トランジスタのしきい値調整はチャネル部の不純物濃度ではなく、ゲート材料の仕事関数を調整することにより行うことができる。

以下に本発明の半導体装置を形成するための製造方法の一例を図４〜図１５を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’間の断面図を示している。

図４に示されるように、埋め込み酸化膜１０１上にＳＯＩ層が膜厚１００ｎｍ〜４００ｎｍ程度形成されたＳＯＩ基板上に膜厚５０ｎｍ〜１００ｎｍ程度のシリコン窒化膜等のマスク１１９を成膜する。その後、柱状シリコン層のパターンをリソグラフィーにより形成し、エッチングすることにより、柱状シリコン層（１２１ａ、１２１ｂ、１２２ａ、１２２ｂ）を形成する。柱状シリコン層の直径は５〜５０ｎｍ程度、高さは３０〜３００ｎｍ程度である。このとき、柱状半導体底部に平面状シリコン層１２０を１０ｎｍ〜５０ｎｍ程度の厚さで形成しておく。

図５に示されるように、シリコン層を分離して、記憶ノードとなる平面状シリコン層（１０２ａ、１０２ｂ）を形成する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法の分離幅を持つ素子分離を形成することができる。その後、イオン注入などにより不純物を導入し、平面状シリコン層を柱状シリコン層下部のＮ＋ドレイン拡散層として形成する。このときに、不純物は埋め込み酸化膜１０１まで到達し、さらに不純物は柱状シリコン層の底部を覆うように分布するように注入条件を調整することが好ましい。また、シリコン窒化膜１１９により柱状シリコン層上部には不純物が導入されないようにする。

図６に示されるように、ゲート絶縁膜としてＨｆO２などのＨｉｇｈ−ｋ膜１１７をＣＶＤ法もしくはＡＬＤ法により１〜５ｎｍ程度の厚さで成膜する。続いて、ゲート導電膜としてＴｉＮやＴａＮなどのゲート導電膜１１８を１０〜５０ｎｍ程度の厚さで成膜する。

図７に示されるように、シリコン酸化膜１３１を成膜して柱状シリコン層間を埋め込む。

図８に示されるように、ＣＭＰによりシリコン酸化膜１３１、柱状シリコン層上部のゲート導電膜１１８、Ｈｉｇｈ−ｋ膜１１７を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部のシリコン窒化膜マスク１１９をＣＭＰのストッパーとして使用する。シリコン窒化膜マスク１１９をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図９に示されるように、ゲート長を決定するために、ゲート導電膜１１８およびシリコン酸化膜１３１をエッチバックして、柱状シリコン層側壁のゲート電極を形成する。このときに、ゲート導電膜１１８とシリコン酸化膜１３１をなるべく同じレートでエッチングし、なおかつシリコン窒化膜マスク１１９に対して高選択比を取るようなエッチング条件を使用する。

図１０に示されるように、シリコン窒化膜を成膜して、エッチバックすることにより、メタルゲートの上部にシリコン窒化膜サイドウォール１３２を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール１３２がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートは後工程のゲートエッチング時に保護されるため、ゲート電極をゲート導電膜の成膜膜厚分だけ自己整合的に形成することができる。

図１１に示されるように、メタルゲート上に残存するシリコン酸化膜１３１をウェットエッチにて除去する。

図１２に示されるように、レジストまたは多層レジスト１３３を用いて、リソグラフィーによりゲート配線パターンを形成する。

図１３に示されるように、レジスト１３３をマスクにして、ゲート底部およびゲート下のＨｉｇｈ−ｋ膜をエッチングし、除去する。これによりゲート配線（１１８ａ〜１１８ｃ）が形成される。上記のように、柱状シリコン層の上部にシリコン窒化膜を形成した構造において、ゲート上面をＣＭＰによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極の膜厚を自己整合的に制御することができるため、占有面積の縮小およびゲートと拡散層間の寄生抵抗の削減が可能である。

図１４に示されるように、シリコン窒化膜マスク１１９およびシリコン窒化膜サイドウォール１３２をウェット処理により除去する。その後、イオン注入などにより不純物を導入し、柱状シリコン層上部のＮ＋ソース拡散層１１４を形成する。

図１５に示されるように、負荷抵抗素子としてポリシリコン等により形成されたコンタクトプラグ（Ｒａ１、Ｒｂ１）を形成する。ポリシリコンの成膜時にリンやボロンなどの不純物を添加し、不純物濃度を調整することにより抵抗値を調整することができる。その後、通常のコンタクト（１０７、１０６ａ、１０８ａ、１１０ａ、１１１ａ、１０６ｂ、１０８ａ、１１０ａ、１１１ａ）を形成する。

本発明においては柱状シリコン層底部のＮ＋ドレイン拡散層（１０３ａ、１０３ｂ）が埋め込み酸化膜層１０１まで形成されるように不純物分布を設定し、さらにトランジスタ動作時には、柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や不純物濃度を設定することが好ましい。上記のようにＮ＋ドレイン拡散層（１０３ａ、１０３ｂ）の不純物分布を設定することにより、トランジスタの動作状態によらず柱状シリコン層の内部はフローティングボディ構造になり、基板電圧に影響されないトランジスタを形成することができる。また、Ｎ＋ドレイン拡散層（１０３ａ、１０３ｂ）の不純物を埋め込み酸化膜１０１まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することもできる。なお、図３の断面図においては、不純物は柱状シリコン層の底部を完全に覆うように拡散されているが、不純物は完全に柱状シリコン層底部を覆っていなくても動作上問題ない。

図１６に本実施例のＳＲＡＭセルレイアウトを示す。本実施例において実施例１と異なるのは以下の点である。記憶ノードである平面状シリコン層２０２ａと、ドライバトランジスタＱｄ２２のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト２１０ａにより接続され、記憶ノードである平面状シリコン層２０２ｂと、ドライバトランジスタＱｄ１２のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト２１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。

図１７に本実施例のＳＲＡＭセルレイアウトを示す。本実施例では、ＳＲＡＭセルアレイ内において図１７のユニットセルＵＣの１列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの２列目に配列されるトランジスタと配置構成が等しく、ユニットセルＵＣの２列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの１列目に配列されるトランジスタと配置構成が等しい。すなわち、図１７のユニットセルＵＣの一列目に配列されるトランジスタＱａ１３、Ｑｄ１３の上側には、二列目に配列されるトランジスタＱａ２３、Ｑｄ２３と同じトランジスタが上から順に配列される。したがって、アクセストランジスタＱａ１３の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタＱａ２３の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにＳＲＡＭセルを配置することで、アクセストランジスタＱａ１３のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線ＷＬ３へのコンタクト（３０７ａ、３０７ｂ）をそのゲート配線上で共有することができる。実施例１においてはワード線ＷＬ３へのコンタクト（３０７ａ、３０７ｂ）は記憶ノードと記憶ノードとの間に形成されていたが、本実施例においては、上下のＳＲＡＭセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、ＳＲＡＭセルの横方向の長さの縮小が可能である。
また、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、コンタクトよりなるノード接続配線（３１０ａ、３１０ｂ）を下位の層で、ワード線（ＷＬ３）及び接地電位の配線（Ｖｓｓ３ａ、Ｖｓｓ３ｂ）を中位の層で、ビット線の配線（ＢＬ３、ＢＬＢ３）と電源電位の配線Ｖｃｃ３を上位の層で配線する構成が実現可能である。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の構成に関しては実施例１と同一であるので説明を省略する。

図１８に本実施例のＳＲＡＭセルレイアウトを示す。本実施例において実施例３と異なる点は、ドライバトランジスタＱｄ１４とポリシリコンプラグＲａ４の位置が入れ替わっている点と、ドライバトランジスタＱｄ２４とポリシリコンプラグＲｂ４の位置が入れ替わっている点である。このため、ゲート配線のレイアウトが長方形形状になりゲート配線の形成が容易になる。また、本実施例においては電源配線（Ｖｃｃ４ａ、Ｖｃｃ４ｂ）がワード線ＷＬ４と平行に形成されており、接地配線Ｖｓｓ４がビット線（ＢＬ４、ＢＬＢ４）と平行に形成されている。
なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、実施例３と同様の構成が実現可能である。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。

図１９に本実施例のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。Ｅ／Ｒ型４Ｔ−ＳＲＡＭにおいては、アクセストランジスタに対してドライバトランジスタの駆動能力を上げることによって、読み出しマージンを改善することが可能である。本実施例のように、ドライバトランジスタを形成する柱状シリコン層の周囲長を大きくすることによりアクセストランジスタに対するドライバトランジスタの駆動能力を上げることができ、読み出しマージンを拡大することができる。
一方、書き込みマージンを改善したい場合には、ドライバトランジスタに対してアクセストランジスタの駆動能力を上げることが有効である。この場合には、アクセストランジスタを形成する柱状シリコン層の周囲長を大きくすることによって、ドライバトランジスタに対するアクセストランジスタの駆動能力を上げることによって、書き込みマージンを改善することが可能である。
しかし、柱状シリコン層の直径を大きくするとゲートによるチャネルの制御が弱くなるため、ショートチャネル効果が大きくなりトランジスタのオフリークが増加する。このため、柱状シリコン層の周囲長を増加する場合には、チャネル幅の増加によるトランジスタ能力の改善とショートチャネル効果によるオフリークの増加のトレードオフを考慮して行う必要がある。なお、柱状シリコン層の形状は円形のみでなく、楕円形や長方形などの形状にすることによって柱状シリコン層の周囲長を長くしても可能である。この場合には、ショートチャネル効果を抑制しつつ、トランジスタの能力を改善することが可能である。
上記のように、アクセストランジスタ、ドライバトランジスタのそれぞれの形状を変更することにより、各種ＳＲＡＭ特性を調整することができる。
なお、実施例１で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例１と同様の構成が実現可能である。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。

以上説明したように、本発明によれば４個のMOSトランジスタおよび２個の抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記MOSトランジスタがドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴであり、基板側に記憶ノードを形成したＳＲＡＭ構造による面積効率の改善、SOI基板を用いることによる狭い分離幅の素子分離、及びポリシリコン等により形成されたコンタクトプラグである負荷抵抗素子により、小さいメモリセル面積を持つＥ／Ｒ型４Ｔ−ＳＲＡＭを実現できる。

１０１、２０１、３０１、４０１、５０１：埋め込み酸化膜
１０２ａ、２０２ａ、３０２ａ、４０２ａ、５０２ａ、１０２ｂ、２０２ｂ、３０２ｂ、４０２ｂ、５０２ｂ：平面状シリコン層
１０３ａ、１０３ｂ：Ｎ＋ドレイン拡散層
１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ：アクセストランジスタソース拡散層上コンタクト
１０７、２０７、３０７ａ、４０７ａ、３０７ｂ、４０７ｂ、５０７：アクセストランジスタゲート配線上コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ：ドライバトランジスタソース拡散層上コンタクト
１１０ａ、５１０ａ、１１０ｂ、５１０ｂ：記憶ノード上コンタクト
１１１ａ、５１１ａ、１１１ｂ、５１１ｂ：ゲート配線上コンタクト
２１０ａ、２１０ｂ、３１０ａ、３１０ｂ、４１０ａ、４１０ｂ：共通コンタクト
１１４：Ｎ＋ソース拡散層
１１７：ゲート絶縁膜
１１８：ゲート電極
１１８ａ、１１８ｂ、１１８ｃ：ゲート配線
１１９：シリコン窒化膜
１２０：平面状シリコン層
１２１ａ、１２１ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ：ドライバトランジスタ柱状シリコン層
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
６０１ａ、６０１ｂ：アクセストランジスタ
６０２ａ、６０２ｂ：ドライバトランジスタ
６０３ａ、６０３ｂ、６０４ａ、６０４ｂ、６０５：コンタクト
６０６ａ、６０６ｂ、６０６ｃ：ゲート電極
６０７、６０７ａ、６０７ｂ：Ｎ＋下部拡散層
６０８：Ｎ＋上部拡散層
６１１：ＬＯＣＯＳ
Ｑａ１１、Ｑａ２１、Ｑａ１２、Ｑａ２２、Ｑａ１３、Ｑａ２３、Ｑａ１４、Ｑａ２４、Ｑａ１５、Ｑａ２５：アクセストランジスタ
Ｑｄ１１、Ｑｄ２１、Ｑｄ１２、Ｑｄ２２、Ｑｄ１３、Ｑｄ２３、Ｑｄ１４、Ｑｄ２４、Ｑｄ１５、Ｑｄ２５：ドライバトランジスタ
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬＢ１、ＢＬＢ２、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ６：ビット線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６：ワード線
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３ａ、Ｖｓｓ３ｂ、Ｖｓｓ４、Ｖｓｓ５、Ｖｓｓ６：接地電位線
Ｖｃｃ１ａ、Ｖｃｃ１ｂ、Ｖｓｓ２ａ、Ｖｃｃ２ｂ、Ｖｃｃ３、Ｖｃｃａ、Ｖｃｃ４ｂ、Ｖｃｃ５ａ、Ｖｃｃ５ｂ、Ｖｃｃ６：接地電位線
Ｎａ１、Ｎｂ１、Ｎａ５、Ｎｂ５：ノード接続配線
Ｍａ１、Ｍｂ１、Ｍａ６、Ｍｂ６：記憶ノード
Ｒａ１、Ｒｂ１、Ｒａ２、Ｒｂ２、Ｒａ３、Ｒｂ３、Ｒａ４、Ｒｂ４、Ｒａ５、Ｒｂ５、Ｒａ６、Ｒｂ６：負荷抵抗素子

Claims (7)

1. ４個のＭＯＳトランジスタ及び２個の負荷抵抗素子が基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
   前記４個のＭＯＳトランジスタの各々は、
   メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
   メモリにアクセスするための第１及び第２のNMOSのアクセストランジスタにおいて、
   N型の導電型を持つ第１の拡散層、第１の柱状半導体層及びN型の導電型を持つ第２の拡散層が、基板上に垂直方向に階層的に配置され、
   前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁にゲートが形成されており、
   記憶ノードを駆動する第１及び第２のNMOSのドライバトランジスタにおいて、
   N型の導電型を持つ第３の拡散層、第２の柱状半導体層及びN型の導電型を持つ第４の拡散層が、基板上に垂直方向に階層的に配置され、
   前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第２の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁にゲートが形成されており、前記第３の拡散層の上端は、前記第４の拡散層の下端より低い位置にあり、
   前記第１のＮＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
   前記第２のＮＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
   前記第１のＮＭＯＳのアクセストランジスタの底部に形成される前記第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成される前記第３の拡散層は、直接接続され、前記直接接続された第１の拡散層及び第３の拡散層は、データを保持する第１の記憶ノードとして機能し、
   前記第２のＮＭＯＳのアクセストランジスタの底部に形成される前記第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成される前記第３の拡散層は、直接接続され、前記直接接続された第１の拡散層及び第３の拡散層は、データを保持する第２の記憶ノードとして機能し、
   前記２個の負荷抵抗素子の各々を、前記第１の記憶ノードとして機能する拡散層上、及び、前記第２の記憶ノードとして機能する拡散層上に配置し、
   前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、
   前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
   前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
   前記第２のＮＭＯＳのアクセストランジスタは２行２列目に配列され、
   前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列されていることを特徴とする半導体記憶装置。
2. 前記２個の負荷抵抗素子は、
   前記第１の記憶ノードとして機能する拡散層上に形成された半導体又は金属よりなる第１のコンタクトプラグ及び前記第２の記憶ノードとして機能する拡散層上に形成された半導体又は金属よりなる第２のコンタクトプラグとして形成されることを特徴とする請求項１に記載の半導体記憶装置。
3. 第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
   前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項１に記載の半導体記憶装置。
5. ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
   又はドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項１に記載の半導体記憶装置。
6. 前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、
   前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
   前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
   前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
   前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
7. 前記第１及び第２のＮＭＯＳのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項６に記載の半導体記憶装置。

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