JPWO2013121537A1 - 半導体記憶装置 - Google Patents

Abstract

縦型トランジスタＳＧＴで構成されたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積を実現する。４個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記ＭＯＳトランジスタはバルク基板上に形成されたドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴであり、アクセストランジスタのゲートをワードラインとして横方向に隣接する複数のセルで共通化し、ワードラインへのコンタクトを複数のセルごとに１個形成することにより、非常に小さいメモリセル面積を持つＣＭＯＳ型Ｌｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭを実現することができる。

Description

本発明は半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなる半導体記憶装置に関する。

半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２−１８８９６６号公報）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。

ＳＧＴを用いてＬＳＩ（大規模集積回路）を構成する場合、それらのキャッシュ用メモリとしてＳＧＴの組み合わせで構成されるＳＲＡＭを用いることが必須である。近年、ＬＳＩに搭載されるＳＲＡＭに対する大容量化の要求は非常に強いため、ＳＧＴを用いた場合にも小さいセル面積を持つＳＲＡＭを実現することが必須である。

特許文献２（特開２０１１−６１１１０号公報）に４個のＳＧＴを用いてバルク基板上に形成されたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭが示されている。Ｌｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭの等価回路図を図１に示す。また、特許文献２のＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭの平面図を図２０に、断面図を図２１に示す。

図１に示したＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭの等価回路を用いて、Ｌｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭの動作原理について以下に示す。Ｌｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭはＰＭＯＳであるメモリにアクセスするための２個のアクセストランジスタとＮＭＯＳであるメモリを駆動するための２個のドライバトランジスタの計４個のトランジスタにより構成されている。

以下に図１のメモリセルの動作の一例として、記憶ノードＱａ１に“Ｌ”のデータが、記憶ノードＱｂ１に“Ｈ”のデータが記憶されている場合のデータの保持動作について説明する。データ保持中はワード線ＷＬ１、ビット線ＢＬ１およびＢＬＢ１はすべて“Ｈ”電位に駆動されている。アクセストランジスタ（Ｑｐ１１、Ｑｐ２１）のオフリーク電流はドライバトランジスタのオフリーク電流より、例えば１０倍〜１０００倍程度大きくなるように設定されている。このため、記憶ノードＱｂ１の“Ｈ”レベルはアクセストランジスタＱｐ２１を通してビット線ＢＬＢ１から記憶ノードＱｂ１にＯｆｆリーク電流が流れることにより保持される。一方、記憶ノードＱａ１の“Ｌ”レベルはドライバトランジスタＱｎ１１により安定して保持される。

図２０に特許文献２の実施例１のＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２０に示したユニットセルＵＣが繰り返し配置されている。図２１（ａ）〜（ｄ）に図２０のレイアウト図のカットラインＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ’における断面構造をそれぞれ示す。

まず、図２０及び図２１を用いて特許文献２の実施例１のＳＲＡＭセルのレイアウトについて説明する。基板のＳＲＡＭセルアレイ内には第１のウェル６０１ａであるｎ−ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層は分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６は第１のｐ＋拡散層６０３ａと第１のｎ＋拡散層６０４ａにより形成され、基板表面に形成される第１のシリサイド層６１３ａによって接続される。同様に、基板上の拡散層により形成される第２の記憶ノードＱｂ６は第２のｐ＋拡散層６０３ｂと第２のｎ＋拡散層６０４ｂにより形成され、基板表面に形成される第２のシリサイド層６１３ｂによって接続される。第１のウェル６０１ａであるｎ−ｗｅｌｌと同一の導電型を持つｎ＋拡散層から基板へのリークを抑制するために、第１のウェルの上部に第１のウェルと異なる導電型の拡散層である第１のリーク防止拡散層６０１ｂまたは第２のリーク防止拡散層６０１ｃが形成される。第１及び第２のリーク防止拡散層は素子分離層１０２により各々の基板上の拡散層ごとに分離されている。

Ｑｐ１６およびＱｐ２６はＰＭＯＳであるメモリセルにアクセスするためのアクセストランジスタであり、Ｑｎ１６およびＱｎ２６はＮＭＯＳであるメモリセルを駆動するドライバトランジスタである。

１つのユニットセルＵＣは、基板上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードＱａ６上に、図の上側からアクセストランジスタＱｐ１６及びドライバトランジスタＱｎ１６がそれぞれ配列されている。また、２列目には、第２の記憶ノードＱｂ６上に、図の上側からアクセストランジスタＱｐ２６及びドライバトランジスタＱｎ２６がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。

第１の記憶ノードＱａ６上に形成されるコンタクト６１０ａはノード接続配線Ｎａ６によりドライバトランジスタＱｎ２６のゲート電極より延在するゲート配線上に形成されるコンタクト６１１ｂと接続される。また、第２の記憶ノードＱｂ６上に形成されるコンタクト６１０ｂはノード接続配線Ｎｂ６によりドライバトランジスタＱｎ１６のゲート電極より延在するゲート配線上に形成されるコンタクト６１１ａと接続される。アクセストランジスタＱｐ１６上部に形成されるコンタクト６０６ａはビット線ＢＬ６に接続され、アクセストランジスタＱｐ２６上部に形成されるコンタクト６０６ｂはビット線ＢＬＢ６に接続される。アクセストランジスタＱｐ１６及びアクセストランジスタＱｐ２６のゲート電極から延在するゲート配線上に形成される共通のコンタクト６０７はワード線ＷＬ６に接続される。ドライバトランジスタ（Ｑｎ１６、Ｑｎ２６）上部に形成されるコンタクト（６０８ａ、６０８ｂ）は接地電位である配線層Ｖｓｓ６に接続される。

続いて、図２１の断面図を用いて特許文献２のＳＲＡＭセルの構造について説明する。図２１（ａ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル６０１ａであるｎ−ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６には不純物注入等により第１のｐ＋ドレイン拡散層６０３ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により第２のｐ＋ドレイン拡散層６０３ｂが形成されている。また、第１、第２のｐ＋ドレイン拡散層（６０３ａ、６０３ｂ）上には第１、第２のシリサイド層（６１３ａ、６１３ｂ）がそれぞれ形成されている。ｐ＋ドレイン拡散層６０３ａ上にアクセストランジスタＱｐ１６を構成する柱状シリコン層６２１ａが形成され、ｐ＋ドレイン拡散層６０３ｂ上にアクセストランジスタＱｐ２６を構成する柱状シリコン層６２１ｂが形成される。

それぞれの柱状シリコン層の周囲にはゲート絶縁膜６１７およびゲート電極６１８が形成されている。柱状シリコン層上部にはｐ＋ソース拡散層６１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層６１５が形成されている。アクセストランジスタＱｐ１６上に形成されるコンタクト６０６ａはビット線ＢＬ６に接続され、アクセストランジスタＱｐ２６上に形成されるコンタクト６０６ｂはビット線ＢＬＢ６に接続され、アクセストランジスタＱｐ１６およびＱｐ２６のゲートより延在するゲート配線６１８ａ上に形成されるコンタクト６０７はワード線ＷＬ６に接続される。

図２１（ｂ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル６０１ａであるｎ−ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６には不純物注入等により第１のｎ＋ドレイン拡散層６０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により第２のｎ＋ドレイン拡散層６０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層上には第１、第２のシリサイド層（６１３ａ、６１３ｂ）がそれぞれ形成されている。第１のドレイン拡散層６０４ａ上に形成されるコンタクト６１１ａは第１のｐ＋ドレイン拡散層６０３ａと第１のｎ＋ドレイン拡散層６０４ａの境界付近上に形成され、記憶ノード接続配線Ｎｂ６を通じてドライバトランジスタＱｎ１６のゲート電極から延在するゲート配線６１８ｂ上に形成されるコンタクト６１１ａに接続される。

第１のウェルと同一の導電型を持つ第１のｎ＋拡散層６０４ａから基板へのリークを抑制するために、第１のｎ＋拡散層の下部かつ第１のウェルの上部に第１のウェルと異なる導電型を持つ第１のリーク防止拡散層６０１ｂが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層６０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部に第１のウェルと異なる導電型を持つ第２のリーク防止拡散層６０１ｃが形成される。

図２１（ｃ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ−ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６には不純物注入等により第１のｎ＋ドレイン拡散層６０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により第２のｎ＋ドレイン拡散層６０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層（６０４ａ、６０４ｂ）表面には第１、第２のシリサイド層（６１３ａ、６１３ｂ）がそれぞれ形成されている。第１のウェルと同一の導電型を持つ第１のｎ＋拡散層６０４ａから基板へのリークを抑制するために、第１のｎ＋拡散層の下部かつ第１のウェルの上部に第１のウェルと異なる導電型を持つ第１のリーク防止拡散層６０１ｂが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層６０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第２のリーク防止拡散層６０１ｃが形成される。

第１のｎ＋ドレイン拡散層６０４ａにドライバトランジスタＱｎ１６を形成する柱状シリコン層６２２ａが形成され、第２のｎ＋ドレイン拡散層６０４ｂにドライバトランジスタＱｎ２６を形成する柱状シリコン層６２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜６１７およびゲート電極６１８が形成されている。柱状シリコン層上部にはｎ＋ソース拡散層６１４が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層６１５が形成されている。ドライバトランジスタ（Ｑｎ１６、Ｑｎ２６）上に形成されるコンタクト（６０８ａ、６０８ｂ）はともに配線層を通して接地電位Ｖｓｓ６に接続される。

図２１（ｄ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ−ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により、第２のｐ＋ドレイン拡散層６０３ｂおよび第２のｎ＋ドレイン拡散層６０４ｂが形成される。ドレイン拡散層上には第２のシリサイド層６１３ｂが形成され、第２のシリサイド層６１３ｂによって第２のｐ＋ドレイン拡散層６０３ｂと第２のｎ＋ドレイン拡散層６０４ｂは直接接続されている。第１のウェルと同一の導電型を持つ第２のｎ＋拡散層６０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部に第１のウェル６０１ａと異なる導電型を持つ第２のリーク防止拡散層が形成される。

第２のｐ＋ドレイン拡散層６０３ｂ上にアクセストランジスタＱｐ２６を構成する柱状シリコン層６２２ｂが形成され、第２のｎ＋ドレイン拡散層６０４ｂ上にドライバトランジスタＱｎ２６を構成する柱状シリコン層６２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜６１７およびゲート電極６１８が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層６１５が形成されている。アクセストランジスタＱｐ２６上に形成されるコンタクト６０８ｂはビット線ＢＬＢ６に接続され、ドライバトランジスタＱｎ２６上に形成されるコンタクト６０８ｂは電源電位配線Ｖｓｓ６に接続される。

ドライバトランジスタＱｎ２６のゲート電極から延在するゲート配線６１８ｃ上にはコンタクト６１０ｂが形成され、コンタクト６１０ｂは記憶ノード接続配線Ｎａ６を通じて第１のドレイン拡散層上に形成されるコンタクト６１１ａに接続される。第２のｎ＋ドレイン拡散層６０４ｂ上にはコンタクト６１１ｂが形成され、記憶ノード接続配線Ｎｂ６を通じてドライバトランジスタＱｎ１６のゲート電極から延在するゲート配線６１８ｂ上に形成されたコンタクト６１１ａに接続される。

特開平２−１８８９６６号公報 特開２０１１−６１１１０号公報

図２０及び図２１の４Ｔ−ＳＲＡＭセルにおいては、アクセストランジスタ間のゲート上に形成されるワード線コンタクトにより、上下方向にデッドスペースが発生し、効率的に小さいＳＲＡＭセルを形成することができない。

本発明は上記の事情に鑑みてなされたものであり、従来提案されていたＳＧＴを用いたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭより、さらにセル面積の小さいＳＧＴを用いたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭセルを実現することを目的とする。

本発明に係る半導体記憶装置は、
４個のＭＯＳトランジスタが基板上に配列された複数のスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタは、
Ｐ型の第１の拡散層、第１の柱状半導体層及びＰ型の第２の拡散層が、基板上に垂直方向に階層的に配置され、前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁に第１のゲートが形成されており、
メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタは、
Ｎ型の第３の拡散層、第２の柱状半導体層及びＮ型の第４の拡散層が、基板上に垂直方向に階層的に配置され、前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第１の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁に第２のゲートが形成されており、
前記第１のＰＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記第２のＰＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記基板には該基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
前記第１のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続され、
前記第２のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
前記Ｎ型の第３の拡散層又はＰ型第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続されており、
前記第１及び前記第２のＰＭＯＳのドライバトランジスタのそれぞれのゲートは第１のゲート配線により互いに接続され、前記第１のゲート配線は隣接する２以上の複数のメモリセルにおける前記第１及び前記第２のＰＭＯＳのアクセストランジスタのそれぞれのゲートと互いに接続されることによりワード線を形成しており、
２以上の隣接する複数のメモリセルごとに、ワード線である前記第１のゲート配線上に第１のコンタクトが形成されることを特徴とする。

上記発明に係る半導体記憶装置において、前記ワード線である前記第１のゲート配線上に前記第１のコンタクトが形成される領域において、メモリセルと同様にピラーを配置することができる。

上記発明に係る半導体記憶装置において、
前記第１のＮＭＯＳのドライバトランジスタのゲートより延在する第２のゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通の第２のコンタクトにより接続され、
前記第２のＮＭＯＳのドライバトランジスタのゲートより延在する第３のゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通の第３のコンタクトにより接続されるようにすることができる。

上記発明に係る半導体記憶装置において、
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又は、
又は前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこととすることができる。

上記発明に係る半導体記憶装置において、
前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることとすることができる。

上記発明に係る半導体記憶装置において、
前記４個のＭＯＳトランジスタは、
前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは隣接して配列され、
前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタの隣接方向に直交する一方の方向において前記第１のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと隣接して配列され、
前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタの隣接方向に直交する他方の方向において前記第２のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと隣接して配列されていることとすることができる。

本発明のＳＲＡＭを示す等価回路である。 本発明の第１の実施例を示すＳＲＡＭの平面図である。 本発明の第１の実施例を示すＳＲＡＭの平面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の第１の実施例を示すＳＲＡＭの断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の第２の実施例を示すＳＲＡＭの平面図である。 本発明の第３の実施例を示すＳＲＡＭの平面図である。 本発明の第４の実施例を示すＳＲＡＭの平面図である。 本発明の第５の実施例を示すＳＲＡＭの平面図である。 本発明の第５の実施例を示すＳＲＡＭの平面図である。 従来のＳＧＴを用いたＳＲＡＭを示す平面図である。 従来のＳＧＴを用いたＳＲＡＭを示す断面図である。 従来のＳＧＴを用いたＳＲＡＭを示す断面図である。 従来のＳＧＴを用いたＳＲＡＭを示す断面図である。 従来のＳＧＴを用いたＳＲＡＭを示す断面図である。

〔実施例１〕
図１に本発明に用いたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｓｓ１は接地電位、Ｑｐ１１およびＱｐ２１はメモリセルにアクセスするためおよび記憶ノードを“Ｈ”にチャージする機能を備えたアクセストランジスタ、Ｑｎ１１およびＱｎ２１はメモリセルのデータをＲｅａｄするために記憶ノードを駆動するドライバトランジスタ、Ｑａ１およびＱｂ１はデータを記憶するための記憶ノードを示している。

図２に本発明の実施例１におけるＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２に示したユニットセルＵＣが繰り返し配置されている。図４（ａ）〜（ｄ）に図２のレイアウト図のカットラインＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ’における断面構造をそれぞれ示す。

まず図２及び図４を参考にして本実施例のレイアウトについて説明する。基板のＳＲＡＭセルアレイ内には第１のウェル１０１ａであるｎ−ｗｅｌｌが形成され、酸化膜などの絶縁膜によりなる素子分離層１０２により基板上の拡散層は分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１は第１のｐ＋拡散層１０３ａと第１のｎ＋拡散層１０４ａにより形成され、基板表面に形成される第１のシリサイド層１１３ａによって接続される。同様に、基板上の拡散層により形成される第２の記憶ノードＱｂ１は第２のｐ＋拡散層１０３ｂと第２のｎ＋拡散層１０４ｂにより形成され、基板表面に形成される第２のシリサイド層１１３ｂによって接続される。第１のウェル１０１ａであるｎ−ｗｅｌｌと同一の導電型を持つｎ＋拡散層から基板へのリークを抑制するために、第１及び第２のｎ＋拡散層の下部かつ第１のウェル１０１ａの上部に第１のウェルと異なる導電型を持つ第２のリーク防止拡散層１０１ｂ及び第３のリーク防止拡散層１０１ｃが形成される。第１及び第２のリーク防止拡散層は素子分離層１０２により各々の基板上の拡散層ごとに分離されている。

Ｑｐ１１およびＱｐ２１はＰＭＯＳであるメモリセルにアクセスするためのアクセストランジスタであり、Ｑｎ１１およびＱｎ２１はＮＭＯＳであるメモリセルを駆動するドライバトランジスタである。

本実施例では、１つのユニットセルＵＣは、基板上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードＱａ１上に、図の上側からアクセストランジスタＱｐ１１及びドライバトランジスタＱｎ１１がそれぞれ配列されている。また、２列目には、第２の記憶ノードＱｂ１上に、図の上側からアクセストランジスタＱｐ２１及びドライバトランジスタＱｎ２１がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。

第１の記憶ノードＱａ１上に形成されるコンタクト１１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｎ２１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ｂと接続される。また、第２の記憶ノードＱｂ１上に形成されるコンタクト１１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｎ１１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ａと接続される。アクセストランジスタＱｐ１１上部に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｐ２１上部に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱｐ１１およびＱｐ２１のゲート電極から延在するゲート配線１１８ａはワード線として横方向に隣接する複数のメモリセルに接続されている。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）上部に形成されるコンタクト（１０８ａ、１０８ｂ）は接地電位である配線層Ｖｓｓ１に接続される。

ビット線の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。

なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ１）、ノード接続配線（Ｎｂ１）、及び接地電位の配線Ｖｓｓ１は、ビット線（ＢＬ１、ＢＬＢ１）より下位の層で配線する構成が実現可能である。

図２にｎ＋注入領域１２５およびｐ＋注入領域１２４を示す。本実施例のＳＲＡＭセルアレイ領域においてはｎ＋注入領域１２５およびｐ＋注入領域１２４を形成するパターンは単純なライン＆スペースにより形成される。このため寸法ズレや位置合わせのズレの影響が小さく、ｎ＋注入領域とｐ＋注入領域の境界付近の寸法のマージンを最小に抑えることができ、図面上で言えば、ＳＲＡＭセルの縦方向の長さ（各ＳＲＡＭセルの接続方向の長さ）の縮小に有効である。

図３（ａ）に複数のＳＲＡＭメモリセルからなるＳＲＡＭメモリセルアレイの一部の平面図を示す。同図におけるＣｅｌｌ ａｒｒａｙ Ａｒｅａにおいては複数のメモリセルが横方向に配置されており、横方向に配置された複数のメモリセルにおいて、ワード線１１８ａが共通化されている。ワード線はＣｏｎｔａｃｔ Ａｒｅａに形成されたコンタクト１０７により上層の配線に接続され、必要に応じて配線層で裏打ちされる。このため、特許文献２のＳＲＡＭセルとは異なり、各々のセルにワード線へのコンタクトを形成する必要がないので、ＳＲＡＭセル面積を縮小することができる。

ワード線１１８ａに複数のセルを接続することにより、ワード線コンタクト１０７から遠い側のセルにおいてはワード線の信号の遅延による読み出しや書き込みの遅延が問題になる可能性がある。このため、ワード線に接続するセルの数は読み出しや書き込みの遅延が問題ない範囲で決めることができる。

図３（ｂ）に他の場合における複数のＳＲＡＭセルからなるＳＲＡＭセルアレイの一部の平面図を示す。図におけるＣｅｌｌ ａｒｒａｙ Ａｒｅａにおいても同様に、複数のメモリセルが横方向に配置されており、横方向に配置されたメモリセルにおいて、ワード線１１８ａが共通化されている。しかし、図３（ｂ）においてはＣｏｎｔａｃｔ Ａｒｅａにおいても、Ｃｅｌｌ ａｒｒａｙ Ａｒｅａと同様にピラーが配置されている。このようにＣｏｎｔａｃｔ Ａｒｅａにおいてもピラーをメモリセル領域と同じパターンで配置することにより、Ｃｏｎｔａｃｔ ＡｒｅａにおいてもＣｅｌｌ ａｒｒａｙ内と同じピラー配置の規則性を保つことができるため、Ｃｏｎｔａｃｔ Ａｒｅａに隣接するピラーとＣｏｎｔａｃｔ Ａｒｅａに隣接していないピラー間の寸法の差を小さくすることができ、Ｃｏｎｔａｃｔ Ａｒｅａに隣接するＳＧＴの特性とＣｏｎｔａｃｔ Ａｒｅａに隣接していないＳＧＴ特性の誤差を最小限に抑えることができる。

図３（ａ）（ｂ）においては、一例として実施例１のレイアウトを用いてワード線及びワード線コンタクトの構成について述べたが、実際には実施例１のレイアウトに限定されるものではなく、他の実施例のレイアウトにおいても同様なワード線及びワード線コンタクトの構成を適用することができる。

本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ（Ｑｐ１１、Ｑｐ２１）については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。

続いて、図４の断面構造を参照して本発明のＳＲＡＭの構造について説明する。図４（ａ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル１０１ａであるｎ−ｗｅｌｌが形成され、酸化膜などの絶縁膜により形成される素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１には不純物注入等により第１のｐ＋ドレイン拡散層１０３ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により第２のｐ＋ドレイン拡散層１０３ｂが形成されている。また、第１、第２のｐ＋ドレイン拡散層（１０３ａ、１０３ｂ）上には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。ｐ＋ドレイン拡散層１０３ａ上にアクセストランジスタＱｐ１１を構成する柱状シリコン層１２１ａが形成され、ｐ＋ドレイン拡散層１０３ｂ上にアクセストランジスタＱｐ２１を構成する柱状シリコン層１２１ｂが形成される。

それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはｐ＋ソース拡散層１１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｐ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱｐ１１およびＱｐ２１のゲート電極から延在するゲート配線１１８ａはワード線として横方向に隣接する複数のメモリセルに接続されている。

図４（ｂ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル１０１ａであるｎ−ｗｅｌｌが形成され、酸化膜などの絶縁膜により形成される素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１には不純物注入等により第１のｎ＋ドレイン拡散層１０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により第２のｎ＋ドレイン拡散層１０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層上には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。第１のドレイン拡散層１０４ａ上に形成されるコンタクト１１１ａは第１のｐ＋ドレイン拡散層１０３ａと第１のｎ＋ドレイン拡散層１０４ａの境界付近上に形成され、記憶ノード接続配線Ｎａ１を通じてドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されるコンタクト１１１ａに接続される。

第１のウェルと同一の導電型を持つ第１のｎ＋拡散層１０４ａから基板へのリークを抑制するために、第１のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第１のリーク防止拡散層１０１ｂが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第２のリーク防止拡散層１０１ｃが形成される。第１及び第２のリーク防止拡散層の底部は素子分離層の底部より浅く形成されており、第１及び第２のリーク防止拡散層は素子分離層により分離されている。

図４（ｃ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ−ｗｅｌｌが形成され、素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１には不純物注入等により第１のｎ＋ドレイン拡散層１０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により第２のｎ＋ドレイン拡散層１０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層（１０４ａ、１０４ｂ）表面には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。第１のウェルと同一の導電型を持つ第１のｎ＋拡散層１０４ａから基板へのリークを抑制するために、第１のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第１のリーク防止拡散層１０１ｂが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェルと異なる導電型を持つ第２のリーク防止拡散層１０１ｃが形成される。第１及び第２のリーク防止拡散層の底部は素子分離層の底部より浅く形成されており、第１及び第２のリーク防止拡散層は素子分離層により分離されている。

第１のｎ＋ドレイン拡散層１０４ａにドライバトランジスタＱｎ１１を形成する柱状シリコン層１２２ａが形成され、第２のｎ＋ドレイン拡散層１０４ｂにドライバトランジスタＱｎ２１を形成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはｎ＋ソース拡散層１１４が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）上に形成されるコンタクト（１０８ａ、１０８ｂ）はともに配線層を通して接地電位Ｖｓｓ１に接続される。

図４（ｄ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ−ｗｅｌｌが形成され、素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により、第２のｐ＋ドレイン拡散層１０３ｂおよび第２のｎ＋ドレイン拡散層１０４ｂが形成される。ドレイン拡散層上には第２のシリサイド層１１３ｂが形成され、第２のシリサイド層１１３ｂによって第２のｐ＋ドレイン拡散層１０３ｂと第２のｎ＋ドレイン拡散層１０４ｂは直接接続されている。第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェル１０１ａと異なる導電型を持つ第２のリーク防止拡散層１０１ｃが形成される。本実施例においてはシリサイドによってＮ＋ソース拡散層とＰ＋ソース拡散層が接続されているが、Ｎ＋ソース拡散層とＰ＋ソース拡散層間の接触抵抗が十分小さい場合にはシリサイドを形成する必要はない。また、シリサイドでＮ＋ソース拡散層とＰ＋ソース拡散層を接続する代わりにコンタクトでＮ＋ソース拡散層とＰ＋ソース拡散層で裏打ちすることによって接続したり、他の方法でＮ＋ソース拡散層とＰ＋ソース拡散層を接続してもよい。

図４（ｅ）に図３（ａ）のＥ−Ｅ’における断面構造を示す。基板上に左側のセル及び右側のセルのシリコン層よりなるＰ＋ソース拡散層１０３が形成されている。それぞれのソース拡散層上にはシリサイド層１１３が形成されている。それぞれのＰ＋ソース拡散層領域１０３上にアクセストランジスタを形成する柱状シリコン層１２１が形成され、Ｐ＋ソース拡散層領域１０３上にアクセストランジスタを形成する柱状シリコン層１２１が形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＰ＋ドレイン拡散層領域１１６が不純物注入などにより形成され、ドレイン拡散層領域表面にはシリサイド層１１５が形成されている。それぞれのアクセストランジスタ上に形成されるコンタクト１０６はビット線に接続され、ワード線１１８ａ上に形成されるコンタクト１０７は上層の配線層により形成されるより低抵抗なワード線に接続される。

第２のｐ＋ドレイン拡散層１０３ｂ上にアクセストランジスタＱｐ２１を構成する柱状シリコン層１２２ｂが形成され、第２のｎ＋ドレイン拡散層１０４ｂ上にドライバトランジスタＱｎ２１を構成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続され、ドライバトランジスタＱｎ２１上に形成されるコンタクト１０８ｂは電源電位配線Ｖｓｓ１に接続される。

ドライバトランジスタＱｎ２１のゲート電極から延在するゲート配線１１８ｃ上にはコンタクト１１１ｂが形成され、コンタクト１１１ｂは記憶ノード接続配線Ｎａ１を通じて第１のドレイン拡散層上に形成されるコンタクト１１０ａに接続される。第２のｎ＋ドレイン拡散層１０４ｂ上または第２のｐ＋ドレイン拡散層１０３ｂ上にはコンタクト１１０ｂが形成され、記憶ノード接続配線Ｎｂ１を通じてドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されたコンタクト１１１ａに接続される。

図５（ａ）〜（ｄ）に示されるように、第１のウェル２０１ａがｐ−ｗｅｌｌであり、ｐ＋拡散層と第１のウェルとの間に第１のリーク防止拡散層２０１ｂ及び第２のリーク防止拡散層２０１ｃであるＮ型拡散層が形成される構造においても、同様にＳＲＡＭセルを形成することができる。この場合には、ｐ＋ドレイン拡散層２０３aの下部かつ第１のウェルの上部に第１のリーク防止拡散層２０１ｂが形成され、ｐ＋ドレイン拡散層２０３ｂの下部かつと第１のウェルの上部に第２のリーク防止拡散層２０１ｃが形成されることにより、拡散層から第１のウェルへのリークを抑制することができる。

以下に本発明の半導体装置を形成するための製造方法の一例を図６〜図１４を参照して説明する。各図において（ａ）は平面図、（ｂ）はＤ−Ｄ’間の断面図を示している。

図６に示されるように、基板上にシリコン窒化膜等を成膜して、柱状シリコン層（１２１ａ、１２２ａ、１２１ｂ、１２２ｂ）のパターンをリソグラフィーにより形成し、エッチングすることにより、シリコン窒化膜マスク１１９および柱状シリコン層（１２１ａ、１２２ａ、１２１ｂ、１２２ｂ）を形成する。続いて、不純物注入などにより、ＳＲＡＭセルアレイ内に第１のウェル１０１ａであるｎ−ｗｅｌｌを形成する。

図７に示されるように、素子分離層１０２を形成する。素子分離層は、まず溝パターンをエッチングして、ＣＶＤ等により溝パターンに酸化膜などの絶縁膜を埋め込み、余分な基板上の酸化膜をドライエッチやウェットエッチなどにより取り除く方法等により形成する。これにより、基板上に第１の記憶ノードＱａ１および第２の記憶ノードＱｂ１となる拡散層のパターンが形成される。

図８に示されるように、ｐ＋注入領域１２４およびｎ＋注入領域１２５にそれぞれイオン注入などにより不純物を導入し、基板上に柱状シリコン層下部のドレイン拡散層（１０３ａ、１０３ｂ、１０４ａ、１０４ｂ）を形成する。第１のウェル１０１ａであるｎ−ｗｅｌｌと同一の導電型を持つｎ＋拡散層１０４ｂから基板へのリークを抑えるために第２のリーク防止拡散層１０１ｃが形成される。第２のリーク防止拡散層１０１ｃはｎ＋注入領域１２５のマスクを用いて不純物注入などを行うことなどにより形成することができる。

図９に示されるように、ゲート絶縁膜１１７およびゲート導電膜１１８を成膜する。ゲート絶縁膜１１７は酸化膜やＨｉｇｈ−ｋ膜により形成される。また、ゲート導電膜はポリシリコンや金属膜またはそれらの積層構造により形成される。

図１０に示されるように、レジスト等１３３を用いて、リソグラフィーによりゲート配線パターンを形成する。

図１１に示されるように、レジスト１３３をマスクにして、ゲート導電膜１１７及びゲート絶縁膜１１８をエッチングし、除去する。これによりゲート配線（１１８ａ〜１１８ｃ）が形成される。その後、ピラー上のマスク１１９を除去する。

図１２に示されるように、シリコン窒化膜等の絶縁膜を成膜後、エッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜等の絶縁膜１３４で覆う構造にする。

図１３に示されるようにｐ＋注入領域１２４およびｎ＋注入領域１２５にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層（１１４、１１６）を形成する。続いて、Ｎｉなどの金属をスパッタして、熱処理を行うことにより、ドレイン拡散層上のシリサイド層（１１３ａ、１１３ｂ）および柱状シリコン層上部のソース拡散層上のシリサイド層１１５を形成する。

ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜等の絶縁膜１３４により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。

図１４に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト（１０６ａ、１０６ｂ、１０８ａ、１０８ｂ、１１０ａ、１１０ｂ、１１１ａ、１１１ｂ）を形成する。

〔実施例２〕
図１５に実施例２のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。本発明のＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭでは、アクセストランジスタのリーク電流をドライバトランジスタのリーク電流より大きく設定する必要がある。アクセストランジスタのリーク電流を増加させる一つの手段として、図１５のようにアクセストランジスタを形成する柱状シリコン層を大きく設定することによってリーク電流を増加させることができる。柱状シリコン層の形状は円形でなくとも、楕円形状などでもよい。

一方、読み出しマージンを改善したい場合には、ドライバトランジスタの柱状シリコン層を大きく形成して、ドライバトランジスタの電流を大きくすることによって読み出しマージンを改善することができる。

本実施例においては、一例として実施例１と同様のピラーのレイアウトを用いたが、実際には実施例１のレイアウトに限定されるものではなく、他の実施例のレイアウトにおいても同様に本実施例を適用することができる。

これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。

〔実施例３〕
図１６に実施例３のＳＲＡＭセルレイアウトを示す。本実施例においては以下の点において、実施例１と異なる。基板上の第１の拡散層により形成される記憶ノードであるＱａ３と、ドライバトランジスタＱｎ２３のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト３１０ａにより接続され、基板上の第２の拡散層により形成される記憶ノードであるＱｂ３と、ドライバトランジスタＱｎ１３のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト３１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで直接接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。

階層的な配線の構成の一例として、Ｖｓｓ３を下層の配線で形成し、ビット線（ＢＬ３、ＢＬＢ３）を上層の配線で形成する構成が実現可能である。なお、本実施例ではノード接続配線Ｎａ３、ノード接続配線Ｎｂ３はコンタクトにより形成されている。

本実施例においては、一例として実施例１と同様のピラーのレイアウトを用いたが、実際にはこのレイアウトに限定されるものではなく、他のレイアウトにおいても同様に本実施例を適用することができる。

これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。

〔実施例４〕
図１７に実施例４のＳＲＡＭセルレイアウトを示す。本実施例においては以下の点において、実施例１と異なる。実施例１においては、記憶ノードＱａ１上においては、コンタクト１１０ａはドライバトランジスタＱｎ１１にのみ隣接して配置されているが、記憶ノードＱｂ１上においては、コンタクト１１０ｂはドライバトランジスタＱｎ２１とアクセストランジスタＱｐ２１の間の拡散層上に配置されている。このようなレイアウトの非対称性により、ＳＲＡＭセルの特性に非対称性が生じ、動作マージンが狭くなる可能性がある。本実施例においては、第１の記憶ノードＱａ４上のアクセストランジスタＱｐ１４、コンタクト（４１０ａ、４１１ａ）及びドライバトランジスタＱｎ１４と第２の記憶ノードＱｂ４上のアクセストランジスタＱｐ２４、コンタクト（４１０ｂ、４１１ｂ）及びドライバトランジスタＱｎ２４のレイアウトが対称であるため、上記のような非対称性に起因する動作マージンの劣化はなく、広い動作マージンを持つＳＲＡＭセルが可能である。

なお、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。本実施例ではノード接続配線はコンタクトにより形成されている。

階層的な配線の構成の一例として、Ｖｓｓ４を下層の配線で形成し、ビット線（ＢＬ４、ＢＬＢ４）を上層の配線で形成する構成が実現可能である。

〔実施例５〕
図１８に実施例５のＳＲＡＭセルレイアウトを示す。本実施例は実施例４と同様にレイアウトが対称であるため、広い動作マージンを持つＳＲＡＭセルが可能である。また、実施例２と同様に、基板上の第１の拡散層により形成される記憶ノードであるＱａ５と、ドライバトランジスタＱｎ２５のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト５１０ａにより接続され、基板上の第２の拡散層により形成される記憶ノードであるＱｂ５と、ドライバトランジスタＱｎ１５のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト５１０ｂにより接続される。

なお、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。本実施例ではノード接続配線はコンタクトにより形成されている。

階層的な配線の構成の一例として、Ｖｓｓ５を下層の配線で形成し、ビット線（ＢＬ５、ＢＬＢ５）を上層の配線で形成する構成が実現可能である。なお、本実施例ではノード接続配線Ｎａ５、ノード接続配線Ｎｂ５はコンタクトにより形成されている。

図１９（ａ）に複数のＳＲＡＭメモリセルからなるＳＲＡＭメモリセルアレイの一部の平面図を示す。同図におけるＣｅｌｌ ａｒｒａｙ Ａｒｅａにおいては複数のメモリセルが横方向に配置されており、横方向に配置された複数のメモリセルにおいて、ワード線５１８ａが共通化されている。ワード線はＣｏｎｔａｃｔ Ａｒｅａに形成されたコンタクト５０７により上層の配線に接続され、必要に応じて配線層で裏打ちされる。このため、特許文献２のＳＲＡＭセルとは異なり、各々のセルにワード線へのコンタクトを形成する必要がないので、ＳＲＡＭセル面積を縮小することができる。

ワード線５１８ａに複数のセルを接続することにより、ワード線コンタクト５０７から遠い側のセルにおいてはワード線の信号の遅延による読み出しや書き込みの遅延が問題になる可能性がある。このため、ワード線に接続するセルの数は読み出しや書き込みの遅延が問題ない範囲で決めることができる。

図１９（ｂ）に他の場合における複数のＳＲＡＭセルからなるＳＲＡＭセルアレイの一部の平面図を示す。図におけるＣｅｌｌ ａｒｒａｙ Ａｒｅａにおいても同様に、複数のメモリセルが横方向に配置されており、横方向に配置されたメモリセルにおいて、ワード線５１８ａが共通化されている。しかし、図１９（ｂ）においてはＣｏｎｔａｃｔ Ａｒｅａにおいても、Ｃｅｌｌ ａｒｒａｙ Ａｒｅａと同様にピラーが配置されている。このようにＣｏｎｔａｃｔ Ａｒｅａにおいてもピラーを配置することにより、Ｃｏｎｔａｃｔ Ａｒｅａに隣接するＳＧＴの特性とＣｏｎｔａｃｔ Ａｒｅａに隣接していないＳＧＴとの特性の誤差を最小限に抑えることができる。

以上説明したように、本発明によれば４個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記ＭＯＳトランジスタはドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴであり、アクセストランジスタのゲートをワードラインとして横方向に隣接する複数のセルで共通化し、ワード線へのコンタクトを複数のセルごとに１個形成することにより、非常に小さいメモリセル面積を持つＣＭＯＳ型Ｌｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭを実現することができる。

１０１ａ、２０１ａ、６０１ａ：第１のウェル
１０１ｂ、２０１ｂ、６０１ｂ：第１のリーク防止拡散層
１０１ｃ、２０１ｃ、６０１ｃ：第２のリーク防止拡散層
１０２、２０２、３０２、４０２、５０２、６０２：素子分離層
１０３、１０３ａ、１０３ｂ、２０３ａ、２０３ｂ、６０３ａ、６０３ｂ：ｐ＋拡散層
１０４ａ、１０４ｂ、２０４ａ、２０４ｂ、６０４ａ、６０４ｂ：ｎ＋拡散層
１０６、１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、６０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ、６０６ｂ：アクセストランジスタ柱状シリコン層上コンタクト
１０７：ワード線コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ、６０８ｂ：ドライバトランジスタ柱状シリコン層上コンタクト
１１０ａ、２１０ａ、４１０ａ、６１０ａ、１１０ｂ、２１０ｂ、４１０ｂ、６１０ｂ：記憶ノード上コンタクト
１１１ａ、２１１ａ、４１１ａ、６１１ａ、１１１ｂ、２１１ｂ、４１１ｂ、６１１ｂ：ゲート配線上コンタクト
３１０ａ、３１０ｂ、５１０ａ、５１０ｂ：共通コンタクト
１０７、５０７：ワード線コンタクト
１１３、１１３ａ、１１３ｂ、１１５、２１３ａ、２１３ｂ、２１５、６１３ａ、６１３ｂ、６１５：シリサイド層
１１４、２１４、６１４：ピラー上部Ｎ＋拡散層
１１６、２１６、６１６：ピラー上部Ｐ＋拡散層
１１７、２１７、６１７：ゲート絶縁膜
１１８、２１８、６１８：ゲート電極
１１８ａ、１１８ｂ、２１８ｃ、２１８ａ、２１８ｂ、１１８ｃ、６１８ａ、６１８ｂ、６１８ｃ：ゲート配線
１１８ａ、２１８ａ、３１８ａ、４１８ａ、５１８ａ：ワード線
１１９：シリコン酸化膜等のマスク層
１２０：シリコン層
１２１、１２１ａ、１２１ｂ、２２１ａ、２２１ｂ、６２１ａ、６２１ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ、２２２ａ、２２２ｂ、６２２ａ、６２２ｂ：ドライバトランジスタ柱状シリコン層
１２４、２２４、６２４：Ｐ＋注入領域
１２５、２２５、６２５：Ｎ＋注入領域
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
１３４：シリコン窒化膜
Ｑａ１、Ｑｂ１、Ｑａ２、Ｑｂ２、Ｑａ３、Ｑｂ３、Ｑａ４、Ｑｂ４、Ｑａ５、Ｑｂ５、Ｑａ６、Ｑｂ６：記憶ノード
Ｑｐ１１、Ｑｐ２１、Ｑｐ１２、Ｑｐ２２、Ｑｐ１３、Ｑｐ２３、Ｑｐ１４、Ｑｐ２４、Ｑｐ１５、Ｑｐ２５、Ｑｐ１６、Ｑｐ２６：アクセストランジスタ
Ｑｎ１１、Ｑｎ２１、Ｑｎ１２、Ｑｎ２２、Ｑｎ１３、Ｑｎ２３、Ｑｎ１４、Ｑｎ２４、Ｑｎ１５、Ｑｎ２５、Ｑｎ１６、Ｑｎ２６：ドライバトランジスタ
ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬＢ１、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ６：ビット線
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３、Ｖｓｓ４、Ｖｓｓ５、Ｖｓｓ６：接地電位線
Ｎａ１、Ｎｂ１、Ｎａ２、Ｎｂ２、Ｎａ４、Ｎｂ４、Ｎｂ６、Ｎｂ６：ノード接続配線

まず、図２０及び図２１を用いて特許文献２の実施例１のＳＲＡＭセルのレイアウトについて説明する。基板のＳＲＡＭセルアレイ内には第１のウェル６０１ａであるｎ−ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層は分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６は第１のｐ＋拡散層６０３ａと第１のｎ＋拡散層６０４ａにより形成され、基板表面に形成される第１のシリサイド層６１３ａによって接続される。同様に、基板上の拡散層により形成される第２の記憶ノードＱｂ６は第２のｐ＋拡散層６０３ｂと第２のｎ＋拡散層６０４ｂにより形成され、基板表面に形成される第２のシリサイド層６１３ｂによって接続される。第１のウェル６０１ａであるｎ−ｗｅｌｌと同一の導電型を持つｎ＋拡散層から基板へのリークを抑制するために、第１のウェルの上部に第１のウェルと異なる導電型の拡散層である第１のリーク防止拡散層６０１ｂまたは第２のリーク防止拡散層６０１ｃが形成される。第１及び第２のリーク防止拡散層は素子分離層６０２により各々の基板上の拡散層ごとに分離されている。

図２１（ｂ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル６０１ａであるｎ−ｗｅｌｌが形成され、素子分離層６０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ６には不純物注入等により第１のｎ＋ドレイン拡散層６０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ６には不純物注入等により第２のｎ＋ドレイン拡散層６０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層上には第１、第２のシリサイド層（６１３ａ、６１３ｂ）がそれぞれ形成されている。第１のドレイン拡散層６０４ａ上に形成されるコンタクト６１１ａは第１のｐ＋ドレイン拡散層６０３ａと第１のｎ＋ドレイン拡散層６０４ａの境界付近上に形成され、記憶ノード接続配線Ｎｂ６を通じてドライバトランジスタＱｎ１６のゲート電極から延在するゲート配線６１８ｂ上に接続される。

第２のｐ＋ドレイン拡散層６０３ｂ上にアクセストランジスタＱｐ２６を構成する柱状シリコン層６２２ｂが形成され、第２のｎ＋ドレイン拡散層６０４ｂ上にドライバトランジスタＱｎ２６を構成する柱状シリコン層６２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜６１７およびゲート電極６１８が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層６１５が形成されている。アクセストランジスタＱｐ２６上に形成されるコンタクト６０８ｂはビット線ＢＬＢ６に接続され、ドライバトランジスタＱｎ２６上に形成されるコンタクト６０８ｂは接地電位Ｖｓｓ６に接続される。

本発明に係る半導体記憶装置は、
４個のＭＯＳトランジスタが基板上に配列された複数のスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタは、
Ｐ型の第１の拡散層、第１の柱状半導体層及びＰ型の第２の拡散層が、基板上に垂直方向に階層的に配置され、前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁に第１のゲートが形成されており、
メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタは、
Ｎ型の第３の拡散層、第２の柱状半導体層及びＮ型の第４の拡散層が、基板上に垂直方向に階層的に配置され、前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第２の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁に第２のゲートが形成されており、
前記第１のＰＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記第２のＰＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記基板には該基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
前記第１のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続され、
前記第２のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
前記Ｎ型の第３の拡散層又はＰ型第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続されており、
前記第１及び前記第２のＰＭＯＳのドライバトランジスタのそれぞれのゲートは第１のゲート配線により互いに接続され、前記第１のゲート配線は隣接する２以上の複数のメモリセルにおける前記第１及び前記第２のＰＭＯＳのアクセストランジスタのそれぞれのゲートと互いに接続されることによりワード線を形成しており、
２以上の隣接する複数のメモリセルごとに、ワード線である前記第１のゲート配線上に第１のコンタクトが形成されることを特徴とする。

上記発明に係る半導体記憶装置において、前記ワード線である前記第１のゲート配線上に前記第１のコンタクトが形成される領域において、メモリセルの領域と同様にピラーを配置することができる。

上記発明に係る半導体記憶装置において、
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又は、
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこととすることができる。

上記発明に係る半導体記憶装置において、
前記４個のＭＯＳトランジスタは、２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることとすることができる。

まず図２及び図４を参考にして本実施例のレイアウトについて説明する。基板のＳＲＡＭセルアレイ内には第１のウェル１０１ａであるｎ−ｗｅｌｌが形成され、酸化膜などの絶縁膜によりなる素子分離層１０２により基板上の拡散層は分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１は第１のｐ＋拡散層１０３ａと第１のｎ＋拡散層１０４ａにより形成され、基板表面に形成される第１のシリサイド層１１３ａによって接続される。同様に、基板上の拡散層により形成される第２の記憶ノードＱｂ１は第２のｐ＋拡散層１０３ｂと第２のｎ＋拡散層１０４ｂにより形成され、基板表面に形成される第２のシリサイド層１１３ｂによって接続される。第１のウェル１０１ａであるｎ−ｗｅｌｌと同一の導電型を持つｎ＋拡散層から基板へのリークを抑制するために、第１及び第２のｎ＋拡散層の下部かつ第１のウェル１０１ａの上部に第１のウェルと異なる導電型を持つ第１のリーク防止拡散層１０１ｂ及び第２のリーク防止拡散層１０１ｃが形成される。第１及び第２のリーク防止拡散層は素子分離層１０２により各々の基板上の拡散層ごとに分離されている。

図３（ｂ）に他の場合における複数のＳＲＡＭセルからなるＳＲＡＭセルアレイの一部の平面図を示す。図におけるＣｅｌｌ ａｒｒａｙ Ａｒｅａにおいても同様に、複数のメモリセルが横方向に配置されており、横方向に配置されたメモリセルにおいて、ワード線１１８ａが共通化されている。しかし、図３（ｂ）においてはＣｏｎｔａｃｔ Ａｒｅａにおいても、Ｃｅｌｌ ａｒｒａｙ Ａｒｅａと同様にピラーが配置されている。このようにＣｏｎｔａｃｔ ＡｒｅａにおいてもピラーをＣｅｌｌ ａｒｒａｙ Ａｒｅａと同じパターンで配置することにより、Ｃｏｎｔａｃｔ ＡｒｅａにおいてもＣｅｌｌ ａｒｒａｙ内と同じピラー配置の規則性を保つことができるため、Ｃｏｎｔａｃｔ Ａｒｅａに隣接するピラーとＣｏｎｔａｃｔ Ａｒｅａに隣接していないピラー間の寸法の差を小さくすることができ、Ｃｏｎｔａｃｔ Ａｒｅａに隣接するＳＧＴの特性とＣｏｎｔａｃｔ Ａｒｅａに隣接していないＳＧＴ特性の誤差を最小限に抑えることができる。

図４（ｂ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル１０１ａであるｎ−ｗｅｌｌが形成され、酸化膜などの絶縁膜により形成される素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａ１には不純物注入等により第１のｎ＋ドレイン拡散層１０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により第２のｎ＋ドレイン拡散層１０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層上には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。第１のドレイン拡散層１０４ａ上に形成されるコンタクト１１１ａは第１のｐ＋ドレイン拡散層１０３ａと第１のｎ＋ドレイン拡散層１０４ａの境界付近上に形成され、記憶ノード接続配線Ｎａ１を通じてドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｂ上に接続される。

図４（ｄ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ−ｗｅｌｌが形成され、素子分離層１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第２の記憶ノードＱｂ１には不純物注入等により、第２のｐ＋ドレイン拡散層１０３ｂおよび第２のｎ＋ドレイン拡散層１０４ｂが形成される。ドレイン拡散層上には第２のシリサイド層１１３ｂが形成され、第２のシリサイド層１１３ｂによって第２のｐ＋ドレイン拡散層１０３ｂと第２のｎ＋ドレイン拡散層１０４ｂは直接接続されている。第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第２のｎ＋拡散層の下部かつ第１のウェルの上部には第１のウェル１０１ａと異なる導電型を持つ第２のリーク防止拡散層１０１ｃが形成される。本実施例においてはシリサイドによってＮ＋ドレイン拡散層とＰ＋ドレイン拡散層が接続されているが、Ｎ＋ドレイン拡散層とＰ＋ドレイン拡散層間の接触抵抗が十分小さい場合にはシリサイドを形成する必要はない。また、シリサイドでＮ＋ドレイン拡散層とＰ＋ドレイン拡散層を接続する代わりにコンタクトでＮ＋ドレイン拡散層とＰ＋ドレイン拡散層で裏打ちすることによって接続したり、他の方法でＮ＋ドレイン拡散層とＰ＋ドレイン拡散層を接続してもよい。

図４（ｅ）に図３（ａ）のＥ−Ｅ’における断面構造を示す。基板上に左側のセル及び右側のセルのシリコン層よりなるＰ＋ドレイン拡散層１０３が形成されている。それぞれのドレイン拡散層上にはシリサイド層１１３が形成されている。それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＰ＋ソース拡散層領域１１６が不純物注入などにより形成され、ソース拡散層領域表面にはシリサイド層１１５が形成されている。それぞれのアクセストランジスタ上に形成されるコンタクト１０６はビット線に接続され、ワード線１１８ａ上に形成されるコンタクト１０７は上層の配線層により形成されるより低抵抗なワード線に接続される。

第２のｐ＋ドレイン拡散層１０３ｂ上にアクセストランジスタＱｐ２１を構成する柱状シリコン層１２１ｂが形成され、第２のｎ＋ドレイン拡散層１０４ｂ上にドライバトランジスタＱｎ２１を構成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続され、ドライバトランジスタＱｎ２１上に形成されるコンタクト１０８ｂは接地電位Ｖｓｓ１に接続される。

図１０に示されるように、レジスト１３３等を用いて、リソグラフィーによりゲート配線パターンを形成する。

図１１に示されるように、レジスト１３３をマスクにして、ゲート導電膜１１８及びゲート絶縁膜１１７をエッチングし、除去する。これによりゲート配線（１１８ａ〜１１８ｃ）が形成される。その後、ピラー上のマスク１１９を除去する。

階層的な配線の構成の一例として、Ｖｓｓ３を下層の配線で形成し、ビット線（ＢＬ３、ＢＬＢ３）を上層の配線で形成する構成が実現可能である。なお、本実施例ではノード接続配線、ノード接続配線はコンタクトにより形成されている。

〔実施例５〕
図１８に実施例５のＳＲＡＭセルレイアウトを示す。本実施例は実施例４と同様にレイアウトが対称であるため、広い動作マージンを持つＳＲＡＭセルが可能である。また、実施例３と同様に、基板上の第１の拡散層により形成される記憶ノードであるＱａ５と、ドライバトランジスタＱｎ２５のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト５１０ａにより接続され、基板上の第２の拡散層により形成される記憶ノードであるＱｂ５と、ドライバトランジスタＱｎ１５のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト５１０ｂにより接続される。

１０１ａ、２０１ａ、６０１ａ：第１のウェル
１０１ｂ、２０１ｂ、６０１ｂ：第１のリーク防止拡散層
１０１ｃ、２０１ｃ、６０１ｃ：第２のリーク防止拡散層
１０２、２０２、３０２、４０２、５０２、６０２：素子分離層
１０３、１０３ａ、１０３ｂ、２０３ａ、２０３ｂ、６０３ａ、６０３ｂ：ｐ＋拡散層
１０４ａ、１０４ｂ、２０４ａ、２０４ｂ、６０４ａ、６０４ｂ：ｎ＋拡散層
１０６、１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、６０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ、６０６ｂ：アクセストランジスタ柱状シリコン層上コンタクト
１０７：ワード線コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ、６０８ｂ：ドライバトランジスタ柱状シリコン層上コンタクト
１１０ａ、２１０ａ、４１０ａ、６１０ａ、１１０ｂ、２１０ｂ、４１０ｂ、６１０ｂ：記憶ノード上コンタクト
１１１ａ、２１１ａ、４１１ａ、６１１ａ、１１１ｂ、２１１ｂ、４１１ｂ、６１１ｂ：ゲート配線上コンタクト
３１０ａ、３１０ｂ、５１０ａ、５１０ｂ：共通コンタクト
１０７、５０７：ワード線コンタクト
１１３、１１３ａ、１１３ｂ、１１５、２１３ａ、２１３ｂ、２１５、６１３ａ、６１３ｂ、６１５：シリサイド層
１１４、２１４、６１４：ピラー上部Ｎ＋拡散層
１１６、２１６、６１６：ピラー上部Ｐ＋拡散層
１１７、２１７、６１７：ゲート絶縁膜
１１８、２１８、６１８：ゲート電極
１１８ａ、１１８ｂ、２１８ｃ、２１８ａ、２１８ｂ、１１８ｃ、６１８ａ、６１８ｂ、６１８ｃ：ゲート配線
１１８ａ、２１８ａ、３１８ａ、４１８ａ、５１８ａ：ワード線
１１９：シリコン酸化膜等のマスク層
１２０：シリコン層
１２１、１２１ａ、１２１ｂ、２２１ａ、２２１ｂ、６２１ａ、６２１ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ、２２２ａ、２２２ｂ、６２２ａ、６２２ｂ：ドライバトランジスタ柱状シリコン層
１２４、２２４、６２４：Ｐ＋注入領域
１２５、２２５、６２５：Ｎ＋注入領域
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
１３４：シリコン窒化膜
Ｑａ１、Ｑｂ１、Ｑａ２、Ｑｂ２、Ｑａ３、Ｑｂ３、Ｑａ４、Ｑｂ４、Ｑａ５、Ｑｂ５、Ｑａ６、Ｑｂ６：記憶ノード
Ｑｐ１１、Ｑｐ２１、Ｑｐ１２、Ｑｐ２２、Ｑｐ１３、Ｑｐ２３、Ｑｐ１４、Ｑｐ２４、Ｑｐ１５、Ｑｐ２５、Ｑｐ１６、Ｑｐ２６：アクセストランジスタ
Ｑｎ１１、Ｑｎ２１、Ｑｎ１２、Ｑｎ２２、Ｑｎ１３、Ｑｎ２３、Ｑｎ１４、Ｑｎ２４、Ｑｎ１５、Ｑｎ２５、Ｑｎ１６、Ｑｎ２６：ドライバトランジスタ
ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬＢ１、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ６：ビット線
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３、Ｖｓｓ４、Ｖｓｓ５、Ｖｓｓ６：接地電位線
Ｎａ１、Ｎｂ１、Ｎａ２、Ｎｂ２、Ｎａ４、Ｎｂ４、Ｎａ６、Ｎｂ６：ノード接続配線

Claims (6)

1. ４個のＭＯＳトランジスタが基板上に配列された複数のスタティック型メモリセルを備えた半導体記憶装置であって、
   前記４個のＭＯＳトランジスタの各々は、メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
   前記第１及び第２のＰＭＯＳのアクセストランジスタにおいて、
   Ｐ型の第１の拡散層、第１の柱状半導体層及びＰ型の第２の拡散層が、基板上に垂直方向に階層的に配置され、前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁に第１のゲートが形成されており、
   前記第１及び第２のＮＭＯＳのドライバトランジスタにおいて、
   Ｎ型の第３の拡散層、第２の柱状半導体層及びＮ型の第４の拡散層が、基板上に垂直方向に階層的に配置され、前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第１の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁に第２のゲートが形成されており、
   前記第１のＰＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
   前記第２のＰＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
   前記基板には該基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
   前記第１のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
   前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
   前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
   前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続され、
   前記第２のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は相互に接続され、
   前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
   前記Ｎ型の第３の拡散層又はＰ型第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層の底部が素子分離層より浅くなるように形成され、
   前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続されており、
   前記第１及び前記第２のＰＭＯＳのドライバトランジスタのそれぞれのゲートは第１のゲート配線により互いに接続され、前記第１のゲート配線は隣接する２以上の複数のメモリセルにおける前記第１及び前記第２のＰＭＯＳのアクセストランジスタのそれぞれのゲートと互いに接続されることによりワード線を形成しており、
   隣接する複数のメモリセルごとに、ワード線である前記第１のゲート配線上に第１のコンタクトが形成されることを特徴とする半導体記憶装置。
2. 前記ワード線である前記第１のゲート配線上に前記第１のコンタクトが形成される領域において、メモリセルの領域と同様にピラーが配置されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１のＮＭＯＳのドライバトランジスタのゲートより延在する第２のゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通の第２のコンタクトにより接続され、
   前記第２のＮＭＯＳのドライバトランジスタのゲートより延在する第３のゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通の第３のコンタクトにより接続されることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
   又は、
   又は前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
   前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
   前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
   前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
   前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記４個のＭＯＳトランジスタは、
   前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは隣接して配列され、
   前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタの隣接方向に直交する一方の方向において前記第１のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと隣接して配列され、
   前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタの隣接方向に直交する他方の方向において前記第２のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと隣接して配列されていることを特徴とする請求項１に記載の半導体記憶装置。

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