JP5566697B2 - 半導体記憶装置 - Google Patents
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Description
BL6およびBLB6はビット線、WL6はワード線、Vcc6は電源電位配線、Vss6は接地電位配線である。また、Ma6およびMb6は配線層により形成されるデータを記憶するための記憶ノードを示している。
まず、上記SRAMにおいては、記憶ノードが配線層(Ma6、Mb6)により形成されていて、データ読み出し時には記憶ノードのデータはアクセストランジスタの底部の下部拡散層(607a、607b)に読み出される。読み出されたデータはコンタクト(603a、603b)を通って配線層よりなるビット線(BL6、BLB6)に転送される。ここで、コンタクト(603a、603b)はSRAMを構成するための必須な要素ではなく、例えば記憶ノードを柱状シリコン層底部の下部拡散層で形成するSRAM構成が可能である場合には、記憶ノードのデータはアクセストランジスタの上部に形成されるコンタクトを通って配線層よりなるビット線に転送されるため、上記SRAMにおけるコンタクト(603a、603b)は必要なくなる。このため、SRAMセル面積をコンタクト2個分だけ小さくすることが可能である。
次に、上記SRAMにおいては、負荷抵抗素子(Ra6、Rb6)はポリシリコン配線層によって形成されるため、負荷抵抗素子を形成することによるSRAMセル面積の増加が大きい。したがって、SRAMセル面積の縮小のためには、追加面積の少ない負荷抵抗素子を用いることが必要となる。
更に、上記SRAMにおいては、ワード線WL6はポリシリコンで形成されるため高抵抗になる。現在のLSIで要求される動作速度を達成するためには、ワード線に追加のコンタクトを1個追加して、配線層によってワード線を裏打ちすることにより低抵抗化する必要がある。したがって、上記SRAMセルの面積はさらに大きくなる。
以上より、上記SRAMにおいてはプレーナートランジスタにより構成されるSRAMセルと比べると、トランジスタが縦方向に形成される分の面積縮小は可能であるが、上記の問題点を考慮すると、さらなる面積の縮小が可能である。
前記4個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタとして機能し、
第1のNMOSのアクセストランジスタ及び第1のNMOSのドライバトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ及び第2のNMOSのドライバトランジスタは、互いに隣接して配列され、
第1のNMOSのアクセストランジスタ及び第1のNMOSのドライバトランジスタにおいてデータを保持する第1の記憶ノードとして機能する第1の拡散層が、前記第1のNMOSのアクセストランジスタ及び前記第1のNMOSのドライバトランジスタに共通の拡散層として前記絶縁膜上に配置され、
第2のNMOSのアクセストランジスタ及び第2のNMOSのドライバトランジスタにおいてデータを保持する第2の記憶ノードとして機能する第2の拡散層が、前記第2のNMOSのアクセストランジスタ及び前記第2のNMOSのドライバトランジスタに共通の拡散層として前記絶縁膜上に配置され、
前記2個の負荷抵抗素子の各々を、前記第1の拡散層及び前記第2の拡散層の上にそれぞれ配置したことを特徴とする半導体記憶装置が提供される。
また、本発明の別の好ましい態様では、前記半導体装置において、前記2個の負荷抵抗素子は、前記第1の拡散層上に形成された半導体又は金属よりなる第1のコンタクトプラグ及び前記第2の拡散層上に形成された半導体又は金属よりなる第2のコンタクトプラグとして形成される。
また、本発明の別の好ましい態様では、前記半導体装置において、第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つが、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
また、本発明の別の好ましい態様では、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
また、本発明の別の好ましい態様では、アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定される。
また、本発明によれば、前記半導体装置において、前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
また、本発明によれば、前記半導体装置において、前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記4個のMOSトランジスタは、前記絶縁膜上に2行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列される。
基板上に形成された埋め込み酸化膜層101などの絶縁膜上に平面状シリコン層(102a、102b)が形成され、上記平面状シリコン層(102a、102b)は不純物注入等を行うことによりN+拡散層(103a、103b)となっている。平面状シリコン層(102a、102b)はそれぞれ記憶ノード(Ma1、Mb1)として機能する。Qa11およびQa21はアクセストランジスタ、Qd11およびQd21はドライバトランジスタ、Ra1およびRb1はポリシリコン等よりなるコンタクトプラグにより形成される負荷抵抗素子である。
本実施例では、1つのユニットセルUCは、埋め込み酸化膜層101上に2行2列に配列されたトランジスタを備えている。1列目には、第1の記憶ノードである平面状シリコン層102aの上に、図の上側からアクセストランジスタQa11及びドライバトランジスタQd11がそれぞれ配列されている。また、2列目には、第2の記憶ノードである平面状シリコン層102bの上に、図の上側からアクセストランジスタQa21及びドライバトランジスタQd21がそれぞれ配列されている。本実施例のSRAMセルアレイは、このような4個のトランジスタを備えたユニットセルUCを図の上下方向に連続的に配列することにより構成される。
図2及び図3から分かるように、第1の記憶ノードとして機能するN+拡散層103a(平面状シリコン層102a)は、アクセストランジスタQa11及びドライバトランジスタQd11に共通の拡散層として埋め込み酸化膜層101上に配置されている。また同様に、第2の記憶ノードとして機能するN+拡散層103b(平面状シリコン層102b)は、アクセストランジスタQa21及びドライバトランジスタQd21に共通の拡散層として埋め込み酸化膜層101上に配置されている。
平面状シリコン層102a上に形成されるコンタクト110aはノード接続配線Na1によりドライバトランジスタQd21のゲート電極より延在するゲート配線上に形成されるコンタクト111bと接続され、平面状シリコン層102b上に形成されるコンタクト110bはノード接続配線Nb1によりドライバトランジスタQd11のゲート電極より延在するゲート配線上に形成されるコンタクト111aと接続される。アクセストランジスタQa11上部に形成されるコンタクト106aはビット線BL1に接続され、アクセストランジスタQa21上部に形成されるコンタクト106bはビット線BLB1に接続される。アクセストランジスタQa11およびQa21のゲート電極から延在するゲート配線上に形成されるコンタクト107はワード線WL1に接続される。また、ドライバトランジスタ(Qd11、Qd21)上部に形成されるコンタクト(108a、108b)はともに接地電位である配線層Vss1に接続される。ポリシリコン等により形成されたコンタクトプラグであるRa1およびRb1は電源電位である配線層Vcc1aおよびVcc1bにそれぞれ接続される。
ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na1)、ノード接続配線(Nb1)、及び接地電位の配線Vss1を最下位の層で形成し、電源電位の配線(Vcc1a、Vcc1b)をそれらの上位の層に形成し、それらの上位の層にビット線(BL1、BLB1)を形成し、ワード線(WL1)を最上位の層で配線する構成が実現可能である。
図3(a)に示されるように、埋め込み酸化膜層101上に記憶ノード(Ma1、Mb1)である平面状シリコン層(102a、102b)が形成され、上記平面状シリコン層(102a、102b)は不純物注入等によりN+ソース拡散層(103a、103b)として形成されている。N+ソース拡散層103a上にアクセストランジスタQa11を形成する柱状シリコン層121aが形成され、N+ソース拡散層103b上にアクセストランジスタQa21を形成する柱状シリコン層121bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜117およびゲート電極118が形成されている。柱状シリコン層上部にはN+ドレイン拡散層114が不純物注入などにより形成される。図には示していないが、アクセストランジスタQa11上に形成されるコンタクト106aはビット線BL1に接続され、アクセストランジスタQa21上に形成されるコンタクト106bはビット線BLB1に接続され、アクセストランジスタQa11およびQa21のゲート電極より延在するゲート配線118a上に形成されるコンタクト107はワード線WL1に接続される。
また、本発明においては、記憶ノードを形成する2個の拡散層(103a、103b)によりSRAMセルが形成されているが、図20の従来例では3個の拡散層(607、607a、607b)により形成されている。このため、本発明においては拡散層の面積効率が高く、より小さいSRAM面積を設計しやすい。さらにそれらの拡散層が長方形のシンプルな形状で構成されているために、OPC(Optical Proximity Correction)によるパターン形状の補正が容易であり、小さいSRAMセル面積を実現するために適したレイアウトである。また、負荷抵抗素子(Ra1、Rb1)は、従来例のようにポリシリコン配線層に配置されるのではなく、記憶ノードとして機能する拡散層(103a、103b)の上に配置される。そのため、本発明では、トランジスタを配置する領域とは別の領域に負荷抵抗素子配置用のスペースを設ける必要がなく、従来例よりもSRAM面積を縮小することができる。
なお、コンタクトプラグはポリシリコン等の半導体でなくても、TiN等の抵抗の高い金属をプラグ全体に埋め込むことによっても形成することが可能である。
また、上記コンタクトプラグは本発明における実施例で示したレイアウト以外にもSRAMセルのレイアウトを微調整しながら最適なレイアウトにて配置することにより面積の小さいSRAMセルを設計することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例1に示す構成と同一であるので説明を省略する。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、コンタクトよりなるノード接続配線(310a、310b)を下位の層で、ワード線(WL3)及び接地電位の配線(Vss3a、Vss3b)を中位の層で、ビット線の配線(BL3、BLB3)と電源電位の配線Vcc3を上位の層で配線する構成が実現可能である。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の構成に関しては実施例1と同一であるので説明を省略する。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、実施例3と同様の構成が実現可能である。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例1に示す構成と同一であるので説明を省略する。
一方、書き込みマージンを改善したい場合には、ドライバトランジスタに対してアクセストランジスタの駆動能力を上げることが有効である。この場合には、アクセストランジスタを形成する柱状シリコン層の周囲長を大きくすることによって、ドライバトランジスタに対するアクセストランジスタの駆動能力を上げることによって、書き込みマージンを改善することが可能である。
しかし、柱状シリコン層の直径を大きくするとゲートによるチャネルの制御が弱くなるため、ショートチャネル効果が大きくなりトランジスタのオフリークが増加する。このため、柱状シリコン層の周囲長を増加する場合には、チャネル幅の増加によるトランジスタ能力の改善とショートチャネル効果によるオフリークの増加のトレードオフを考慮して行う必要がある。なお、柱状シリコン層の形状は円形のみでなく、楕円形や長方形などの形状にすることによって柱状シリコン層の周囲長を長くしても可能である。この場合には、ショートチャネル効果を抑制しつつ、トランジスタの能力を改善することが可能である。
上記のように、アクセストランジスタ、ドライバトランジスタのそれぞれの形状を変更することにより、各種SRAM特性を調整することができる。
なお、実施例1で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例1と同様の構成が実現可能である。
これ以外の点に関しては実施例1に示す構成と同一であるので説明を省略する。
102a、202a、302a、402a、502a、102b、202b、302b、402b、502b:平面状シリコン層
103a、103b:N+ドレイン拡散層
106a、206a、306a、406a、506a、106b、206b、306b、406b、506b:アクセストランジスタソース拡散層上コンタクト
107、207、307a、407a、307b、407b、507:アクセストランジスタゲート配線上コンタクト
108a、208a、308a、408a、508a、108b、208b、308b、408b、508b:ドライバトランジスタソース拡散層上コンタクト
110a、510a、110b、510b:記憶ノード上コンタクト
111a、511a、111b、511b:ゲート配線上コンタクト
210a、210b、310a、310b、410a、410b:共通コンタクト
114:N+ソース拡散層
117:ゲート絶縁膜
118:ゲート電極
118a、118b、118c:ゲート配線
119:シリコン窒化膜
120:平面状シリコン層
121a、121b:アクセストランジスタ柱状シリコン層
122a、122b:ドライバトランジスタ柱状シリコン層
131:シリコン酸化膜
132:シリコン窒化膜サイドウォール
133:レジスト
601a、601b:アクセストランジスタ
602a、602b:ドライバトランジスタ
603a、603b、604a、604b、605:コンタクト
606a、606b、606c:ゲート電極
607、607a、607b:N+下部拡散層
608:N+上部拡散層
611:LOCOS
Qa11、Qa21、Qa12、Qa22、Qa13、Qa23、Qa14、Qa24、Qa15、Qa25:アクセストランジスタ
Qd11、Qd21、Qd12、Qd22、Qd13、Qd23、Qd14、Qd24、Qd15、Qd25:ドライバトランジスタ
BL1、BL2、BL3、BL4、BL5、BL6、BLB1、BLB2、BLB3、BLB4、BLB5、BLB6:ビット線
WL1、WL2、WL3、WL4、WL5、WL6:ワード線
Vss1、Vss2、Vss3a、Vss3b、Vss4、Vss5、Vss6:接地電位線
Vcc1a、Vcc1b、Vss2a、Vcc2b、Vcc3、Vcca、Vcc4b、Vcc5a、Vcc5b、Vcc6:接地電位線
Na1、Nb1、Na5、Nb5:ノード接続配線
Ma1、Mb1、Ma6、Mb6:記憶ノード
Ra1、Rb1、Ra2、Rb2、Ra3、Rb3、Ra4、Rb4、Ra5、Rb5、Ra6、Rb6:負荷抵抗素子
Claims (8)
- 4個のMOSトランジスタ及び2個の負荷抵抗素子が基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記4個のMOSトランジスタの各々は、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタとして機能し、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタにおいて、
N型の導電型を持つ第1の拡散層、第1の柱状半導体層及びN型の導電型を持つ第2の拡散層が、基板上に垂直方向に階層的に配置され、
前記第1の柱状半導体層は前記第1の柱状半導体層の底部に形成される前記第1の拡散層と前記第1の柱状半導体層の上部に形成される前記第2の拡散層の間に配置され、前記第1の柱状半導体層の側壁にゲートが形成されており、
記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタにおいて、
N型の導電型を持つ第3の拡散層、第2の柱状半導体層及びN型の導電型を持つ第4の拡散層が、基板上に垂直方向に階層的に配置され、
前記第2の柱状半導体層は前記第2の柱状半導体層の底部に形成される前記第3の拡散層と前記第2の柱状半導体層の上部に形成される前記第4の拡散層の間に配置され、前記第2の柱状半導体層の側壁にゲートが形成されており、前記第3の拡散層の上端は、前記第4の拡散層の下端より低い位置にあり、
前記第1のNMOSのアクセストランジスタ及び前記第1のNMOSのドライバトランジスタは、互いに隣接して配列され、
前記第2のNMOSのアクセストランジスタ及び前記第2のNMOSのドライバトランジスタは、互いに隣接して配列され、
前記第1のNMOSのアクセストランジスタの底部に形成される前記第1の拡散層及び前記第1のNMOSのドライバトランジスタの底部に形成される前記第3の拡散層は、直接接続され、前記直接接続された第1の拡散層及び第3の拡散層は、データを保持する第1の記憶ノードとして機能し、
前記第2のNMOSのアクセストランジスタの底部に形成される前記第1の拡散層及び前記第2のNMOSのドライバトランジスタの底部に形成される前記第3の拡散層は、直接接続され、前記直接接続された第1の拡散層及び第3の拡散層は、データを保持する第2の記憶ノードとして機能し、
前記2個の負荷抵抗素子の各々を、前記第1の記憶ノードとして機能する拡散層上、及び、前記第2の記憶ノードとして機能する拡散層上に配置したことを特徴とする半導体記憶装置。 - 前記2個の負荷抵抗素子は、
前記第1の記憶ノードとして機能する拡散層上に形成された半導体又は金属よりなる第1のコンタクトプラグ及び前記第2の記憶ノードとして機能する拡散層上に形成された半導体又は金属よりなる第2のコンタクトプラグとして形成されることを特徴とする請求項1に記載の半導体記憶装置。 - 第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つを、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。 - ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又はドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項1に記載の半導体記憶装置。 - 前記4個のMOSトランジスタは、前記基板上に2行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1及び第2のNMOSのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項6に記載の半導体記憶装置。
- 前記4個のMOSトランジスタは、前記基板上に2行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
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