WO2009096467A1 - 半導体記憶装置 - Google Patents

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WO2009096467A1
WO2009096467A1 PCT/JP2009/051462 JP2009051462W WO2009096467A1 WO 2009096467 A1 WO2009096467 A1 WO 2009096467A1 JP 2009051462 W JP2009051462 W JP 2009051462W WO 2009096467 A1 WO2009096467 A1 WO 2009096467A1
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WO
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nmos
diffusion layer
transistor
gate
layer
Prior art date
Application number
PCT/JP2009/051462
Other languages
English (en)
French (fr)
Inventor
Fujio Masuoka
Shintaro Arai
Original Assignee
Unisantis Electronics (Japan) Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to EP09706294A priority Critical patent/EP2239772A1/en
Priority to JP2009551562A priority patent/JP5566697B2/ja
Priority to CN200980102404.9A priority patent/CN101911286B/zh
Publication of WO2009096467A1 publication Critical patent/WO2009096467A1/ja
Priority to US12/703,968 priority patent/US8154086B2/en
Priority to US13/417,967 priority patent/US20120181622A1/en

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device made of SRAM (Static Random Access Memory).
  • SRAM Static Random Access Memory
  • a columnar semiconductor is formed on the surface of a semiconductor substrate, and an SGT (vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • SGT vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • Patent Document 1 JP-A-2-188966
  • the drain, gate and source are arranged in the vertical direction, so that the occupied area can be greatly reduced as compared with the conventional planar type transistor.
  • SGT-SRAM Small Scale Integrated Circuit
  • SGT-SRAM SRAM
  • the demand for large capacity of SRAM mounted on an LSI is very large, and it is required to realize an SRAM having a very small cell area even when SGT is used.
  • SGT-SRAM it is possible to reduce the SRAM cell area as compared with the SRAM constituted by the conventional planar type transistor by taking advantage of the feature that the transistor is formed in the vertical direction.
  • FIG. 20A is a plan view of an E / R type 4T-SRAM configured by using four SGTs and two load resistance elements shown in the embodiment of Patent Document 1, and FIG. A cross-sectional view taken along the line AA ′ is shown in FIG.
  • the SRAM cell reads and writes data formed from an access transistor for accessing a memory cell formed by two columnar silicon layers (601a, 601b) and two columnar silicon layers (602a, 602b).
  • an access transistor for accessing a memory cell formed by two columnar silicon layers (601a, 601b) and two columnar silicon layers (602a, 602b).
  • it is composed of a driver transistor for driving a memory cell and two load resistance elements (Ra6, Rb6) formed of polysilicon wiring.
  • a lower diffusion layer (607a, 607b, 607) is formed at the bottom of each columnar silicon layer, an upper diffusion layer 608 is formed at the top, and gate electrodes (606a to 606c) are formed around the columnar silicon layer. Is done.
  • BL6 and BLB6 are bit lines
  • WL6 is a word line
  • Vcc6 is a power supply potential wiring
  • Vss6 is a ground potential wiring.
  • Ma6 and Mb6 indicate storage nodes for storing data formed by the wiring layer.
  • the SRAM has the following problems.
  • the storage node is formed by the wiring layer (Ma6, Mb6), and at the time of data reading, the data of the storage node is read to the lower diffusion layer (607a, 607b) at the bottom of the access transistor.
  • the read data is transferred to bit lines (BL6, BLB6) made of a wiring layer through contacts (603a, 603b).
  • the contacts (603a, 603b) are not indispensable elements for configuring the SRAM.
  • the contacts (603a, 603b) in the SRAM are not necessary. For this reason, the SRAM cell area can be reduced by two contacts.
  • the load resistance elements (Ra6, Rb6) are formed of the polysilicon wiring layer, the increase in the SRAM cell area due to the formation of the load resistance elements is large. Therefore, in order to reduce the SRAM cell area, it is necessary to use a load resistance element with a small additional area.
  • the word line WL6 is made of polysilicon, and thus has a high resistance.
  • the area of the SRAM cell is further increased.
  • the area can be reduced as long as the transistor is formed in the vertical direction as compared with the SRAM cell constituted by the planar transistor.
  • the area can be further reduced. Is possible.
  • the present invention has been made in view of the above circumstances, and an object thereof is to realize an SRAM cell having a smaller area in an E / R type 4T-SRAM using SGT.
  • a semiconductor memory device including a static memory cell in which four MOS transistors and two load resistance elements are arranged on an insulating film formed on a substrate, Each of the four MOS transistors is A source diffusion layer, a drain diffusion layer, and a columnar semiconductor layer are hierarchically arranged in a vertical direction on an insulating film formed on a substrate, and the columnar semiconductor layer is arranged between the source diffusion layer and the drain diffusion layer.
  • a gate is formed on a side wall of the columnar semiconductor layer, First and second NMOS access transistors for supplying charge and for accessing the memory for holding memory cell data, and for driving the storage node for writing and reading data in the memory cell Functions as a second NMOS driver transistor,
  • the first NMOS access transistor and the first NMOS driver transistor are arranged adjacent to each other,
  • the second NMOS access transistor and the second NMOS driver transistor are arranged adjacent to each other,
  • a first diffusion layer functioning as a first storage node for holding data in the first NMOS access transistor and the first NMOS driver transistor includes the first NMOS access transistor and the first NMOS Disposed on the insulating film as a diffusion layer common to the driver transistor,
  • a second diffusion layer functioning as a second storage node for holding data in the second NMOS access transistor and the second NMOS driver transistor includes the second NMOS access transistor and the second NMOS.
  • a semiconductor memory device Disposed on the insulating film as a diffusion layer common to the driver transistor, A semiconductor memory device is provided, wherein each of the two load resistance elements is disposed on the first diffusion layer and the second diffusion layer, respectively.
  • the two load resistance elements are a first contact plug made of a semiconductor or metal formed on the first diffusion layer and the second. This is formed as a second contact plug made of a semiconductor or metal formed on the diffusion layer.
  • at least one of the contacts formed on the gate wiring extending from the gate electrodes of the first and second NMOS access transistors is an adjacent memory cell. This is shared with a contact formed on the gate wiring extending from the gate electrode of the NMOS access transistor.
  • a gate wiring extending from a gate of a driver transistor formed on the diffusion layer functioning as the first storage node serves as the second storage node. Connected by a common contact with A gate wiring extending from the gate of the driver transistor formed on the diffusion layer functioning as the second storage node is connected to the diffusion layer functioning as the first storage node through a common contact.
  • the peripheral length of the side wall of the columnar semiconductor layer forming the access transistor and the columnar semiconductor layer forming the driver transistor is based on the operation margin at the time of reading and the operation margin at the time of writing. It is determined.
  • the four MOS transistors are arranged in two rows and two columns on the insulating film, The four MOS transistors are arranged in two rows and two columns on the insulating film,
  • the first NMOS access transistor is arranged in the first row and the first column,
  • the first NMOS driver transistor is arranged in the second row and the first column,
  • the second NMOS access transistor is arranged in the first row and the second column,
  • the second NMOS driver transistors are arranged in the second row and the second column.
  • the four MOS transistors are arranged in two rows and two columns on the insulating film, The four MOS transistors are arranged in two rows and two columns on the insulating film,
  • the first NMOS access transistor is arranged in the first row and the first column,
  • the first NMOS driver transistor is arranged in the second row and the first column,
  • the second NMOS access transistor is arranged in the second row and the second column,
  • the second NMOS driver transistors are arranged in the first row and the second column.
  • FIG. 1 shows an equivalent circuit diagram of an E / R type 4T-SRAM memory cell used in the present invention.
  • BL1 and BLB1 are bit lines
  • WL1 is a word line
  • Vcc1 is a power supply potential
  • Vss1 is a ground potential
  • Qa11 and Qa21 are access transistors for accessing the memory cells
  • Qd11 and Qd21 read data from the memory cells.
  • Driver transistors for driving the storage node for writing Ra1 and Rb1 are load resistance elements for supplying electric charges to the storage node
  • Ma1 and Mb1 are storage nodes for storing data.
  • FIG. 2 shows a layout diagram of an SRAM memory cell using the present invention.
  • the unit cells UC shown in FIG. 2 are repeatedly arranged in the SRAM cell array.
  • 3A to 3D show cross-sectional structures taken along cut lines AA ′ to DD ′ in the layout diagram of FIG.
  • a planar silicon layer (102a, 102b) is formed on an insulating film such as a buried oxide film layer 101 formed on the substrate, and the planar silicon layer (102a, 102b) is N + diffused by performing impurity implantation or the like. It is a layer (103a, 103b).
  • the planar silicon layers (102a, 102b) function as storage nodes (Ma1, Mb1), respectively.
  • Qa11 and Qa21 are access transistors, Qd11 and Qd21 are driver transistors, and Ra1 and Rb1 are load resistance elements formed by contact plugs made of polysilicon or the like.
  • one unit cell UC includes transistors arranged in two rows and two columns on the buried oxide film layer 101.
  • an access transistor Qa11 and a driver transistor Qd11 are arranged on the planar silicon layer 102a, which is the first storage node, from the upper side of the drawing.
  • an access transistor Qa21 and a driver transistor Qd21 are arranged on the planar silicon layer 102b, which is the second storage node, from the upper side of the drawing.
  • the SRAM cell array of this embodiment is configured by continuously arranging unit cells UC having such four transistors in the vertical direction of the figure. As can be seen from FIGS.
  • the N + diffusion layer 103a (planar silicon layer 102a) functioning as the first storage node is formed on the buried oxide film layer 101 as a diffusion layer common to the access transistor Qa11 and the driver transistor Qd11. Is arranged.
  • the N + diffusion layer 103b (planar silicon layer 102b) functioning as the second storage node is disposed on the buried oxide film layer 101 as a diffusion layer common to the access transistor Qa21 and the driver transistor Qd21.
  • the contact 110a formed on the planar silicon layer 102a is connected to the contact 111b formed on the gate wiring extending from the gate electrode of the driver transistor Qd21 by the node connection wiring Na1, and is formed on the planar silicon layer 102b.
  • the contact 110b is connected to a contact 111a formed on the gate wiring extending from the gate electrode of the driver transistor Qd11 by the node connection wiring Nb1.
  • Contact 106a formed on access transistor Qa11 is connected to bit line BL1
  • contact 106b formed on access transistor Qa21 is connected to bit line BLB1.
  • Contact 107 formed on the gate line extending from the gate electrodes of access transistors Qa11 and Qa21 is connected to word line WL1.
  • the contacts (108a, 108b) formed on the driver transistors (Qd11, Qd21) are both connected to the wiring layer Vss1, which is the ground potential.
  • Ra1 and Rb1 which are contact plugs formed of polysilicon or the like are connected to wiring layers Vcc1a and Vcc1b which are power supply potentials, respectively.
  • the word line wiring, bit line wiring, power supply potential wiring, and ground potential wiring are preferably higher than the node connection wiring that is the wiring in each memory cell in order to share with the wiring of other memory cells. Connected in layers.
  • the node connection wiring (Na1), the node connection wiring (Nb1), and the ground potential wiring Vss1 are not connected to the contacts that should not be in contact with each other.
  • wirings of power supply potential are formed in the upper layer thereof, bit lines (BL1, BLB1) are formed in the upper layer, and the word line (WL1) is connected to the uppermost layer.
  • Vcc1a, Vcc1b power supply potential
  • bit lines bit lines
  • WL1 word line
  • the source and drain of each transistor constituting the SRAM are defined as follows.
  • a diffusion layer formed above the columnar semiconductor layer connected to the ground voltage is defined as a source diffusion layer
  • a diffusion layer formed below the columnar semiconductor layer is defined as a drain diffusion layer.
  • both the diffusion layer formed above the columnar semiconductor layer and the diffusion layer formed below are the source or drain.
  • the diffusion layer formed in (1) is defined as the source diffusion layer
  • the diffusion layer formed under the columnar semiconductor layer is defined as the drain diffusion layer.
  • planar silicon layers (102a, 102b) which are storage nodes (Ma1, Mb1) are formed on the buried oxide film layer 101, and the planar silicon layers (102a, 102b) are formed.
  • a columnar silicon layer 121a for forming the access transistor Qa11 is formed on the N + source diffusion layer 103a, and a columnar silicon layer 121b for forming the access transistor Qa21 is formed on the N + source diffusion layer 103b.
  • a gate insulating film 117 and a gate electrode 118 are formed around each columnar silicon layer.
  • An N + drain diffusion layer 114 is formed on the columnar silicon layer by impurity implantation or the like.
  • contact 106a formed on access transistor Qa11 is connected to bit line BL1
  • contact 106b formed on access transistor Qa21 is connected to bit line BLB1
  • access transistors Qa11 and Qa21 are connected to each other.
  • a contact 107 formed on the gate wiring 118a extending from the gate electrode is connected to the word line WL1.
  • planar silicon layers (102a, 102b) which are storage nodes (Ma1, Mb1) are formed on the buried oxide film layer 101, and the planar silicon layers (102a, 102b) are formed.
  • a contact plug Ra1 formed of polysilicon or the like as a load resistance element is formed on the planar silicon layer 102a.
  • the contact 111a formed on the gate line 118b extending from the gate electrode of the driver transistor Qd11 is connected to the contact 110b formed on the N + source diffusion layer 102b through the storage node connection line Nb1.
  • planar silicon layers (102a, 102b) which are storage nodes (Ma1, Mb1) are formed on the buried oxide film layer 101, and the planar silicon layers (102a, 102b) are formed.
  • a columnar silicon layer 122a for forming the driver transistor Qd11 is formed on the planar silicon layer 102a, and a columnar silicon layer 122b for forming the driver transistor Qd21 is formed on the planar silicon layer 102b.
  • a gate insulating film 117 and a gate electrode 118 are formed around each columnar silicon layer.
  • An N + drain diffusion layer 114 is formed on the columnar silicon layer by impurity implantation or the like.
  • the contacts (108a, 108b) formed on the driver transistors (Qd11, Qd21) are both connected to the ground potential Vss1 through the wiring layer.
  • a planar silicon layer 102a as a storage node is formed on the buried oxide film layer 101, and the planar silicon layer 102a is formed as an N + source diffusion layer 103a by impurity implantation or the like.
  • a columnar silicon layer 121a constituting the access transistor Qa11 and a columnar silicon layer 122a constituting the driver transistor Qd11 are formed on the planar silicon layer 102a.
  • a gate insulating film 117 and a gate electrode 118 are formed around each columnar silicon layer.
  • An N + drain diffusion layer 114 is formed on each columnar silicon layer by impurity implantation or the like.
  • the contact 106a formed on the access transistor Qa11 is connected to the bit line BL1
  • the contact 108a formed on the driver transistor Qd11 is connected to the power supply potential wiring Vss1a
  • the polysilicon plug Ra1 is Connected to power supply potential wiring Vcc1.
  • Contact 110a on the drain diffusion layer is connected to contact 111b formed on the gate wiring extending from the gate electrode of driver transistor Qd21 through storage node connection wiring Na1.
  • the storage node is formed by a planar silicon layer adjacent to the buried oxide film, the data in the conventional example of FIG.
  • the contacts (603a and 603b) for lifting are not necessary.
  • an SRAM cell is formed by two diffusion layers (103a, 103b) forming a storage node.
  • three diffusion layers (607, 607a, 607b) are formed. It is formed by. Therefore, in the present invention, the area efficiency of the diffusion layer is high and it is easy to design a smaller SRAM area.
  • the load resistance elements (Ra1, Rb1) are not arranged on the polysilicon wiring layer as in the conventional example, but are arranged on the diffusion layers (103a, 103b) functioning as storage nodes. Therefore, in the present invention, it is not necessary to provide a space for placing the load resistance element in a region different from the region where the transistor is disposed, and the SRAM area can be reduced as compared with the conventional example.
  • the load resistance element is formed by a contact plug made of polysilicon or the like.
  • the resistance value of the load resistance element can be controlled by the impurity concentration during the polysilicon film formation. Since the contact plug formed of polysilicon or the like can be formed in a narrow region between the columnar silicon layers, it is effective in reducing the SRAM cell area. Note that the contact plug can be formed by embedding a high-resistance metal such as TiN in the entire plug even if it is not a semiconductor such as polysilicon.
  • the contact plug can be designed with an optimum layout while finely adjusting the layout of the SRAM cell, so that an SRAM cell with a small area can be designed.
  • the gate insulating film is formed of a high-k film such as HfO 2
  • the gate electrode is formed of a metal film such as TiN or TaN, or a laminated structure of a polysilicon film partially silicided with the metal film. It is preferable.
  • the channel portion of the columnar silicon layer is preferably not doped with impurities or has an impurity concentration of 1e-17 cm ⁇ 3 or less. This is because if the impurity concentration is higher than this, the characteristic variation of the transistor due to the statistical fluctuation of the impurity increases, and the SRAM operation margin such as the read margin is remarkably deteriorated.
  • the threshold value of the transistor can be adjusted not by adjusting the impurity concentration of the channel portion but by adjusting the work function of the gate material.
  • FIGS. In each figure, (a) is a plan view, and (b) is a cross-sectional view taken along the line A-A '.
  • a mask 119 such as a silicon nitride film having a thickness of about 50 nm to 100 nm is formed on an SOI substrate having an SOI layer formed on the buried oxide film 101 with a thickness of about 100 nm to 400 nm.
  • a columnar silicon layer pattern is formed by lithography and etched to form columnar silicon layers (121a, 121b, 122a, 122b).
  • the columnar silicon layer has a diameter of about 5 to 50 nm and a height of about 30 to 300 nm.
  • the planar silicon layer 120 is formed with a thickness of about 10 nm to 50 nm on the bottom of the columnar semiconductor.
  • the silicon layers are separated to form planar silicon layers (102a, 102b) that serve as storage nodes.
  • the element isolation can be formed only by isolating the planar silicon layer, so that the element isolation having a minimum processing dimension isolation width can be formed with a small number of steps.
  • impurities are introduced by ion implantation or the like to form a planar silicon layer as an N + drain diffusion layer under the columnar silicon layer.
  • the silicon nitride film 119 prevents impurities from being introduced into the upper part of the columnar silicon layer.
  • a high-k film 117 such as HfO 2 is formed as a gate insulating film with a thickness of about 1 to 5 nm by CVD or ALD.
  • a gate conductive film 118 such as TiN or TaN is formed as a gate conductive film with a thickness of about 10 to 50 nm.
  • a silicon oxide film 131 is formed and buried between the columnar silicon layers.
  • the silicon oxide film 131, the gate conductive film 118 on the columnar silicon layer, and the high-k film 117 are polished by CMP to flatten the gate upper surface.
  • CMP planarizing the upper portion of the gate by CMP, a favorable gate shape can be realized, and variations in gate length can be suppressed.
  • the silicon nitride film mask 119 above the columnar silicon layer is used as a CMP stopper.
  • the CMP polishing amount can be controlled with good reproducibility.
  • the gate conductive film 118 and the silicon oxide film 131 are etched back to form the gate electrode on the side wall of the columnar silicon layer.
  • etching conditions are used such that the gate conductive film 118 and the silicon oxide film 131 are etched at the same rate as much as possible, and the silicon nitride film mask 119 has a high selectivity.
  • a silicon nitride film sidewall 132 is formed on the metal gate by forming a silicon nitride film and etching back.
  • the silicon nitride film deposition amount and the etch back amount are set so that the silicon nitride film sidewall 132 remaining on the gate just covers the gate. Since the portion of the gate covered with the nitride film sidewall is protected during the subsequent gate etching, the gate electrode can be formed in a self-aligned manner corresponding to the film thickness of the gate conductive film.
  • the silicon oxide film 131 remaining on the metal gate is removed by wet etching.
  • a gate wiring pattern is formed by lithography using a resist or multilayer resist 133.
  • gate wirings (118a to 118c) are formed.
  • the step of planarizing the upper surface of the gate by CMP, the etching for determining the gate length, and the nitride film sidewall for protecting the gate electrode By sequentially performing formation, patterning of the gate wiring, and etching for forming the gate wiring, it is possible to form a gate with a favorable gate shape and small dimensional variation, and further to freely form the gate wiring. it can.
  • the film thickness of the gate electrode can be controlled in a self-aligned manner, the occupied area can be reduced and the parasitic resistance between the gate and the diffusion layer can be reduced.
  • the silicon nitride film mask 119 and the silicon nitride film sidewalls 132 are removed by wet processing. Thereafter, impurities are introduced by ion implantation or the like to form the N + source diffusion layer 114 above the columnar silicon layer.
  • contact plugs made of polysilicon or the like are formed as load resistance elements.
  • the resistance value can be adjusted by adding impurities such as phosphorus and boron at the time of forming the polysilicon and adjusting the impurity concentration.
  • normal contacts 107, 106a, 108a, 110a, 111a, 106b, 108a, 110a, 111a are formed.
  • the impurity distribution is set so that the N + drain diffusion layer (103a, 103b) at the bottom of the columnar silicon layer is formed up to the buried oxide film layer 101, and the columnar silicon layer is completely depleted during transistor operation. It is preferable to set the dimensions and impurity concentration of the columnar silicon layer.
  • the columnar silicon layer has a floating body structure regardless of the operation state of the transistor, thereby forming a transistor that is not affected by the substrate voltage. be able to.
  • the bottom component of the drain diffusion layer capacitance can be greatly reduced, and the parasitic capacitance of the total drain diffusion layer can be reduced. it can.
  • the impurity is diffused so as to completely cover the bottom of the columnar silicon layer. However, there is no problem in operation even if the impurity does not completely cover the bottom of the columnar silicon layer.
  • FIG. 16 shows the SRAM cell layout of this embodiment. This embodiment is different from the first embodiment in the following points.
  • the planar silicon layer 202a, which is a storage node, and the gate wiring extending from the gate electrode of the driver transistor Qd22 are connected by a common contact 210a formed across both, and the planar silicon layer 202b, which is a storage node,
  • the gate wiring extending from the gate electrode of the driver transistor Qd12 is connected by a common contact 210b formed across both.
  • the number of contacts in the SRAM cell can be reduced by connecting the gate and the storage node with the contact instead of the wiring layer. Therefore, the cell area can be reduced by adjusting the arrangement of the columnar silicon layer and the contact. can do.
  • the word line wiring, the bit line wiring, the power supply potential wiring, and the ground potential wiring are preferably used in common with the wiring of other memory cells.
  • the node connection wiring is formed by contacts. Since the other points are the same as the configuration shown in the first embodiment, description thereof is omitted.
  • FIG. 17 shows the SRAM cell layout of this embodiment.
  • the transistor arranged in the first column of the unit cell UC in FIG. 17 in the SRAM cell array is the transistor arranged in the second column of the memory cell adjacent to the upper side or the lower side of the unit cell UC.
  • the transistors arranged in the second column of the unit cell UC have the same arrangement configuration, and the transistors arranged in the first column of the memory cells adjacent to the upper side or the lower side of the unit cell UC have the same arrangement configuration. That is, the same transistors as the transistors Qa23 and Qd23 arranged in the second column are arranged in order from the top above the transistors Qa13 and Qd13 arranged in the first column of the unit cell UC of FIG.
  • an access transistor is arranged adjacent to the upper side of the access transistor Qa13 in the drawing, and an access transistor is arranged adjacent to the lower side of the access transistor Qa23 in the drawing.
  • the gate wiring extending from the gate electrode of the access transistor Qa13 is connected to the gate electrode of the access transistor of the adjacent memory cell on the upper side of the drawing, and the contact ( 307a, 307b) can be shared on the gate wiring.
  • the contacts (307a, 307b) to the word line WL3 are formed between the storage nodes.
  • the contacts (307a, 307b) are arranged on the boundary between the upper and lower SRAM cells.
  • the word line wiring, the bit line wiring, the power supply potential wiring, and the ground potential wiring are preferably used in common with other memory cell wirings.
  • the node connection wirings (310a, 310b) made of contacts are arranged in the lower layer so that the wirings do not come into contact with contacts that should not come into contact with each other.
  • the node connection wiring is formed by contacts. Since the other configuration is the same as that of the first embodiment, the description thereof is omitted.
  • FIG. 18 shows the SRAM cell layout of this embodiment.
  • This embodiment is different from the third embodiment in that the positions of the driver transistor Qd14 and the polysilicon plug Ra4 are interchanged and the positions of the driver transistor Qd24 and the polysilicon plug Rb4 are interchanged.
  • the layout of the gate wiring has a rectangular shape, and the gate wiring can be easily formed.
  • the power supply lines (Vcc4a, Vcc4b) are formed in parallel with the word line WL4, and the ground line Vss4 is formed in parallel with the bit lines (BL4, BLB4).
  • the word line wiring, the bit line wiring, the power supply potential wiring, and the ground potential wiring are preferably used in common with the wiring of other memory cells.
  • the node connection wiring Arranged in a layer above the node connection wiring which is the wiring in the memory cell.
  • the node connection wiring is formed by contacts. Since the other points are the same as the configuration shown in the first embodiment, description thereof is omitted.
  • FIG. 19 shows the SRAM layout of this embodiment.
  • This embodiment is different from the first embodiment in that the shape of the columnar silicon layer forming the access transistor is different from the size of the columnar silicon layer forming the driver transistor.
  • the E / R type 4T-SRAM it is possible to improve the read margin by increasing the driving capability of the driver transistor with respect to the access transistor.
  • the drive capability of the driver transistor with respect to the access transistor can be increased, and the read margin can be expanded.
  • it is desired to improve the write margin it is effective to increase the drive capability of the access transistor with respect to the driver transistor.
  • the write margin it is possible to improve the write margin by increasing the drive capability of the access transistor with respect to the driver transistor by increasing the peripheral length of the columnar silicon layer forming the access transistor.
  • the diameter of the columnar silicon layer is increased, the channel control by the gate is weakened, so that the short channel effect is increased and the off-leakage of the transistor is increased.
  • the shape of the columnar silicon layer is not limited to a circle, and the perimeter of the columnar silicon layer can be increased by forming an elliptical or rectangular shape.
  • the word line wiring, the bit line wiring, the power supply potential wiring, and the ground potential wiring are preferably shared with the wiring of other memory cells. It is arranged in a layer higher than the node connection wiring which is the wiring inside.
  • the same configuration as that of the first embodiment can be realized. Since the other points are the same as the configuration shown in the first embodiment, description thereof is omitted.
  • the MOS transistor is arranged in the vertical direction with the drain, the gate, and the source.
  • the SGT is an improvement in area efficiency due to the SRAM structure in which the storage node is formed on the substrate side, element isolation with a narrow isolation width by using the SOI substrate, and a load resistance element that is a contact plug formed by polysilicon or the like, An E / R type 4T-SRAM having a small memory cell area can be realized.
  • FIG. 3 is an equivalent circuit showing the SRAM of the first embodiment of the present invention. It is a top view of SRAM of 1st Example of this invention. It is sectional drawing of SRAM of 1st Example of this invention. It is sectional drawing of SRAM of 1st Example of this invention. It is sectional drawing of SRAM of 1st Example of this invention. It is sectional drawing of SRAM of 1st Example of this invention. It is sectional drawing of SRAM of 1st Example of this invention. It is process drawing which shows the manufacturing method of this invention in process order. It is a top view of the CMOS inverter which is an example of the peripheral circuit and logic circuit of this invention. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order.

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Abstract

　縦型トランジスタＳＧＴで構成されたＥ／Ｒ型４Ｔ－ＳＲＡＭにおいて、小さいＳＲＡＭセル面積と安定した動作マージンを実現する。 　４個のＭＯＳトランジスタ及び２個の負荷抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、埋め込み酸化膜上に形成された平面状シリコン層上に形成され、前記平面状シリコン層は記憶ノードであり、前記ＭＯＳトランジスタのドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、負荷抵抗素子は前記平面状シリコン層上に形成されたポリシリコンプラグよりなる小さい面積のＳＲＡＭセルを実現する。

Description

半導体記憶装置
　本発明は半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）からなる半導体記憶装置に関する。
　半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２－１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
　ＳＧＴを用いてＬＳＩ（大規模集積回路）を構成する場合、それらのキャッシュ用メモリとしてＳＧＴの組み合わせで構成されるＳＲＡＭ（以下、ＳＧＴ－ＳＲＡＭ）を用いることが必須である。近年、ＬＳＩに搭載されるＳＲＡＭに対する大容量化の要求は非常に大きいため、ＳＧＴを用いた場合にも非常に小さいセル面積を持つＳＲＡＭを実現することが要求される。しかし、ＳＧＴ－ＳＲＡＭにおいても、トランジスタが縦方向に形成される特徴を生かすことにより、従来のプレーナー型トランジスタで構成されたＳＲＡＭに比べてＳＲＡＭセル面積を小さくすることが可能である。
　特許文献１の実施例に示された４個のＳＧＴと２個の負荷抵抗素子を用いて構成されるＥ／Ｒ型４Ｔ－ＳＲＡＭの平面図を図２０（ａ）に、平面図のカットラインＡ－Ａ'における断面図を図２０（ｂ）に示す。
　図２０（ａ）の平面図及び（ｂ）の断面図を参照して以下に説明する。ＳＲＡＭセルは２個の柱状シリコン層（６０１ａ、６０１ｂ）より形成されるメモリセルにアクセスするためのアクセストランジスタと、２個の柱状シリコン層（６０２ａ、６０２ｂ）より形成されるデータの読み出しおよび書き込みを行うためにメモリセルを駆動するドライバトランジスタと、ポリシリコン配線で形成される２個の負荷抵抗素子（Ｒａ６、Ｒｂ６）より構成される。それぞれの柱状シリコン層の底部には下部拡散層（６０７ａ、６０７ｂ、６０７）が形成され、上部には上部拡散層６０８が形成され、柱状シリコン層の周囲にはゲート電極（６０６ａ～６０６ｃ）が形成される。
　ＢＬ６およびＢＬＢ６はビット線、ＷＬ６はワード線、Ｖｃｃ６は電源電位配線、Ｖｓｓ６は接地電位配線である。また、Ｍａ６およびＭｂ６は配線層により形成されるデータを記憶するための記憶ノードを示している。
特開平２－１８８９６６
　しかし、上記ＳＲＡＭについては以下のような問題点がある。
　まず、上記ＳＲＡＭにおいては、記憶ノードが配線層（Mａ６、Mｂ６）により形成されていて、データ読み出し時には記憶ノードのデータはアクセストランジスタの底部の下部拡散層（６０７ａ、６０７ｂ）に読み出される。読み出されたデータはコンタクト（６０３ａ、６０３ｂ）を通って配線層よりなるビット線（ＢＬ６、ＢＬＢ６）に転送される。ここで、コンタクト（６０３ａ、６０３ｂ）はＳＲＡＭを構成するための必須な要素ではなく、例えば記憶ノードを柱状シリコン層底部の下部拡散層で形成するＳＲＡＭ構成が可能である場合には、記憶ノードのデータはアクセストランジスタの上部に形成されるコンタクトを通って配線層よりなるビット線に転送されるため、上記ＳＲＡＭにおけるコンタクト（６０３ａ、６０３ｂ）は必要なくなる。このため、ＳＲＡＭセル面積をコンタクト２個分だけ小さくすることが可能である。
　次に、上記ＳＲＡＭにおいては、負荷抵抗素子（Ｒａ６、Ｒｂ６）はポリシリコン配線層によって形成されるため、負荷抵抗素子を形成することによるＳＲＡＭセル面積の増加が大きい。したがって、ＳＲＡＭセル面積の縮小のためには、追加面積の少ない負荷抵抗素子を用いることが必要となる。
　更に、上記ＳＲＡＭにおいては、ワード線ＷＬ６はポリシリコンで形成されるため高抵抗になる。現在のＬＳＩで要求される動作速度を達成するためには、ワード線に追加のコンタクトを１個追加して、配線層によってワード線を裏打ちすることにより低抵抗化する必要がある。したがって、上記ＳＲＡＭセルの面積はさらに大きくなる。
　以上より、上記ＳＲＡＭにおいてはプレーナートランジスタにより構成されるＳＲＡＭセルと比べると、トランジスタが縦方向に形成される分の面積縮小は可能であるが、上記の問題点を考慮すると、さらなる面積の縮小が可能である。
　本発明は上記の事情を鑑みてなされたもので、ＳＧＴを用いたＥ／Ｒ型４Ｔ－ＳＲＡＭにおいてより面積の小さいＳＲＡＭセルを実現することを目的とする。
　本発明によれば、４個のＭＯＳトランジスタ及び２個の負荷抵抗素子が基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
　前記４個のＭＯＳトランジスタの各々は、
　ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
　メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
　第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
　第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
　第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタにおいてデータを保持する第１の記憶ノードとして機能する第１の拡散層が、前記第１のＮＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタに共通の拡散層として前記絶縁膜上に配置され、
　第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタにおいてデータを保持する第２の記憶ノードとして機能する第２の拡散層が、前記第２のＮＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタに共通の拡散層として前記絶縁膜上に配置され、
　前記２個の負荷抵抗素子の各々を、前記第１の拡散層及び前記第２の拡散層の上にそれぞれ配置したことを特徴とする半導体記憶装置が提供される。
　また、本発明の別の好ましい態様では、前記半導体装置において、前記２個の負荷抵抗素子は、前記第１の拡散層上に形成された半導体又は金属よりなる第１のコンタクトプラグ及び前記第２の拡散層上に形成された半導体又は金属よりなる第２のコンタクトプラグとして形成される。
　また、本発明の別の好ましい態様では、前記半導体装置において、第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つが、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
　また、本発明の別の好ましい態様では、前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
　前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
　また、本発明の別の好ましい態様では、アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定される。
　また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
　前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
　前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
　前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列される。
　また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
　前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
　前記第２のＮＭＯＳのアクセストランジスタは２行２列目に配列され、
　前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列される。
　図１に本発明に用いたＥ／Ｒ型４Ｔ－ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｃｃ１は電源電位、Ｖｓｓ１は接地電位、Ｑａ１１およびＱａ２１はメモリセルにアクセスするためのアクセストランジスタ、Ｑｄ１１およびＱｄ２１はメモリセルのデータを読み出しおよび書き込みするために記憶ノードを駆動するドライバトランジスタ、Ｒａ１およびＲｂ１は記憶ノードへ電荷の供給するための負荷抵抗素子、Ｍａ１およびＭｂ１はデータを記憶するための記憶ノードを示している。
　図２に本発明を用いたＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２に示したユニットセルＵＣが繰り返し配置されている。図３（ａ）～（ｄ）に図２のレイアウト図のカットラインＡ－Ａ'～Ｄ－Ｄ'における断面構造を示す。
　まず図２および図３を参照して本発明のレイアウトについて説明する。
　基板上に形成された埋め込み酸化膜層１０１などの絶縁膜上に平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等を行うことによりＮ＋拡散層（１０３ａ、１０３ｂ）となっている。平面状シリコン層（１０２ａ、１０２ｂ）はそれぞれ記憶ノード（Ｍａ１、Ｍｂ１）として機能する。Ｑａ１１およびＱａ２１はアクセストランジスタ、Ｑｄ１１およびＱｄ２１はドライバトランジスタ、Ｒａ１およびＲｂ１はポリシリコン等よりなるコンタクトプラグにより形成される負荷抵抗素子である。
　本実施例では、１つのユニットセルＵＣは、埋め込み酸化膜層１０１上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードである平面状シリコン層１０２ａの上に、図の上側からアクセストランジスタＱａ１１及びドライバトランジスタＱｄ１１がそれぞれ配列されている。また、２列目には、第２の記憶ノードである平面状シリコン層１０２ｂの上に、図の上側からアクセストランジスタＱａ２１及びドライバトランジスタＱｄ２１がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。
　図２及び図３から分かるように、第１の記憶ノードとして機能するＮ＋拡散層１０３ａ（平面状シリコン層１０２ａ）は、アクセストランジスタＱａ１１及びドライバトランジスタＱｄ１１に共通の拡散層として埋め込み酸化膜層１０１上に配置されている。また同様に、第２の記憶ノードとして機能するＮ＋拡散層１０３ｂ（平面状シリコン層１０２ｂ）は、アクセストランジスタＱａ２１及びドライバトランジスタＱｄ２１に共通の拡散層として埋め込み酸化膜層１０１上に配置されている。
　平面状シリコン層１０２ａ上に形成されるコンタクト１１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｄ２１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ｂと接続され、平面状シリコン層１０２ｂ上に形成されるコンタクト１１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｄ１１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ａと接続される。アクセストランジスタＱａ１１上部に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱａ２１上部に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱａ１１およびＱａ２１のゲート電極から延在するゲート配線上に形成されるコンタクト１０７はワード線ＷＬ１に接続される。また、ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）上部に形成されるコンタクト（１０８ａ、１０８ｂ）はともに接地電位である配線層Ｖｓｓ１に接続される。ポリシリコン等により形成されたコンタクトプラグであるＲａ１およびＲｂ１は電源電位である配線層Ｖｃｃ１ａおよびＶｃｃ１ｂにそれぞれ接続される。
　ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
　なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ１）、ノード接続配線（Ｎｂ１）、及び接地電位の配線Ｖｓｓ１を最下位の層で形成し、電源電位の配線（Ｖｃｃ１ａ、Ｖｃｃ１ｂ）をそれらの上位の層に形成し、それらの上位の層にビット線（ＢＬ１、ＢＬＢ１）を形成し、ワード線（ＷＬ１）を最上位の層で配線する構成が実現可能である。
　本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ（Ｑａ１１、Ｑａ２１）については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
　続いて、図３の断面構造を参照して本発明について説明する。
　図３（ａ）に示されるように、埋め込み酸化膜層１０１上に記憶ノード（Ｍａ１、Ｍｂ１）である平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等によりＮ+ソース拡散層（１０３ａ、１０３ｂ）として形成されている。Ｎ＋ソース拡散層１０３ａ上にアクセストランジスタＱａ１１を形成する柱状シリコン層１２１ａが形成され、Ｎ＋ソース拡散層１０３ｂ上にアクセストランジスタＱａ２１を形成する柱状シリコン層１２１ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＮ+ドレイン拡散層１１４が不純物注入などにより形成される。図には示していないが、アクセストランジスタＱａ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱａ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続され、アクセストランジスタＱａ１１およびＱａ２１のゲート電極より延在するゲート配線１１８ａ上に形成されるコンタクト１０７はワード線ＷＬ１に接続される。
　 図３（ｂ）に示されるように、埋め込み酸化膜層１０１上に記憶ノード（Ｍａ１、Ｍｂ１）である平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等によりＮ+ソース拡散層（１０３ａ、１０３ｂ）として形成されている。平面状シリコン層１０２ａ上には負荷抵抗素子であるポリシリコン等により形成されるコンタクトプラグＲａ１が形成されている。図には示していないが、ドライバトランジスタＱｄ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されるコンタクト１１１ａは記憶ノード接続配線Ｎｂ１を通じてN＋ソース拡散層１０２ｂ上に形成されるコンタクト１１０ｂに接続される。
　図３（ｃ）に示されるように、埋め込み酸化膜層１０１上に記憶ノード（Ｍａ１、Ｍｂ１）である平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等によりＮ+ソース拡散層（１０３ａ、１０３ｂ）として形成されている。平面状シリコン層１０２ａ上にドライバトランジスタＱｄ１１を形成する柱状シリコン層１２２ａが形成され、平面状シリコン層１０２ｂ上にドライバトランジスタＱｄ２１を形成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＮ＋ドレイン拡散層１１４が不純物注入などにより形成されている。図には示していないが、ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）上に形成されるコンタクト（１０８ａ、１０８ｂ）はともに配線層を通して接地電位Ｖｓｓ１に接続される。
　図３（ｄ）に示されるように、埋め込み酸化膜層１０１上に記憶ノードである平面状シリコン層１０２ａが形成され、上記平面状シリコン層１０２ａは不純物注入等によりＮ+ソース拡散層１０３ａとして形成されている。平面状シリコン層１０２ａ上にアクセストランジスタＱａ１１を構成する柱状シリコン層１２１ａと、ドライバトランジスタＱｄ１１を構成する柱状シリコン層１２２ａが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。それぞれの柱状シリコン層上部にはＮ＋ドレイン拡散層１１４が不純物注入などにより形成されている。図には示していないが、アクセストランジスタＱａ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、ドライバトランジスタＱｄ１１上に形成されるコンタクト１０８ａは電源電位配線Ｖｓｓ１ａに接続され、ポリシリコンプラグＲａ１は電源電位配線Ｖｃｃ１に接続される。また、ドレイン拡散層上のコンタクト１１０ａは記憶ノード接続配線Ｎａ１を通じて、ドライバトランジスタＱｄ２１のゲート電極から延在するゲート配線上に形成されるコンタクト１１１ｂに接続される。
　本発明のＳＲＡＭを図２０の従来例と比較すると、まず本発明においては記憶ノードを埋め込み酸化膜に隣接した平面状シリコン層により形成しているため、図２０の従来例におけるデータをビット線に引き上げるためのコンタクト（６０３ａ、６０３ｂ）が必要なくなる。
　また、本発明においては、記憶ノードを形成する２個の拡散層（１０３ａ、１０３ｂ）によりＳＲＡＭセルが形成されているが、図２０の従来例では３個の拡散層（６０７、６０７ａ、６０７ｂ）により形成されている。このため、本発明においては拡散層の面積効率が高く、より小さいＳＲＡＭ面積を設計しやすい。さらにそれらの拡散層が長方形のシンプルな形状で構成されているために、ＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ）によるパターン形状の補正が容易であり、小さいＳＲＡＭセル面積を実現するために適したレイアウトである。また、負荷抵抗素子（Ｒａ１、Ｒｂ１）は、従来例のようにポリシリコン配線層に配置されるのではなく、記憶ノードとして機能する拡散層（１０３ａ、１０３ｂ）の上に配置される。そのため、本発明では、トランジスタを配置する領域とは別の領域に負荷抵抗素子配置用のスペースを設ける必要がなく、従来例よりもＳＲＡＭ面積を縮小することができる。
　本発明においては、負荷抵抗素子はポリシリコン等により形成されたコンタクトプラグにより形成される。負荷抵抗素子の抵抗値はポリシリコン成膜時の不純物の濃度により制御することができる。ポリシリコン等により形成されるコンタクトプラグは柱状シリコン層間の狭い領域にも形成することができるので、ＳＲＡＭセル面積の縮小に有効である。
　なお、コンタクトプラグはポリシリコン等の半導体でなくても、ＴｉＮ等の抵抗の高い金属をプラグ全体に埋め込むことによっても形成することが可能である。
　また、上記コンタクトプラグは本発明における実施例で示したレイアウト以外にもＳＲＡＭセルのレイアウトを微調整しながら最適なレイアウトにて配置することにより面積の小さいＳＲＡＭセルを設計することができる。
　本発明においては、ゲート絶縁膜はＨｆＯ２などのＨｉｇｈ－ｋ膜で形成され、ゲート電極はＴｉＮやＴａＮなどの金属膜や、金属膜と一部がシリサイド化されたポリシリコンの積層構造で形成されることが好ましい。
　また、本発明においては、上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が１ｅ－１７ｃｍ-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなり、読み出しマージン等のＳＲＡＭ動作マージンが著しく劣化してしまうためである。この場合、トランジスタのしきい値調整はチャネル部の不純物濃度ではなく、ゲート材料の仕事関数を調整することにより行うことができる。
　以下に本発明の半導体装置を形成するための製造方法の一例を図４～図１５を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ－Ａ’間の断面図を示している。
　図４に示されるように、埋め込み酸化膜１０１上にＳＯＩ層が膜厚１００ｎｍ～４００ｎｍ程度形成されたＳＯＩ基板上に膜厚５０ｎｍ～１００ｎｍ程度のシリコン窒化膜等のマスク１１９を成膜する。その後、柱状シリコン層のパターンをリソグラフィーにより形成し、エッチングすることにより、柱状シリコン層（１２１ａ、１２１ｂ、１２２ａ、１２２ｂ）を形成する。柱状シリコン層の直径は５～５０ｎｍ程度、高さは３０～３００ｎｍ程度である。このとき、柱状半導体底部に平面状シリコン層１２０を１０ｎｍ～５０ｎｍ程度の厚さで形成しておく。
　図５に示されるように、シリコン層を分離して、記憶ノードとなる平面状シリコン層（１０２ａ、１０２ｂ）を形成する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法の分離幅を持つ素子分離を形成することができる。その後、イオン注入などにより不純物を導入し、平面状シリコン層を柱状シリコン層下部のＮ＋ドレイン拡散層として形成する。このときに、不純物は埋め込み酸化膜１０１まで到達し、さらに不純物は柱状シリコン層の底部を覆うように分布するように注入条件を調整することが好ましい。また、シリコン窒化膜１１９により柱状シリコン層上部には不純物が導入されないようにする。
　図６に示されるように、ゲート絶縁膜としてＨｆO２などのＨｉｇｈ－ｋ膜１１７をＣＶＤ法もしくはＡＬＤ法により１～５ｎｍ程度の厚さで成膜する。続いて、ゲート導電膜としてＴｉＮやＴａＮなどのゲート導電膜１１８を１０～５０ｎｍ程度の厚さで成膜する。
　図７に示されるように、シリコン酸化膜１３１を成膜して柱状シリコン層間を埋め込む。
　図８に示されるように、ＣＭＰによりシリコン酸化膜１３１、柱状シリコン層上部のゲート導電膜１１８、Ｈｉｇｈ－ｋ膜１１７を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部のシリコン窒化膜マスク１１９をＣＭＰのストッパーとして使用する。シリコン窒化膜マスク１１９をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。
　図９に示されるように、ゲート長を決定するために、ゲート導電膜１１８およびシリコン酸化膜１３１をエッチバックして、柱状シリコン層側壁のゲート電極を形成する。このときに、ゲート導電膜１１８とシリコン酸化膜１３１をなるべく同じレートでエッチングし、なおかつシリコン窒化膜マスク１１９に対して高選択比を取るようなエッチング条件を使用する。
　図１０に示されるように、シリコン窒化膜を成膜して、エッチバックすることにより、メタルゲートの上部にシリコン窒化膜サイドウォール１３２を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール１３２がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートは後工程のゲートエッチング時に保護されるため、ゲート電極をゲート導電膜の成膜膜厚分だけ自己整合的に形成することができる。
　図１１に示されるように、メタルゲート上に残存するシリコン酸化膜１３１をウェットエッチにて除去する。
　図１２に示されるように、レジストまたは多層レジスト１３３を用いて、リソグラフィーによりゲート配線パターンを形成する。
　図１３に示されるように、レジスト１３３をマスクにして、ゲート底部およびゲート下のＨｉｇｈ－ｋ膜をエッチングし、除去する。これによりゲート配線（１１８ａ～１１８ｃ）が形成される。上記のように、柱状シリコン層の上部にシリコン窒化膜を形成した構造において、ゲート上面をＣＭＰによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極の膜厚を自己整合的に制御することができるため、占有面積の縮小およびゲートと拡散層間の寄生抵抗の削減が可能である。
　図１４に示されるように、シリコン窒化膜マスク１１９およびシリコン窒化膜サイドウォール１３２をウェット処理により除去する。その後、イオン注入などにより不純物を導入し、柱状シリコン層上部のＮ＋ソース拡散層１１４を形成する。
　図１５に示されるように、負荷抵抗素子としてポリシリコン等により形成されたコンタクトプラグ（Ｒａ１、Ｒｂ１）を形成する。ポリシリコンの成膜時にリンやボロンなどの不純物を添加し、不純物濃度を調整することにより抵抗値を調整することができる。その後、通常のコンタクト（１０７、１０６ａ、１０８ａ、１１０ａ、１１１ａ、１０６ｂ、１０８ａ、１１０ａ、１１１ａ）を形成する。
　本発明においては柱状シリコン層底部のＮ＋ドレイン拡散層（１０３ａ、１０３ｂ）が埋め込み酸化膜層１０１まで形成されるように不純物分布を設定し、さらにトランジスタ動作時には、柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や不純物濃度を設定することが好ましい。上記のようにＮ＋ドレイン拡散層（１０３ａ、１０３ｂ）の不純物分布を設定することにより、トランジスタの動作状態によらず柱状シリコン層の内部はフローティングボディ構造になり、基板電圧に影響されないトランジスタを形成することができる。また、Ｎ＋ドレイン拡散層（１０３ａ、１０３ｂ）の不純物を埋め込み酸化膜１０１まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することもできる。なお、図３の断面図においては、不純物は柱状シリコン層の底部を完全に覆うように拡散されているが、不純物は完全に柱状シリコン層底部を覆っていなくても動作上問題ない。
　図１６に本実施例のＳＲＡＭセルレイアウトを示す。本実施例において実施例１と異なるのは以下の点である。記憶ノードである平面状シリコン層２０２ａと、ドライバトランジスタＱｄ２２のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト２１０ａにより接続され、記憶ノードである平面状シリコン層２０２ｂと、ドライバトランジスタＱｄ１２のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト２１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
　なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
　これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
　図１７に本実施例のＳＲＡＭセルレイアウトを示す。本実施例では、ＳＲＡＭセルアレイ内において図１７のユニットセルＵＣの１列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの２列目に配列されるトランジスタと配置構成が等しく、ユニットセルＵＣの２列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの１列目に配列されるトランジスタと配置構成が等しい。すなわち、図１７のユニットセルＵＣの一列目に配列されるトランジスタＱａ１３、Ｑｄ１３の上側には、二列目に配列されるトランジスタＱａ２３、Ｑｄ２３と同じトランジスタが上から順に配列される。したがって、アクセストランジスタＱａ１３の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタＱａ２３の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにＳＲＡＭセルを配置することで、アクセストランジスタＱａ１３のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線ＷＬ３へのコンタクト（３０７ａ、３０７ｂ）をそのゲート配線上で共有することができる。実施例１においてはワード線ＷＬ３へのコンタクト（３０７ａ、３０７ｂ）は記憶ノードと記憶ノードとの間に形成されていたが、本実施例においては、上下のＳＲＡＭセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、ＳＲＡＭセルの横方向の長さの縮小が可能である。
　また、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、コンタクトよりなるノード接続配線（３１０ａ、３１０ｂ）を下位の層で、ワード線（ＷＬ３）及び接地電位の配線（Ｖｓｓ３ａ、Ｖｓｓ３ｂ）を中位の層で、ビット線の配線（ＢＬ３、ＢＬＢ３）と電源電位の配線Ｖｃｃ３を上位の層で配線する構成が実現可能である。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
　これ以外の構成に関しては実施例１と同一であるので説明を省略する。
　図１８に本実施例のＳＲＡＭセルレイアウトを示す。本実施例において実施例３と異なる点は、ドライバトランジスタＱｄ１４とポリシリコンプラグＲａ４の位置が入れ替わっている点と、ドライバトランジスタＱｄ２４とポリシリコンプラグＲｂ４の位置が入れ替わっている点である。このため、ゲート配線のレイアウトが長方形形状になりゲート配線の形成が容易になる。また、本実施例においては電源配線（Ｖｃｃ４ａ、Ｖｃｃ４ｂ）がワード線ＷＬ４と平行に形成されており、接地配線Ｖｓｓ４がビット線（ＢＬ４、ＢＬＢ４）と平行に形成されている。
　なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、実施例３と同様の構成が実現可能である。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
　これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
　図１９に本実施例のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。Ｅ／Ｒ型４Ｔ－ＳＲＡＭにおいては、アクセストランジスタに対してドライバトランジスタの駆動能力を上げることによって、読み出しマージンを改善することが可能である。本実施例のように、ドライバトランジスタを形成する柱状シリコン層の周囲長を大きくすることによりアクセストランジスタに対するドライバトランジスタの駆動能力を上げることができ、読み出しマージンを拡大することができる。
　一方、書き込みマージンを改善したい場合には、ドライバトランジスタに対してアクセストランジスタの駆動能力を上げることが有効である。この場合には、アクセストランジスタを形成する柱状シリコン層の周囲長を大きくすることによって、ドライバトランジスタに対するアクセストランジスタの駆動能力を上げることによって、書き込みマージンを改善することが可能である。
　しかし、柱状シリコン層の直径を大きくするとゲートによるチャネルの制御が弱くなるため、ショートチャネル効果が大きくなりトランジスタのオフリークが増加する。このため、柱状シリコン層の周囲長を増加する場合には、チャネル幅の増加によるトランジスタ能力の改善とショートチャネル効果によるオフリークの増加のトレードオフを考慮して行う必要がある。なお、柱状シリコン層の形状は円形のみでなく、楕円形や長方形などの形状にすることによって柱状シリコン層の周囲長を長くしても可能である。この場合には、ショートチャネル効果を抑制しつつ、トランジスタの能力を改善することが可能である。
　上記のように、アクセストランジスタ、ドライバトランジスタのそれぞれの形状を変更することにより、各種ＳＲＡＭ特性を調整することができる。
　なお、実施例１で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例１と同様の構成が実現可能である。
　これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
　以上説明したように、本発明によれば４個のMOSトランジスタおよび２個の抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記MOSトランジスタがドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴであり、基板側に記憶ノードを形成したＳＲＡＭ構造による面積効率の改善、SOI基板を用いることによる狭い分離幅の素子分離、及びポリシリコン等により形成されたコンタクトプラグである負荷抵抗素子により、小さいメモリセル面積を持つＥ／Ｒ型４Ｔ－ＳＲＡＭを実現できる。
本発明の第１の実施例のＳＲＡＭを示す等価回路である。 本発明の第１の実施例のＳＲＡＭの平面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の周辺回路および論理回路の一例であるCMOSインバーターの平面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の第２の実施例のＳＲＡＭの平面図である。 本発明の第３の実施例のＳＲＡＭの平面図である。 本発明の第４の実施例のＳＲＡＭの平面図である。 本発明の第５の実施例のＳＲＡＭの平面図である。 従来のＳＧＴを用いたＳＲＡＭを示す平面図及び断面図である。
符号の説明
１０１、２０１、３０１、４０１、５０１：埋め込み酸化膜
１０２ａ、２０２ａ、３０２ａ、４０２ａ、５０２ａ、１０２ｂ、２０２ｂ、３０２ｂ、４０２ｂ、５０２ｂ：平面状シリコン層
１０３ａ、１０３ｂ：Ｎ＋ドレイン拡散層
１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ：アクセストランジスタソース拡散層上コンタクト
１０７、２０７、３０７ａ、４０７ａ、３０７ｂ、４０７ｂ、５０７：アクセストランジスタゲート配線上コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ：ドライバトランジスタソース拡散層上コンタクト
１１０ａ、５１０ａ、１１０ｂ、５１０ｂ：記憶ノード上コンタクト
１１１ａ、５１１ａ、１１１ｂ、５１１ｂ：ゲート配線上コンタクト
２１０ａ、２１０ｂ、３１０ａ、３１０ｂ、４１０ａ、４１０ｂ：共通コンタクト
１１４：Ｎ＋ソース拡散層
１１７：ゲート絶縁膜
１１８：ゲート電極
１１８ａ、１１８ｂ、１１８ｃ：ゲート配線
１１９：シリコン窒化膜
１２０：平面状シリコン層
１２１ａ、１２１ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ：ドライバトランジスタ柱状シリコン層
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
６０１ａ、６０１ｂ：アクセストランジスタ
６０２ａ、６０２ｂ：ドライバトランジスタ
６０３ａ、６０３ｂ、６０４ａ、６０４ｂ、６０５：コンタクト
６０６ａ、６０６ｂ、６０６ｃ：ゲート電極
６０７、６０７ａ、６０７ｂ：Ｎ＋下部拡散層
６０８：Ｎ＋上部拡散層
６１１：ＬＯＣＯＳ
Ｑａ１１、Ｑａ２１、Ｑａ１２、Ｑａ２２、Ｑａ１３、Ｑａ２３、Ｑａ１４、Ｑａ２４、Ｑａ１５、Ｑａ２５：アクセストランジスタ
Ｑｄ１１、Ｑｄ２１、Ｑｄ１２、Ｑｄ２２、Ｑｄ１３、Ｑｄ２３、Ｑｄ１４、Ｑｄ２４、Ｑｄ１５、Ｑｄ２５：ドライバトランジスタ
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬＢ１、ＢＬＢ２、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ６：ビット線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６：ワード線
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３ａ、Ｖｓｓ３ｂ、Ｖｓｓ４、Ｖｓｓ５、Ｖｓｓ６：接地電位線
Ｖｃｃ１ａ、Ｖｃｃ１ｂ、Ｖｓｓ２ａ、Ｖｃｃ２ｂ、Ｖｃｃ３、Ｖｃｃａ、Ｖｃｃ４ｂ、Ｖｃｃ５ａ、Ｖｃｃ５ｂ、Ｖｃｃ６：接地電位線
Ｎａ１、Ｎｂ１、Ｎａ５、Ｎｂ５：ノード接続配線
Ｍａ１、Ｍｂ１、Ｍａ６、Ｍｂ６：記憶ノード
Ｒａ１、Ｒｂ１、Ｒａ２、Ｒｂ２、Ｒａ３、Ｒｂ３、Ｒａ４、Ｒｂ４、Ｒａ５、Ｒｂ５、Ｒａ６、Ｒｂ６：負荷抵抗素子

Claims (8)

  1. 　４個のＭＯＳトランジスタ及び２個の負荷抵抗素子が基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
    　前記４個のＭＯＳトランジスタの各々は、
    　ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
    　メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
    　第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
    　第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
    　第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタにおいてデータを保持する第１の記憶ノードとして機能する第１の拡散層が、前記第１のＮＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタに共通の拡散層として前記絶縁膜上に配置され、
    　第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタにおいてデータを保持する第２の記憶ノードとして機能する第２の拡散層が、前記第２のＮＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタに共通の拡散層として前記絶縁膜上に配置され、
    　前記２個の負荷抵抗素子の各々を、前記第１の拡散層及び前記第２の拡散層の上にそれぞれ配置したことを特徴とする半導体記憶装置。
  2. 　前記２個の負荷抵抗素子は、
    　前記第１の拡散層上に形成された半導体又は金属よりなる第１のコンタクトプラグ及び前記第２の拡散層上に形成された半導体又は金属よりなる第２のコンタクトプラグとして形成されることを特徴とする請求項１に記載の半導体記憶装置。
  3. 　第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項１に記載の半導体記憶装置。
  4. 　前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
    　前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項１に記載の半導体記憶装置。
  5. 　アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定されることを特徴とする請求項１に記載の半導体記憶装置。
  6. 　前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
    　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
    　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
    　前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
    　前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
  7. 　前記第１及び第２のＮＭＯＳのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項６に記載の半導体記憶装置。
  8. 　前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
    　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
    　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
    　前記第２のＮＭＯＳのアクセストランジスタは２行２列目に配列され、
    　前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
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