JP2011066109A - 半導体記憶装置 - Google Patents
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Abstract
【課題】縦型トランジスタＳＧＴで構成されたＥ／Ｒ型４Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積を実現する。
【解決手段】４個のＭＯＳトランジスタ及び２個の負荷抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、基板上に形成された拡散層上に形成され、前記拡散層は記憶ノードであり、前記ＭＯＳトランジスタのドレイン、ゲート、ソースが基板に対して垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、負荷抵抗素子はコンタクトプラグ形状に形成される小さい面積のＳＲＡＭセルを実現する。
【選択図】図２
【解決手段】４個のＭＯＳトランジスタ及び２個の負荷抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、基板上に形成された拡散層上に形成され、前記拡散層は記憶ノードであり、前記ＭＯＳトランジスタのドレイン、ゲート、ソースが基板に対して垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、負荷抵抗素子はコンタクトプラグ形状に形成される小さい面積のＳＲＡＭセルを実現する。
【選択図】図２
Description
本発明は半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなる半導体記憶装置に関する。
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２−１８８９６６号公報）。ＳＧＴではドレイン、ゲート、ソースが基板に対して垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
ＳＧＴを用いてＬＳＩ（大規模集積回路）を構成する場合、それらのキャッシュ用メモリとしてＳＧＴの組み合わせで構成されるＳＲＡＭ（以下、ＳＧＴ−ＳＲＡＭ）を用いることが必須である。近年、ＬＳＩに搭載されるＳＲＡＭに対する大容量化の要求は非常に大きいため、ＳＧＴを用いた場合にも非常に小さいセル面積を持つＳＲＡＭを実現することが要求される。しかし、ＳＧＴ−ＳＲＡＭにおいても、トランジスタが縦方向に形成される特徴を生かすことにより、従来のプレーナー型トランジスタで構成されたＳＲＡＭに比べてＳＲＡＭセル面積を小さくすることが可能である。
特許文献１の実施例に示された４個のＳＧＴと２個の負荷抵抗素子を用いて構成されるＥ／Ｒ型４Ｔ−ＳＲＡＭの平面図を図１７（ａ）に、その平面図のカットラインＡ−Ａ'における断面図を図１７（ｂ）に示す。
図１７（ａ）の平面図及び（ｂ）の断面図を参照して以下に説明する。ＳＲＡＭセルは、２個の柱状シリコン層（７０１ａ、７０１ｂ）より形成されるメモリセルにアクセスするためのアクセストランジスタと、２個の柱状シリコン層（７０２ａ、７０２ｂ）より形成されるデータの読み出しおよび書き込みを行うためにメモリセルを駆動するドライバトランジスタと、ポリシリコン配線で形成される２個の負荷抵抗素子（Ｒａ７、Ｒｂ７）より構成される。それぞれの柱状シリコン層の底部には下部拡散層（７０７ａ、７０７ｂ、７０７）が形成され、上部には上部拡散層７０８が形成され、柱状シリコン層の周囲にはゲート電極（７０６ａ〜７０６ｃ）が形成される。ＢＬ７およびＢＬＢ７はビット線、ＷＬ７はワード線、Ｖｃｃ７は電源電位配線、Ｖｓｓ７は接地電位配線である。また、Ｍａ７およびＭｂ７は配線層により形成されるデータを記憶するための記憶ノードを示している。
本発明は上記のようにＳＧＴを用いたＥ／Ｒ型４Ｔ−ＳＲＡＭにおいて、より面積の小さいＳＲＡＭセルを実現することを目的とする。
上記ＳＲＡＭについては、以下の点において改善することによりさらにセル面積を縮小することが可能である。
上記ＳＲＡＭセルにおいては、３個の拡散層（７０７、７０７ａ、７０７ｂ）から形成されているが、本発明のようにＳＲＡＭセル構造を上下反転させて、配線層よりなる記憶ノード（Ｍａ７、Ｍｂ７）を拡散層で形成する場合には、２個の拡散層から形成されるＳＲＡＭセルが可能である。特許文献１のＳＲＡＭセルは、拡散層の幅及び拡散層分離の幅によりセル面積の縮小が制限されているため、本発明のように記憶ノードを拡散層により形成することで、２個の拡散層からＳＲＡＭセルが形成されることから、より小さいＳＲＡＭセルを形成することが可能である。
本発明によれば、４個のＭＯＳトランジスタ及び２個の負荷抵抗素子が基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、前記４個のＭＯＳトランジスタの各々は、ソース拡散層、ドレイン拡散層及び柱状半導体層が、前記基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタにおいてデータを保持する第１の記憶ノードとして機能する第１の拡散層が、前記第１のＮＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタに共通の拡散層として前記基板上に配置され、第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタにおいてデータを保持する第２の記憶ノードとして機能する第２の拡散層が、前記第２のＮＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタに共通の拡散層として前記基板上に配置され、前記２個の負荷抵抗素子の各々を、前記第１の拡散層及び前記第２の拡散層の上にそれぞれ配置したことを特徴とする半導体記憶装置が提供される。
また、本発明の別の好ましい態様では、前記半導体記憶装置において、前記２個の負荷抵抗素子は、前記第１の拡散層上に形成された半導体又は金属よりなる第１のコンタクトプラグ及び前記第２の拡散層上に形成された半導体又は金属よりなる第２のコンタクトプラグとして形成される。
また、本発明の別の好ましい態様では、前記半導体記憶装置において、第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つが、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
また、本発明の別の好ましい態様では、前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
また、本発明の別の好ましい態様では、前記半導体記憶装置において、ドライバトランジスタ及びアクセストランジスタを形成する各々の柱状半導体層の側壁の周囲長は、チャネル幅の増加によるトランジスタの駆動能力の増加とショートチャネル効果によるオフリークの増加とのトレードオフの関係に基づいて決定される。
また、本発明によれば、前記半導体記憶装置において、前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列される。
また、本発明によれば、前記半導体記憶装置において、前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、前記第２のＮＭＯＳのアクセストランジスタは２行２列目に配列され、前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列される。
本発明によれば、４個のＭＯＳトランジスタおよび２個の抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記ＭＯＳトランジスタがドレイン、ゲート、ソースが基板に対して垂直方向に配置されたＳＧＴであり、基板側に記憶ノードを形成したＳＲＡＭ構造によりＳＲＡＭセルを２個の拡散層により形成できるため、ＳＲＡＭセル面積を小さく形成することができる。また、コンタクトプラグ形状に形成された負荷抵抗素子を用いることによりＳＲＡＭセル面積を小さく形成することができる。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施例１）
図１に本発明に用いたＥ／Ｒ型４Ｔ−ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｃｃ１は電源電位、Ｖｓｓ１は接地電位、Ｑａ１１およびＱａ２１はメモリセルにアクセスするためのアクセストランジスタ、Ｑｄ１１およびＱｄ２１はメモリセルのデータを読み出しおよび書き込みするために記憶ノードを駆動するドライバトランジスタ、Ｒａ１およびＲｂ１は記憶ノードへ電荷を供給するための負荷抵抗素子、Ｍａ１およびＭｂ１はデータを記憶するための記憶ノードを示している。
図１に本発明に用いたＥ／Ｒ型４Ｔ−ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｃｃ１は電源電位、Ｖｓｓ１は接地電位、Ｑａ１１およびＱａ２１はメモリセルにアクセスするためのアクセストランジスタ、Ｑｄ１１およびＱｄ２１はメモリセルのデータを読み出しおよび書き込みするために記憶ノードを駆動するドライバトランジスタ、Ｒａ１およびＲｂ１は記憶ノードへ電荷を供給するための負荷抵抗素子、Ｍａ１およびＭｂ１はデータを記憶するための記憶ノードを示している。
図２に本発明を用いたＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内において、図２に示したユニットセルＵＣが繰り返し配置されている。図３Ａ（ａ）〜（ｂ）、図３Ｂ（ｃ）〜（ｄ）に、図２のレイアウト図のカットラインＡ−Ａ'〜Ｄ−Ｄ'における断面構造を示す。
まず、図２、図３Ａおよび図３Ｂを参照して本発明のレイアウトについて説明する。基板上のＳＲＡＭセルアレイ内にはＰ−ｗｅｌｌが形成され、素子分離１０２により基板のＮ＋拡散層（１０３ａ、１０３ｂ）は分離されている。Ｎ＋拡散層（１０３ａ、１０３ｂ）はそれぞれ記憶ノード（Ｍａ１、Ｍｂ１）として機能する。Ｑａ１１およびＱａ２１はアクセストランジスタ、Ｑｄ１１およびＱｄ２１はドライバトランジスタ、Ｒａ１およびＲｂ１はポリシリコン等よりなるコンタクトプラグにより形成される負荷抵抗素子である。
本実施例では、１つのユニットセルＵＣは、基板上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードである平面状シリコン層１０３ａの上に、図の上側からアクセストランジスタＱａ１１及びドライバトランジスタＱｄ１１がそれぞれ配列されている。また、２列目には、第２の記憶ノードである平面状シリコン層１０３ｂの上に、図の上側からアクセストランジスタＱａ２１及びドライバトランジスタＱｄ２１がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。
図２及び図３Ａおよび図３Ｂから分かるように、第１の記憶ノードＭａ１として機能するＮ＋拡散層１０３ａは、アクセストランジスタＱａ１１及びドライバトランジスタＱｄ１１に共通の拡散層であり、第２の記憶ノードＭｂ１として機能するＮ＋拡散層１０３ｂは、アクセストランジスタＱａ２１及びドライバトランジスタＱｄ２１に共通の拡散層である。
Ｎ＋拡散層１０３ａ上に形成されるコンタクト１１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｄ２１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ｂと接続され、Ｎ＋拡散層１０３ｂ上に形成されるコンタクト１１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｄ１１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ａと接続される。アクセストランジスタＱａ１１上部に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱａ２１上部に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱａ１１およびＱａ２１のゲート電極から延在するゲート配線上に形成されるコンタクト１０７はワード線ＷＬ１に接続される。また、ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）上部に形成されるコンタクト（１０８ａ、１０８ｂ）はともに接地電位である配線層Ｖｓｓ１に接続される。ポリシリコン等により形成されたコンタクトプラグであるＲａ１およびＲｂ１は電源電位である配線層Ｖｃｃ１ａおよびＶｃｃ１ｂにそれぞれ接続される。
ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ１）、ノード接続配線（Ｎｂ１）、及び接地電位の配線Ｖｓｓ１を最下位の層で形成し、電源電位の配線（Ｖｃｃ１ａ、Ｖｃｃ１ｂ）をそれらの上位の層に形成し、それらの上位の層にビット線（ＢＬ１、ＢＬＢ１）を形成し、ワード線（ＷＬ１）を最上位の層で配線する構成が実現可能である。
本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ（Ｑａ１１、Ｑａ２１）については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
続いて、図３Ａおよび図３Ｂの断面構造を参照して本発明について説明する。図３Ａ（ａ）に示されるように、基板上のＳＲＡＭセルアレイ内にはＰ−ｗｅｌｌが形成され、素子分離１０２により基板のＮ＋拡散層（１０３ａ、１０３ｂ）は分離されている。Ｎ＋拡散層（１０３ａ、１０３ｂ）はそれぞれ記憶ノード（Ｍａ１、Ｍｂ１）として機能する。Ｎ＋拡散層１０３ａ上にアクセストランジスタＱａ１１を形成する柱状シリコン層１２１ａが形成され、Ｎ＋拡散層１０３ｂ上にアクセストランジスタＱａ２１を形成する柱状シリコン層１２１ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＮ+拡散層１１４が不純物注入などにより形成される。図には示していないが、アクセストランジスタＱａ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱａ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続され、アクセストランジスタＱａ１１およびＱａ２１のゲート電極より延在するゲート配線１１８ａ上に形成されるコンタクト１０７はワード線ＷＬ１に接続される。
図３Ａ（ｂ）に示されるように、基板上のＳＲＡＭセルアレイ内にはＰ−ｗｅｌｌが形成され、素子分離１０２により基板のＮ＋拡散層（１０３ａ、１０３ｂ）は分離されている。Ｎ＋拡散層（１０３ａ、１０３ｂ）はそれぞれ記憶ノード（Ｍａ１、Ｍｂ１）として機能する。平面状シリコン層１０３ａ上には負荷抵抗素子であるポリシリコン等により形成されるコンタクトプラグＲａ１が形成されている。図には示していないが、ドライバトランジスタＱｄ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されるコンタクト１１１ａは記憶ノード接続配線Ｎｂ１を通じてＮ＋拡散層１０３ｂ上に形成されるコンタクト１１０ｂに接続される。
図３Ｂ（ｃ）に示されるように、基板上のＳＲＡＭセルアレイ内にはＰ−ｗｅｌｌが形成され、素子分離１０２により基板のＮ＋拡散層（１０３ａ、１０３ｂ）は分離されている。Ｎ＋拡散層（１０３ａ、１０３ｂ）はそれぞれ記憶ノード（Ｍａ１、Ｍｂ１）として機能する。Ｎ＋拡散層１０３ａ上にドライバトランジスタＱｄ１１を形成する柱状シリコン層１２２ａが形成され、Ｎ＋拡散層１０３ｂ上にドライバトランジスタＱｄ２１を形成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＮ＋拡散層１１４が不純物注入などにより形成されている。図には示していないが、ドライバトランジスタ（Ｑｄ１１、Ｑｄ２１）上に形成されるコンタクト（１０８ａ、１０８ｂ）はともに配線層を通して接地電位Ｖｓｓ１に接続される。
図３Ｂ（ｄ）に示されるように、基板上のＳＲＡＭセルアレイ内にはＰ−ｗｅｌｌが形成され、素子分離１０２により基板のＮ＋拡散層１０３ａは分離されている。Ｎ＋拡散層１０３ａは記憶ノードＭａ１として機能する。Ｎ＋拡散層１０３ａ上にアクセストランジスタＱａ１１を構成する柱状シリコン層１２１ａと、ドライバトランジスタＱｄ１１を構成する柱状シリコン層１２２ａが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。それぞれの柱状シリコン層上部にはＮ＋ドレイン拡散層１１４が不純物注入などにより形成されている。図には示していないが、アクセストランジスタＱａ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、ドライバトランジスタＱｄ１１上に形成されるコンタクト１０８ａは接地電位配線Ｖｓｓ１に接続され、ポリシリコンプラグＲａ１は電源電位配線Ｖｃｃ１ａに接続される。また、ドレイン拡散層上のコンタクト１１０ａは記憶ノード接続配線Ｎａ１を通じて、ドライバトランジスタＱｄ２１のゲート電極から延在するゲート配線上に形成されるコンタクト１１１ｂに接続される。
本発明においては、記憶ノードを形成する２個のＮ＋拡散層（１０３ａ、１０３ｂ）によりＳＲＡＭセルが形成されているが、図１７の従来例では３個の拡散層（７０７、７０７ａ、７０７ｂ）により形成されている。このため、本発明においては拡散層の面積利用効率が高く、より小さいＳＲＡＭ面積を形成することができる。さらにそれらの拡散層が長方形のシンプルな形状で構成されているために、ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）によるパターン形状の補正が容易であり、小さいＳＲＡＭセル面積を実現するために適したレイアウトである。また、負荷抵抗素子（Ｒａ１、Ｒｂ１）は、従来例のようにポリシリコン配線層に配置されるのではなく、記憶ノードとして機能する拡散層（１０３ａ、１０３ｂ）の上にコンタクトプラグ等により形成される。そのため、本発明では、コンタクト２個分のスペースに抵抗素子を形成することができるので、小さい面積のＳＲＡＭセル形成することができる。
本実施例においては、負荷抵抗素子はポリシリコンにより形成されたコンタクトプラグにより形成される。負荷抵抗素子の抵抗値はポリシリコン成膜時の不純物の濃度により制御することができる。なお、負荷抵抗素子はポリシリコンでなくても、抵抗の高い金属や半導体等をコンタクトや配線層間のビア等に埋め込むことによっても形成することが可能である。
また、上記コンタクトプラグは本発明における実施例で示したレイアウト以外にもＳＲＡＭセルのレイアウトを微調整しながら最適なレイアウトにて配置することにより面積の小さいＳＲＡＭセルを設計することができる。
以下に、本発明の半導体装置を形成するための製造方法の一例を、図４〜図１１を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’間の断面図を示している。
図４に示されるように、基板上にシリコン窒化膜等を成膜し、柱状シリコン層のパターンをリソグラフィーにより形成し、エッチングすることにより、マスク層１１９と柱状シリコン層（１２１ａ、１２１ｂ、１２２ａ、１２２ｂ）を形成する。
図５に示されるように、素子分離１０２を形成する。素子分離は、まず溝パターンをエッチングして、ＣＶＤ等により溝パターンに酸化膜を埋め込み、余分な基板上の酸化膜をドライエッチやウェットエッチなどにより取り除く方法等により形成する。
図６に示されるように、イオン注入などにより不純物を導入し、平面状シリコン層を柱状シリコン層下部のＮ＋拡散層（１０３ａ、１０３ｂ）を形成する。
図７に示されるように、ゲート絶縁膜１１７とゲート導電膜１１８を成膜する。
図８に示されるように、レジスト等１３３を用いて、リソグラフィーによりゲート配線パターンを形成する。
図９に示されるように、レジスト１３３をマスクにして、ゲート導電膜１１７及びゲート絶縁膜１１８をエッチングし、除去する。これによりゲート配線（１１８ａ〜１１８ｃ）が形成される。その後、ピラー上のマスク層１１９を除去する。
図１０に示されるように、イオン注入などにより不純物を導入し、柱状シリコン層上部のＮ＋拡散層１１４を形成する。
図１１に示されるように、負荷抵抗素子としてポリシリコン等により形成されたコンタクトプラグ（Ｒａ１、Ｒｂ１）を形成する。その後、通常のコンタクト（１０７、１０６ａ、１０８ａ、１１０ａ、１１１ａ、１０６ｂ、１０８ａ、１１０ａ、１１１ａ）を形成する。
（実施例２）
図１２に本実施例２のＳＲＡＭセルレイアウトを示す。本実施例において実施例１と異なるのは以下の点である。記憶ノード（Ｍａ１）であるＮ＋拡散層２０３ａと、ドライバトランジスタＱｄ２２のゲート電極より延在するゲート配線は、両者にまたがって形成される共通のコンタクト２１０ａにより接続される。記憶ノード（Ｍｂ１）であるＮ＋拡散層２０３ｂと、ドライバトランジスタＱｄ１２のゲート電極より延在するゲート配線は、両者にまたがって形成される共通のコンタクト２１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
図１２に本実施例２のＳＲＡＭセルレイアウトを示す。本実施例において実施例１と異なるのは以下の点である。記憶ノード（Ｍａ１）であるＮ＋拡散層２０３ａと、ドライバトランジスタＱｄ２２のゲート電極より延在するゲート配線は、両者にまたがって形成される共通のコンタクト２１０ａにより接続される。記憶ノード（Ｍｂ１）であるＮ＋拡散層２０３ｂと、ドライバトランジスタＱｄ１２のゲート電極より延在するゲート配線は、両者にまたがって形成される共通のコンタクト２１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
（実施例３）
図１３に本実施例３のＳＲＡＭセルレイアウトを示す。本実施例では、ＳＲＡＭセルアレイ内において、図１３のユニットセルＵＣの１列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの２列目に配列されるトランジスタと配置構成が等しく、ユニットセルＵＣの２列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの１列目に配列されるトランジスタと配置構成が等しい。すなわち、図１３のユニットセルＵＣの一列目に配列されるトランジスタＱａ１３、Ｑｄ１３の上側には、二列目に配列されるトランジスタＱａ２３、Ｑｄ２３と同じトランジスタが上から順に配列される。したがって、アクセストランジスタＱａ１３の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタＱａ２３の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにＳＲＡＭセルを配置することで、アクセストランジスタＱａ１３のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線ＷＬ３へのコンタクト（３０７ａ、３０７ｂ）をそのゲート配線上で共有することができる。実施例１においてはワード線ＷＬ３へのコンタクト（３０７ａ、３０７ｂ）は記憶ノードと記憶ノードとの間に形成されていたが、本実施例においては、上下のＳＲＡＭセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、ＳＲＡＭセルの横方向の長さの縮小が可能である。
図１３に本実施例３のＳＲＡＭセルレイアウトを示す。本実施例では、ＳＲＡＭセルアレイ内において、図１３のユニットセルＵＣの１列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの２列目に配列されるトランジスタと配置構成が等しく、ユニットセルＵＣの２列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの１列目に配列されるトランジスタと配置構成が等しい。すなわち、図１３のユニットセルＵＣの一列目に配列されるトランジスタＱａ１３、Ｑｄ１３の上側には、二列目に配列されるトランジスタＱａ２３、Ｑｄ２３と同じトランジスタが上から順に配列される。したがって、アクセストランジスタＱａ１３の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタＱａ２３の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにＳＲＡＭセルを配置することで、アクセストランジスタＱａ１３のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線ＷＬ３へのコンタクト（３０７ａ、３０７ｂ）をそのゲート配線上で共有することができる。実施例１においてはワード線ＷＬ３へのコンタクト（３０７ａ、３０７ｂ）は記憶ノードと記憶ノードとの間に形成されていたが、本実施例においては、上下のＳＲＡＭセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、ＳＲＡＭセルの横方向の長さの縮小が可能である。
また、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、コンタクトよりなるノード接続配線（３１０ａ、３１０ｂ）を下位の層で、ワード線（ＷＬ３）及び接地電位の配線（Ｖｓｓ３ａ、Ｖｓｓ３ｂ）を中位の層で、ビット線の配線（ＢＬ３、ＢＬＢ３）と電源電位の配線Ｖｃｃ３を上位の層で配線する構成が実現可能である。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の構成に関しては実施例１と同一であるので説明を省略する。
（実施例４）
図１４に本実施例４のＳＲＡＭセルレイアウトを示す。本実施例において実施例３と異なる点は、ドライバトランジスタＱｄ１４とポリシリコンプラグＲａ４の位置が入れ替わっている点と、ドライバトランジスタＱｄ２４とポリシリコンプラグＲｂ４の位置が入れ替わっている点である。このため、ゲート配線のレイアウトが長方形形状になりゲート配線の形成が容易になる。また、本実施例においては電源配線（Ｖｃｃ４ａ、Ｖｃｃ４ｂ）がワード線ＷＬ４と平行に形成されており、接地配線Ｖｓｓ４がビット線（ＢＬ４、ＢＬＢ４）と平行に形成されている。
図１４に本実施例４のＳＲＡＭセルレイアウトを示す。本実施例において実施例３と異なる点は、ドライバトランジスタＱｄ１４とポリシリコンプラグＲａ４の位置が入れ替わっている点と、ドライバトランジスタＱｄ２４とポリシリコンプラグＲｂ４の位置が入れ替わっている点である。このため、ゲート配線のレイアウトが長方形形状になりゲート配線の形成が容易になる。また、本実施例においては電源配線（Ｖｃｃ４ａ、Ｖｃｃ４ｂ）がワード線ＷＬ４と平行に形成されており、接地配線Ｖｓｓ４がビット線（ＢＬ４、ＢＬＢ４）と平行に形成されている。
なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、実施例３と同様の構成が実現可能である。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
（実施例５）
図１５に本実施例５のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。Ｅ／Ｒ型４Ｔ−ＳＲＡＭにおいては、アクセストランジスタに対してドライバトランジスタの駆動能力を上げることによって、読み出しマージンを改善することが可能である。本実施例のように、ドライバトランジスタを形成する柱状シリコン層の周囲長を大きくすることによりアクセストランジスタに対するドライバトランジスタの駆動能力を上げることができ、読み出しマージンを拡大することができる。
図１５に本実施例５のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。Ｅ／Ｒ型４Ｔ−ＳＲＡＭにおいては、アクセストランジスタに対してドライバトランジスタの駆動能力を上げることによって、読み出しマージンを改善することが可能である。本実施例のように、ドライバトランジスタを形成する柱状シリコン層の周囲長を大きくすることによりアクセストランジスタに対するドライバトランジスタの駆動能力を上げることができ、読み出しマージンを拡大することができる。
一方、書き込みマージンを改善したい場合には、ドライバトランジスタに対してアクセストランジスタの駆動能力を上げることが有効である。この場合には、アクセストランジスタを形成する柱状シリコン層の周囲長を大きくすることによって、ドライバトランジスタに対するアクセストランジスタの駆動能力を上げることによって、書き込みマージンを改善することが可能である。
しかし、柱状シリコン層の直径を大きくするとゲートによるチャネルの制御が弱くなるため、ショートチャネル効果が大きくなりトランジスタのオフリークが増加する。このため、柱状シリコン層の周囲長を増加する場合には、チャネル幅の増加によるトランジスタ能力の改善とショートチャネル効果によるオフリークの増加のトレードオフを考慮して行う必要がある。なお、柱状シリコン層の形状は円形のみでなく、楕円形や長方形などの形状にすることによって柱状シリコン層の周囲長を長くしても可能である。この場合には、ショートチャネル効果を抑制しつつ、トランジスタの能力を改善することが可能である。
上記のように、アクセストランジスタ、ドライバトランジスタのそれぞれの形状を変更することにより、各種ＳＲＡＭ特性を調整することができる。
なお、実施例１で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例１と同様の構成が実現可能である。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
（実施例６）
これまでの実施例においては、負荷抵抗素子はポリシリコン等により形成されたコンタクトプラグにより形成されていたが、実際には負荷抵抗素子をコンタクトより上層の配線間を接続するビアや配線層により形成してもよい。図１６に、実施例１において、負荷抵抗素子をコンタクト層間ではなく、第１配線層間に形成した場合における図２の切断面Ｄ−Ｄ’の断面図を示す。
これまでの実施例においては、負荷抵抗素子はポリシリコン等により形成されたコンタクトプラグにより形成されていたが、実際には負荷抵抗素子をコンタクトより上層の配線間を接続するビアや配線層により形成してもよい。図１６に、実施例１において、負荷抵抗素子をコンタクト層間ではなく、第１配線層間に形成した場合における図２の切断面Ｄ−Ｄ’の断面図を示す。
図１６においては、コンタクト（６０６ａ、６１２ａ、６０８ａ、６１０ａ）の上部に第１配線層（６３６ａ、６３８ａ、６４０ａ）、および第１配線層の上部に第１配線ビア（６４６ａ、６４２ａ、６４８ａ、６５０ａ）が示されており、負荷抵抗素子Ｒａ６は第１配線層間に形成されている。本実施例６においては、負荷抵抗素子は第１配線層間に形成されているが、負荷抵抗素子が形成される箇所は第１配線層間に制限されるものではない。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
１０１、２０１、３０１、４０１、５０１：基板
１０２、２０２、３０２、４０２、５０２、６０２：素子分離
１０３ａ、２０３ａ、３０３ａ、４０３ａ、５０３ａ、６０３ａ、１０３ｂ、２０３ｂ、３０３ｂ、４０３ｂ、５０３ｂ：Ｎ＋拡散層
１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、６０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ：アクセストランジスタソース拡散層上コンタクト
１０７、２０７、３０７ａ、４０７ａ、３０７ｂ、４０７ｂ、５０７：アクセストランジスタゲート配線上コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ：ドライバトランジスタソース拡散層上コンタクト
１１０ａ、５１０ａ、１１０ｂ、５１０ｂ：記憶ノード上コンタクト
１１１ａ、５１１ａ、１１１ｂ、５１１ｂ：ゲート配線上コンタクト
２１０ａ、２１０ｂ、３１０ａ、３１０ｂ、４１０ａ、４１０ｂ：共通コンタクト
１１４：Ｎ＋ソース拡散層
１１７：ゲート絶縁膜
１１８：ゲート電極
１１８ａ、１１８ｂ、１１８ｃ：ゲート配線
１１９：シリコン窒化膜
１２０：平面状シリコン層
１２１ａ、１２１ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ：ドライバトランジスタ柱状シリコン層
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
７０１ａ、７０１ｂ：アクセストランジスタ
７０２ａ、７０２ｂ：ドライバトランジスタ
７０３ａ、７０３ｂ、７０４ａ、７０４ｂ、７０５：コンタクト
７０６ａ、７０６ｂ、７０６ｃ：ゲート電極
７０７、７０７ａ、７０７ｂ：Ｎ＋下部拡散層
７０８：Ｎ＋上部拡散層
７１１：ＬＯＣＯＳ
Ｑａ１１、Ｑａ２１、Ｑａ１２、Ｑａ２２、Ｑａ１３、Ｑａ２３、Ｑａ１４、Ｑａ２４、Ｑａ１５、Ｑａ２５：アクセストランジスタ
Ｑｄ１１、Ｑｄ２１、Ｑｄ１２、Ｑｄ２２、Ｑｄ１３、Ｑｄ２３、Ｑｄ１４、Ｑｄ２４、Ｑｄ１５、Ｑｄ２５：ドライバトランジスタ
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ７、ＢＬＢ１、ＢＬＢ２、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ７：ビット線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ７：ワード線
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３ａ、Ｖｓｓ３ｂ、Ｖｓｓ４ａ、Ｖｓｓ４ｂ、Ｖｓｓ５、Ｖｓｓ７：接地電位線
Ｖｃｃ１ａ、Ｖｃｃ１ｂ、Ｖｓｓ２ａ、Ｖｃｃ２ｂ、Ｖｃｃ３、Ｖｃｃ４ａ、Ｖｃｃ４ｂ、Ｖｃｃ５ａ、Ｖｃｃ５ｂ、Ｖｃｃ７：電源電位線
Ｎａ１、Ｎｂ１、Ｎａ５、Ｎｂ５：ノード接続配線
Ｍａ１、Ｍｂ１、Ｍａ７、Ｍｂ７：記憶ノード
Ｒａ１、Ｒｂ１、Ｒａ２、Ｒｂ２、Ｒａ３、Ｒｂ３、Ｒａ４、Ｒｂ４、Ｒａ５、Ｒｂ５、Ｒａ７、Ｒｂ７：負荷抵抗素子
６３６ａ、６３８ａ、６４０ａ：第１配線層
６４６ａ、６４２ａ、６４８ａ、６５０ａ：第１配線ビア
１０２、２０２、３０２、４０２、５０２、６０２：素子分離
１０３ａ、２０３ａ、３０３ａ、４０３ａ、５０３ａ、６０３ａ、１０３ｂ、２０３ｂ、３０３ｂ、４０３ｂ、５０３ｂ：Ｎ＋拡散層
１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、６０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ：アクセストランジスタソース拡散層上コンタクト
１０７、２０７、３０７ａ、４０７ａ、３０７ｂ、４０７ｂ、５０７：アクセストランジスタゲート配線上コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ：ドライバトランジスタソース拡散層上コンタクト
１１０ａ、５１０ａ、１１０ｂ、５１０ｂ：記憶ノード上コンタクト
１１１ａ、５１１ａ、１１１ｂ、５１１ｂ：ゲート配線上コンタクト
２１０ａ、２１０ｂ、３１０ａ、３１０ｂ、４１０ａ、４１０ｂ：共通コンタクト
１１４：Ｎ＋ソース拡散層
１１７：ゲート絶縁膜
１１８：ゲート電極
１１８ａ、１１８ｂ、１１８ｃ：ゲート配線
１１９：シリコン窒化膜
１２０：平面状シリコン層
１２１ａ、１２１ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ：ドライバトランジスタ柱状シリコン層
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
７０１ａ、７０１ｂ：アクセストランジスタ
７０２ａ、７０２ｂ：ドライバトランジスタ
７０３ａ、７０３ｂ、７０４ａ、７０４ｂ、７０５：コンタクト
７０６ａ、７０６ｂ、７０６ｃ：ゲート電極
７０７、７０７ａ、７０７ｂ：Ｎ＋下部拡散層
７０８：Ｎ＋上部拡散層
７１１：ＬＯＣＯＳ
Ｑａ１１、Ｑａ２１、Ｑａ１２、Ｑａ２２、Ｑａ１３、Ｑａ２３、Ｑａ１４、Ｑａ２４、Ｑａ１５、Ｑａ２５：アクセストランジスタ
Ｑｄ１１、Ｑｄ２１、Ｑｄ１２、Ｑｄ２２、Ｑｄ１３、Ｑｄ２３、Ｑｄ１４、Ｑｄ２４、Ｑｄ１５、Ｑｄ２５：ドライバトランジスタ
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ７、ＢＬＢ１、ＢＬＢ２、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ７：ビット線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ７：ワード線
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３ａ、Ｖｓｓ３ｂ、Ｖｓｓ４ａ、Ｖｓｓ４ｂ、Ｖｓｓ５、Ｖｓｓ７：接地電位線
Ｖｃｃ１ａ、Ｖｃｃ１ｂ、Ｖｓｓ２ａ、Ｖｃｃ２ｂ、Ｖｃｃ３、Ｖｃｃ４ａ、Ｖｃｃ４ｂ、Ｖｃｃ５ａ、Ｖｃｃ５ｂ、Ｖｃｃ７：電源電位線
Ｎａ１、Ｎｂ１、Ｎａ５、Ｎｂ５：ノード接続配線
Ｍａ１、Ｍｂ１、Ｍａ７、Ｍｂ７：記憶ノード
Ｒａ１、Ｒｂ１、Ｒａ２、Ｒｂ２、Ｒａ３、Ｒｂ３、Ｒａ４、Ｒｂ４、Ｒａ５、Ｒｂ５、Ｒａ７、Ｒｂ７：負荷抵抗素子
６３６ａ、６３８ａ、６４０ａ：第１配線層
６４６ａ、６４２ａ、６４８ａ、６５０ａ：第１配線ビア
Claims (8)
- ４個のＭＯＳトランジスタ及び２個の負荷抵抗素子が基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、前記基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
第１のＮＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタにおいてデータを保持する第１の記憶ノードとして機能する第１の拡散層が、前記第１のＮＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタに共通の拡散層として前記基板上に配置され、
第２のＮＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタにおいてデータを保持する第２の記憶ノードとして機能する第２の拡散層が、前記第２のＮＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタに共通の拡散層として前記基板上に配置され、
前記２個の負荷抵抗素子の各々を、前記第１の拡散層及び前記第２の拡散層の上にそれぞれ配置したことを特徴とする半導体記憶装置。 - 前記２個の負荷抵抗素子は、
前記第１の拡散層上に形成された半導体又は金属よりなる第１のコンタクトプラグ及び前記第２の拡散層上に形成された半導体又は金属よりなる第２のコンタクトプラグとして形成されることを特徴とする請求項１に記載の半導体記憶装置。 - 第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項１に記載の半導体記憶装置。 - ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又はドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項１に記載の半導体記憶装置。 - 前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１及び第２のＮＭＯＳのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項６に記載の半導体記憶装置。
- 前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは２行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
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