JP2011066109A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】4個のMOSトランジスタ及び2個の負荷抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するMOSトランジスタは、基板上に形成された拡散層上に形成され、前記拡散層は記憶ノードであり、前記MOSトランジスタのドレイン、ゲート、ソースが基板に対して垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、負荷抵抗素子はコンタクトプラグ形状に形成される小さい面積のSRAMセルを実現する。
【選択図】図2
Description
図1に本発明に用いたE/R型4T−SRAMのメモリセルの等価回路図を示す。図1において、BL1およびBLB1はビット線、WL1はワード線、Vcc1は電源電位、Vss1は接地電位、Qa11およびQa21はメモリセルにアクセスするためのアクセストランジスタ、Qd11およびQd21はメモリセルのデータを読み出しおよび書き込みするために記憶ノードを駆動するドライバトランジスタ、Ra1およびRb1は記憶ノードへ電荷を供給するための負荷抵抗素子、Ma1およびMb1はデータを記憶するための記憶ノードを示している。
図12に本実施例2のSRAMセルレイアウトを示す。本実施例において実施例1と異なるのは以下の点である。記憶ノード(Ma1)であるN+拡散層203aと、ドライバトランジスタQd22のゲート電極より延在するゲート配線は、両者にまたがって形成される共通のコンタクト210aにより接続される。記憶ノード(Mb1)であるN+拡散層203bと、ドライバトランジスタQd12のゲート電極より延在するゲート配線は、両者にまたがって形成される共通のコンタクト210bにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、SRAMセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
図13に本実施例3のSRAMセルレイアウトを示す。本実施例では、SRAMセルアレイ内において、図13のユニットセルUCの1列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの2列目に配列されるトランジスタと配置構成が等しく、ユニットセルUCの2列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの1列目に配列されるトランジスタと配置構成が等しい。すなわち、図13のユニットセルUCの一列目に配列されるトランジスタQa13、Qd13の上側には、二列目に配列されるトランジスタQa23、Qd23と同じトランジスタが上から順に配列される。したがって、アクセストランジスタQa13の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタQa23の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにSRAMセルを配置することで、アクセストランジスタQa13のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線WL3へのコンタクト(307a、307b)をそのゲート配線上で共有することができる。実施例1においてはワード線WL3へのコンタクト(307a、307b)は記憶ノードと記憶ノードとの間に形成されていたが、本実施例においては、上下のSRAMセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、SRAMセルの横方向の長さの縮小が可能である。
図14に本実施例4のSRAMセルレイアウトを示す。本実施例において実施例3と異なる点は、ドライバトランジスタQd14とポリシリコンプラグRa4の位置が入れ替わっている点と、ドライバトランジスタQd24とポリシリコンプラグRb4の位置が入れ替わっている点である。このため、ゲート配線のレイアウトが長方形形状になりゲート配線の形成が容易になる。また、本実施例においては電源配線(Vcc4a、Vcc4b)がワード線WL4と平行に形成されており、接地配線Vss4がビット線(BL4、BLB4)と平行に形成されている。
図15に本実施例5のSRAMレイアウトを示す。本実施例において実施例1と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。E/R型4T−SRAMにおいては、アクセストランジスタに対してドライバトランジスタの駆動能力を上げることによって、読み出しマージンを改善することが可能である。本実施例のように、ドライバトランジスタを形成する柱状シリコン層の周囲長を大きくすることによりアクセストランジスタに対するドライバトランジスタの駆動能力を上げることができ、読み出しマージンを拡大することができる。
これまでの実施例においては、負荷抵抗素子はポリシリコン等により形成されたコンタクトプラグにより形成されていたが、実際には負荷抵抗素子をコンタクトより上層の配線間を接続するビアや配線層により形成してもよい。図16に、実施例1において、負荷抵抗素子をコンタクト層間ではなく、第1配線層間に形成した場合における図2の切断面D−D’の断面図を示す。
102、202、302、402、502、602:素子分離
103a、203a、303a、403a、503a、603a、103b、203b、303b、403b、503b:N+拡散層
106a、206a、306a、406a、506a、606a、106b、206b、306b、406b、506b:アクセストランジスタソース拡散層上コンタクト
107、207、307a、407a、307b、407b、507:アクセストランジスタゲート配線上コンタクト
108a、208a、308a、408a、508a、608a、108b、208b、308b、408b、508b:ドライバトランジスタソース拡散層上コンタクト
110a、510a、110b、510b:記憶ノード上コンタクト
111a、511a、111b、511b:ゲート配線上コンタクト
210a、210b、310a、310b、410a、410b:共通コンタクト
114:N+ソース拡散層
117:ゲート絶縁膜
118:ゲート電極
118a、118b、118c:ゲート配線
119:シリコン窒化膜
120:平面状シリコン層
121a、121b:アクセストランジスタ柱状シリコン層
122a、122b:ドライバトランジスタ柱状シリコン層
131:シリコン酸化膜
132:シリコン窒化膜サイドウォール
133:レジスト
701a、701b:アクセストランジスタ
702a、702b:ドライバトランジスタ
703a、703b、704a、704b、705:コンタクト
706a、706b、706c:ゲート電極
707、707a、707b:N+下部拡散層
708:N+上部拡散層
711:LOCOS
Qa11、Qa21、Qa12、Qa22、Qa13、Qa23、Qa14、Qa24、Qa15、Qa25:アクセストランジスタ
Qd11、Qd21、Qd12、Qd22、Qd13、Qd23、Qd14、Qd24、Qd15、Qd25:ドライバトランジスタ
BL1、BL2、BL3、BL4、BL5、BL7、BLB1、BLB2、BLB3、BLB4、BLB5、BLB7:ビット線
WL1、WL2、WL3、WL4、WL5、WL7:ワード線
Vss1、Vss2、Vss3a、Vss3b、Vss4a、Vss4b、Vss5、Vss7:接地電位線
Vcc1a、Vcc1b、Vss2a、Vcc2b、Vcc3、Vcc4a、Vcc4b、Vcc5a、Vcc5b、Vcc7:電源電位線
Na1、Nb1、Na5、Nb5:ノード接続配線
Ma1、Mb1、Ma7、Mb7:記憶ノード
Ra1、Rb1、Ra2、Rb2、Ra3、Rb3、Ra4、Rb4、Ra5、Rb5、Ra7、Rb7:負荷抵抗素子
636a、638a、640a:第1配線層
646a、642a、648a、650a:第1配線ビア
Claims (8)
- 4個のMOSトランジスタ及び2個の負荷抵抗素子が基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記4個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、前記基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタとして機能し、
第1のNMOSのアクセストランジスタ及び第1のNMOSのドライバトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ及び第2のNMOSのドライバトランジスタは、互いに隣接して配列され、
第1のNMOSのアクセストランジスタ及び第1のNMOSのドライバトランジスタにおいてデータを保持する第1の記憶ノードとして機能する第1の拡散層が、前記第1のNMOSのアクセストランジスタ及び前記第1のNMOSのドライバトランジスタに共通の拡散層として前記基板上に配置され、
第2のNMOSのアクセストランジスタ及び第2のNMOSのドライバトランジスタにおいてデータを保持する第2の記憶ノードとして機能する第2の拡散層が、前記第2のNMOSのアクセストランジスタ及び前記第2のNMOSのドライバトランジスタに共通の拡散層として前記基板上に配置され、
前記2個の負荷抵抗素子の各々を、前記第1の拡散層及び前記第2の拡散層の上にそれぞれ配置したことを特徴とする半導体記憶装置。 - 前記2個の負荷抵抗素子は、
前記第1の拡散層上に形成された半導体又は金属よりなる第1のコンタクトプラグ及び前記第2の拡散層上に形成された半導体又は金属よりなる第2のコンタクトプラグとして形成されることを特徴とする請求項1に記載の半導体記憶装置。 - 第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つを、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。 - ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又はドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項1に記載の半導体記憶装置。 - 前記4個のMOSトランジスタは、前記基板上に2行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1及び第2のNMOSのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項6に記載の半導体記憶装置。
- 前記4個のMOSトランジスタは、前記基板上に2行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
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