KR102191215B1 - 에스램 셀 및 그 제조 방법 - Google Patents
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Abstract
에스램 셀의 제1 및 제2 액세스 트랜지스터들, 제1 및 제2 풀-업 트랜지스터들 및 제1 및 제2 풀-다운 트랜지스터들은 수직 채널부들을 각각 포함한다. 이로 인하여, 에스램 셀의 점유 면적이 감소되어, 고집적화된 반도체 소자를 구현할 수 있다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 에스램 셀 및 그 제조 방법에 관한 것이다.
작은 크기, 다기능화, 및/또는 낮은 제조 단가 등의 이유로 반도체 소자들은 전자 산업에서 널리 사용되고 있다. 반도체 소자들의 적어도 일부는 논리 데이터를 저장하는 기억 셀들을 포함할 수 있다.
기억 셀들은 비휘발성 기억 셀 및 휘발성 기억 셀을 포함할 수 있다. 상기 비휘발성 기억 셀은 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 특성을 갖는다. 예컨대, 플래쉬 기억 셀(flash memory cell), 상변화 기억 셀(phase change memory cell) 및 자기 기억 셀(magnetic memory cell)은 상기 비휘발성 기억 셀들에 해당할 수 있다. 상기 휘발성 기억 셀은 전원 공급이 중단되는 경우에 저장된 데이터를 잃어 버리는 휘발성 특성을 갖는다. 예컨대, 에스램 셀(SRAM cell; static random access memory cell) 및 디램 셀(DRAM cell; dynamic random access memory cell)은 상기 휘발성 기억 셀들에 해당할 수 있다. 에스램 셀은 디램 셀에 비하여 낮은 전력 소모 및 빠른 동작 속도를 가질 수 있다. 다만, 에스램 셀의 평면적은 상기 디램 셀의 평면적 보다 클 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 에스램 셀 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 양태에 따르면, 에스램 셀은, 기판 상에서 서로 옆으로 이격된 제1 액세스 게이트, 제1 공유 게이트, 제2 액세스 게이트, 및 제2 공유 게이트; 상기 제1 액세스 게이트를 관통하는 제1 액세스 수직 채널부; 상기 제1 공유 게이트를 관통하는 제1 풀-업 수직 채널부 및 제1 풀-다운 수직 채널부; 상기 제2 액세스 게이트를 관통하는 제2 액세스 수직 채널부; 상기 제2 공유 게이트를 관통하는 제2 풀-업 수직 채널부 및 제2 풀-다운 수직 채널부; 및 상기 수직 채널부들의 각각과 이에 대응하는 게이트 사이에 개재된 게이트 유전막을 포함할 수 있다. 상기 제1 액세스 수직 채널부, 제1 풀-업 수직 채널부 및 제1 풀-다운 수직 채널부의 하단부들은 상기 제2 공유 게이트와 전기적으로 접속되고, 상기 제2 액세스 수직 채널부, 제2 풀-업 수직 채널부 및 제2 풀-다운 수직 채널부의 하단부들은 상기 제1 공유 게이트와 전기적으로 접속된다.
일 실시예에서, 상기 에스램 셀은 상기 제1 액세스, 제1 풀-업 및 상기 제1 풀-다운 수직 채널부들의 상기 하단부들에 전기적으로 접속된 된 제1 노드 전극(first node electrode); 및 상기 제2 액세스, 상기 제2 풀-업 및 상기 제2 풀-다운 수직 채널부들의 상기 하단부들에 전기적으로 접속된 제2 노드 전극을 더 포함할 수 있다. 상기 제1 노드 전극은 상기 제2 공유 게이트와 전기적으로 접속될 수 있으며, 상기 제2 노드 전극은 상기 제1 공유 게이트와 전기적으로 접속될 수 있다.
일 실시예에서, 상기 에스램 셀은 상기 제1 노드 전극으로부터 옆으로 연장되고, 상기 제2 공유 게이트와 전기적으로 접속된 제1 노드 연장부; 및 상기 제2 노드 전극으로부터 옆으로 연장되고, 상기 제1 공유 게이트와 전기적으로 접속된 제2 노드 연장부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 노드 연장부는 제1 국소 배선 또는 제1 국소 연결 콘택 플러그를 통하여 상기 제2 공유 게이트에 전기적으로 접속될 수 있으며, 상기 제2 노드 연장부는 제2 국소 배선 또는 제2 국소 연결 콘택 플러그를 통하여 상기 제1 공유 게이트와 전기적으로 접속될 수 있다.
일 실시예에서, 상기 제1 노드 전극은 상기 제1 액세스 게이트 및 상기 제1 공유 게이트 아래에 배치될 수 있으며, 상기 제1 액세스 수직 채널부, 상기 제1 풀-업 수직 채널부 및 상기 제1 풀-다운 수직 채널부는 상기 제1 노드 전극을 더 관통하여 상기 기판과 접촉될 수 있다. 상기 제2 노드 전극은 상기 제2 액세스 게이트 및 상기 제2 공유 게이트 아래에 배치될 수 있으며, 상기 제2 액세스 수직 채널부, 상기 제2 풀-업 수직 채널부 및 상기 제2 풀-다운 수직 채널부는 상기 제2 노드 전극을 더 관통하여 상기 기판과 접촉될 수 있다.
일 실시예에서, 상기 제1 및 제2 액세스 수직 채널부들, 상기 제1 및 제2 풀-업 수직 채널부들 및 상기 제1 및 제2 풀-다운 수직 채널부들은 단결정 상태의 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 에스램 셀은 상기 기판에 배치되어 제1 활성부 및 제2 활성부를 정의하는 소자분리 패턴; 상기 제1 활성부 및 상기 제2 활성부 내에 각각 형성된 제1 n형 도펀트 영역 및 제2 n형 도펀트 영역; 및 상기 제1 n형 도펀트 영역 및 상기 제2 n형 도펀트 영역 내에 각각 형성된 제1 p형 도펀트 영역 및 제2 p형 도펀트 영역을 더 포함할 수 있다. 상기 제1 노드 전극은 상기 제1 n형 및 제1 p형 도펀트 영역들과 접촉할 수 있으며, 상기 제2 노드 전극은 상기 제2 n형 및 제2 p형 도펀트 영역들과 접촉할 수 있다. 상기 제1 액세스 수직 채널부 및 상기 제1 풀-다운 수직 채널부는 상기 제1 n형 도펀트 영역과 접촉할 수 있으며, 상기 제1 풀-업 수직 채널부는 상기 제1 p형 도펀트 영역과 접촉될 수 있다. 상기 제2 액세스 수직 채널부 및 상기 제2 풀-다운 수직 채널부는 상기 제2 n형 도펀트 영역과 접촉될 수 있으며, 상기 제2 풀-업 수직 채널부는 상기 제2 p형 도펀트 영역과 접촉될 수 있다.
일 실시예에서, 상기 제1 액세스 수직 채널부, 상기 제1 풀-업 수직 채널부 및 상기 제1 풀-다운 수직 채널부는 상기 제1 노드 전극의 상부면과 전기적으로 접속될 수 있다. 상기 제2 액세스 수직 채널부, 상기 제2 풀-업 수직 채널부 및 상기 제2 풀-다운 수직 채널부는 상기 제2 노드 전극의 상부면과 전기적으로 접속될 수 있다.
일 실시예에서, 상기 에스램 셀은 상기 제1 액세스 게이트 및 상기 제1 공유 게이트 상에 각각 배치된 제1 액세스 캡핑 패턴 및 제1 공유 캡핑 패턴; 및 상기 제2 액세스 게이트 및 상기 제2 공유 게이트 상에 각각 배치된 제2 액세스 캡핑 패턴 및 제2 공유 캡핑 패턴을 더 포함할 수 있다. 이 경우에, 상기 게이트 유전막은 연장되어 상기 게이트들의 각각의 상부면과 상기 캡핑 패턴들의 각각의 상부면 사이 및 상기 게이트들의 각각의 하부면과 상기 기판 사이에 개재될 수 있다.
일 실시예에서, 상기 에스램 셀은 상기 제1 및 제2 액세스 게이트들에 전기적으로 접속된 워드 라인; 상기 제1 액세스 수직 채널부의 상단에 전기적으로 접속된 제1 비트 라인; 및 상기 제2 액세스 수직 채널부의 상단에 전기적으로 접속된 제2 비트 라인을 더 포함할 수 있다. 동작 모드에서, 상기 제1 및 제2 풀-업 수직 채널부들의 상단들에 전원 전압이 인가될 수 있으며, 상기 제1 및 제2 풀-다운 수직 채널부들의 상단들에 접지 전압이 인가될 수 있다.
일 실시예에서, 상기 제1 및 제2 액세스 수직 채널부들, 상기 제1 및 제2 풀-업 수직 채널부들 및 상기 제1 및 제2 풀-다운 수직 채널부들은 IV족 반도체 물질, III-V족 화합물 반도체, 및 탄소나노튜브 중에서 어느 하나를 포함할 수 있다.
본 발명의 다른 양태에 따르면, 에스램 셀의 제조 방법은 기판 상에 희생막 및 캡핑 절연막을 차례로 형성하는 것; 상기 캡핑 절연막 및 상기 희생막을 관통하는 제1 및 제2 액세스 수직 채널부들, 제1 및 제2 풀-업 수직 채널부들, 및 제1 및 제2 풀-다운 수직 채널부들을 형성하는 것; 상기 캡핑 절연막 및 희생막을 연속적으로 패터닝하여 제1 내지 제4 희생 패턴들 및 제1 내지 제4 캡핑 패턴들을 형성하는 것; 상기 제1 내지 제4 희생 패턴들을 제거하여 제1 내지 제4 빈 영역들을 형성하는 것; 상기 제1 내지 제4 빈 영역들 내에 게이트 유전막을 형성하는 것; 및 상기 제1 내지 제4 빈 영역들 내에 제1 액세스 게이트, 제1 공유 게이트, 제2 액세스 게이트, 및 제2 공유 게이트를 각각 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 기판 상에 서로 옆으로 이격된 제1 노드 전극 및 제2 노드 전극을 형성하는 것을 더 포함할 수 있다. 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들의 하단들은 상기 제1 노드 전극에 전기적으로 접속될 수 있으며, 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들의 하단들은 상기 제2 노드 전극에 전기적으로 접속될 수 있다. 상기 제1 노드 전극은 상기 제2 공유 게이트에 전기적으로 접속될 수 있으며, 상기 제2 노드 전극은 상기 제1 공유 게이트에 전기적으로 접속될 수 있다.
일 실시예에서, 상기 제1 및 제2 액세스 수직 채널부들, 제1 및 제2 풀-업 수직 채널부들, 및 제1 및 제2 풀-다운 수직 채널부들을 형성하는 것은, 상기 캡핑 절연막 및 상기 희생막을 관통하여 상기 기판을 노출시키는 제1 및 제2 액세스 채널 홀들, 제1 및 제2 풀-업 채널 홀들 및 제1 및 제2 풀-다운 채널 홀들을 형성하는 것; 및 상기 채널 홀들에 노출된 상기 기판을 시드로 사용하는 에피택시얼 공정을 수행하는 것을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 노드 전극들은 상기 수직 채널부들의 형성 전 또는 형성 후에 형성될 수 있다.
상술된 바와 같이, 상기 에스램 셀은 상기 수직 채널부들을 포함하는 트랜지스터들을 포함한다. 이로 인하여, 상기 에스램 셀의 점유 면적이 감소되어, 고집적화된 반도체 소자를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2a 내지 도 10a는 본 발명의 일 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 10b는 각각 도 2a 내지 도 10a의 선들 I-I'을 따라 취해진 단면도들이다.
도 2c 내지 도 10c는 각각 도 2a 내지 도 10a의 선들 II-II'을 따라 취해진 단면도들이다.
도 2d 내지 도 10d는 각각 도 2a 내지 도 10a의 선들 III-III'을 따라 취해진 단면도들이다.
도 2e 내지 도 10e는 각각 도 2a 내지 도 10a의 선들 IV-IV'을 따라 취해진 단면도들이다.
도 11a는 본 발명의 일 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 11b, 도 11c, 도 11d, 및 도 11e는 각각 도 11a의 선들 I-I', II-II', III-III', 및 IV-IV'을 따라 취해진 단면도들이다.
도 11f는 도 11a의 게이트 전극들 및 수직 채널부들을 나타내는 사시도이다.
도 12는 본 발명의 일 실시예에 따른 에스램 셀의 일 변형예를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 에스램 셀의 다른 변형예를 나타내는 단면도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 에스램 셀의 또 다른 변형예를 나타내는 단면도들이다.
도 15a 및 도 16a는 본 발명의 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 및 도 16b는 각각 도 15a 및 도 16a의 선들 V-V'을 따라 취해진 단면도들이다.
도 15c 및 도 16c는 각각 도 15a 및 도 16a의 선들 VI-VI'을 따라 취해진 단면도들이다.
도 17a는 본 발명의 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 17b 및 도 17c는 각각 도 17a의 선들 V-V' 및 VI-VI'을 따라 취해진 단면도들이다.
도 18a 내지 도 21a는 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다.
도 18b 내지 도 21b는 각각 도 18a 내지 도 21a의 선들 A-A'을 따라 취해진 단면도들이다.
도 18c 내지 도 21c는 각각 도 18a 내지 도 21a의 선들 B-B'을 따라 취해진 단면도들이다.
도 18d 내지 도 21d는 각각 도 18a 내지 도 21a의 선들 C-C'을 따라 취해진 단면도들이다.
도 22a는 본 발명의 또 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 22b, 도 22c, 및 도 22d는 각각 도 22a의 선들 A-A', B-B', 및 C-C'을 따라 취해진 단면도들이다.
도 23은 본 발명의 또 다른 실시예에 따른 에스램 셀의 변형예를 설명하기 위하여 도 22a의 선 A-A' 따라 취해진 단면도이다.
도 24a 내지 도 27a는 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다.
도 24b 내지 도 27b는 각각 도 24a 내지 도 27a의 선들 I-I'을 따라 취해진 단면도들이다.
도 24c 내지 도 27c는 각각 도 24a 내지 도 27a의 선들 II-II'을 따라 취해진 단면도들이다.
도 24d 내지 도 27d는 각각 도 24a 내지 도 27a의 선들 III-III'을 따라 취해진 단면도들이다.
도 24e 내지 도 27e는 각각 도 24a 내지 도 27a의 선들 IV-IV'을 따라 취해진 단면도들이다.
도 28은 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 29는 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법의 다른 변형예를 설명하기 위한 단면도이다.
도 30a는 본 발명의 또 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 30b, 도 30c, 도 30d, 및 도 30e는 각각 도 30a의 선들 I-I', II-II', III-III', 및 IV-IV'을 따라 취해진 단면도들이다.
도 31은 본 발명의 실시예들에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 2a 내지 도 10a는 본 발명의 일 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 10b는 각각 도 2a 내지 도 10a의 선들 I-I'을 따라 취해진 단면도들이다.
도 2c 내지 도 10c는 각각 도 2a 내지 도 10a의 선들 II-II'을 따라 취해진 단면도들이다.
도 2d 내지 도 10d는 각각 도 2a 내지 도 10a의 선들 III-III'을 따라 취해진 단면도들이다.
도 2e 내지 도 10e는 각각 도 2a 내지 도 10a의 선들 IV-IV'을 따라 취해진 단면도들이다.
도 11a는 본 발명의 일 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 11b, 도 11c, 도 11d, 및 도 11e는 각각 도 11a의 선들 I-I', II-II', III-III', 및 IV-IV'을 따라 취해진 단면도들이다.
도 11f는 도 11a의 게이트 전극들 및 수직 채널부들을 나타내는 사시도이다.
도 12는 본 발명의 일 실시예에 따른 에스램 셀의 일 변형예를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 에스램 셀의 다른 변형예를 나타내는 단면도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 에스램 셀의 또 다른 변형예를 나타내는 단면도들이다.
도 15a 및 도 16a는 본 발명의 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 및 도 16b는 각각 도 15a 및 도 16a의 선들 V-V'을 따라 취해진 단면도들이다.
도 15c 및 도 16c는 각각 도 15a 및 도 16a의 선들 VI-VI'을 따라 취해진 단면도들이다.
도 17a는 본 발명의 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 17b 및 도 17c는 각각 도 17a의 선들 V-V' 및 VI-VI'을 따라 취해진 단면도들이다.
도 18a 내지 도 21a는 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다.
도 18b 내지 도 21b는 각각 도 18a 내지 도 21a의 선들 A-A'을 따라 취해진 단면도들이다.
도 18c 내지 도 21c는 각각 도 18a 내지 도 21a의 선들 B-B'을 따라 취해진 단면도들이다.
도 18d 내지 도 21d는 각각 도 18a 내지 도 21a의 선들 C-C'을 따라 취해진 단면도들이다.
도 22a는 본 발명의 또 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 22b, 도 22c, 및 도 22d는 각각 도 22a의 선들 A-A', B-B', 및 C-C'을 따라 취해진 단면도들이다.
도 23은 본 발명의 또 다른 실시예에 따른 에스램 셀의 변형예를 설명하기 위하여 도 22a의 선 A-A' 따라 취해진 단면도이다.
도 24a 내지 도 27a는 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다.
도 24b 내지 도 27b는 각각 도 24a 내지 도 27a의 선들 I-I'을 따라 취해진 단면도들이다.
도 24c 내지 도 27c는 각각 도 24a 내지 도 27a의 선들 II-II'을 따라 취해진 단면도들이다.
도 24d 내지 도 27d는 각각 도 24a 내지 도 27a의 선들 III-III'을 따라 취해진 단면도들이다.
도 24e 내지 도 27e는 각각 도 24a 내지 도 27a의 선들 IV-IV'을 따라 취해진 단면도들이다.
도 28은 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 29는 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법의 다른 변형예를 설명하기 위한 단면도이다.
도 30a는 본 발명의 또 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 30b, 도 30c, 도 30d, 및 도 30e는 각각 도 30a의 선들 I-I', II-II', III-III', 및 IV-IV'을 따라 취해진 단면도들이다.
도 31은 본 발명의 실시예들에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에 '연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플링 되거나, 다른 요소와의 사이에 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1, first pull-up transistor), 제1 풀-다운 트랜지스터(TD1, first pull-down transistor), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1, first access transistor) 및 제2 액세스 트랜지스터(TA2)를 포함한다. 상기 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들인 반면에, 상기 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)과 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들이다.
상기 제1 풀-업 트랜지스터(TU1)의 제1 소오스/드레인 및 상기 제1 풀-다운 트랜지스터(TD1)의 제1 소오스/드레인은 제1 노드(N1, first node)에 연결된다. 상기 제1 풀-업 트랜지스터(TU1)의 제2 소오스/드레인은 전원 라인(Vcc)에 연결되고, 상기 제1 풀-다운 트랜지스터(TD1)의 제2 소오스/드레인은 접지 라인(Vss)에 연결된다. 상기 제1 풀-업 트랜지스터(TU1)의 게이트 및 상기 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결된다. 이로써, 상기 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 상기 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
상기 제2 풀-업 트랜지스터(TU2)의 제1 소오스/드레인 및 상기 제2 풀-다운 트랜지스터(TD2)의 제1 소오스/드레인은 제2 노드(N1)에 연결된다. 상기 제2 풀-업 트랜지스터(TU2)의 제2 소오스/드레인은 상기 전원 라인(Vcc)에 연결되고, 상기 제2 풀-다운 트랜지스터(TD2)의 제2 소오스/드레인은 상기 접지 라인(Vss)에 연결된다. 상기 제2 풀-업 트랜지스터(TU2)의 게이트 및 상기 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결된다. 이로써, 상기 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 상기 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성한다. 즉, 상기 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 상기 제1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제1 액세스 트랜지스터(TA1)의 제1 소오스/드레인은 상기 제1 노드(N1)에 연결되고, 상기 제1 액세스 트랜지스터(TA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결된다. 상기 제2 액세스 트랜지스터(TA2)의 제1 소오스/드레인은 상기 제2 노드(N2)에 연결되고, 상기 제2 액세스 트랜지스터(TA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결된다. 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속된다. 이로써, 상기 에스램 셀이 구현될 수 있다. 본 발명의 실시예들에 따르면, 상기 트랜지스터들(TU1, TU2, TD1, TD2, TA1, TA2) 모두는 수직 채널부들을 포함한다.
도 2a 내지 도 10a는 본 발명의 일 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 10b는 각각 도 2a 내지 도 10a의 선들 I-I'을 따라 취해진 단면도들이다. 도 2c 내지 도 10c는 각각 도 2a 내지 도 10a의 선들 II-II'을 따라 취해진 단면도들이다. 도 2d 내지 도 10d는 각각 도 2a 내지 도 10a의 선들 III-III'을 따라 취해진 단면도들이다. 도 2e 내지 도 10e는 각각 도 2a 내지 도 10a의 선들 IV-IV'을 따라 취해진 단면도들이다.
도 2a, 도 2b, 도 2c, 도 2d, 및 도 2e를 참조하면, 소자분리 패턴(103)이 기판(100)에 형성되어 제1 활성부(A1) 및 제2 활성부(A2)를 정의할 수 있다. 상기 제1 및 제2 활성부들(A1, A2)은 상기 소자분리 패턴(103)에 의해 둘러싸인 상기 기판(100)의 일부분들에 해당할 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 예컨대, 상기 기판(100)은 IV족 반도체 기판(ex, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 이와는 달리, 상기 기판(100)은 III-V족 화합물 반도체 기판일 수도 있다. 이하에서, 상기 실리콘 기판인 상기 기판(100)을 예로서 설명한다.
상기 소자분리 패턴(103)은 트렌치형 소자분리 패턴일 수 있다. 상기 소자분리 패턴(103)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 평면적 관점에서, 상기 제1 및 제2 활성부들(A1, A2)은 제1 방향(D1)으로 나란히 연장된 바-형태(bar-shape)들을 가질 수 있다. 상기 제1 및 제2 활성부들(A1, A2)은 평면적 관점에서 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 서로 이격될 수 있다. 예컨대, 상기 제1 및 제2 활성부들(A1, A2)은 p형 도펀트들로 도핑될 수 있다.
제1 n형 도펀트 영역(105a) 및 제2 n형 도펀트 영역(105b)을 상기 제1 활성부(A1) 및 상기 제2 활성부(A2) 내에 각각 형성할 수 있다. 상기 제1 및 제2 n형 도펀트 영역들(105a, 105b)의 바닥들은 상기 소자분리 패턴(103)의 하부면 보다 높을 수 있다. 제1 p형 도펀트 영역(107a) 및 제2 p형 도펀트 영역(107b)이 상기 제1 n형 도펀트 영역(105a) 및 상기 제2 n형 도펀트 영역(105b) 내에 각각 국소적으로 형성될 수 있다.
일 실시예에서, 평면적 관점에서 상기 제1 p형 도펀트 영역(107a)은 상기 제1 활성부(A1)의 중앙 영역 내에 형성될 수 있다. 상기 제1 활성 영역(A1)의 나머지 영역에 형성된 상기 제1 n형 도펀트 영역(105a)의 상부면은 상기 제1 P형 도펀트 영역(107a)의 상부면과 실질적으로 공면을 이룰 수 있다. 이와 마찬가지로, 평면적 관점에서 상기 제2 p형 도펀트 영역(107b)은 상기 제2 활성부(A2)의 중앙 영역 내에 형성될 수 있다. 상기 제2 활성 영역(A2)의 나머지 영역에 형성된 상기 제2 n형 도펀트 영역(105b)의 상부면은 상기 제2 P형 도펀트 영역(107b)의 상부면과 실질적으로 공면을 이룰 수 있다.
도 2b 및 도 2c에 개시된 바와 같이, 상기 제1 및 제2 p형 도펀트 영역들(107a, 107b)의 바닥들은 각각 상기 제1 및 제2 n형 도펀트 영역들(105a, 105b)의 바닥들 보다 높을 수 있다. 이로 인하여, 제1 n형 도펀트 영역(105a)이 상기 제1 p형 도펀트 영역(107a)과 상기 제1 n형 도펀트 영역(105a) 아래의 상기 제1 활성부(A1) 사이에 배치될 수 있으며, 제2 n형 도펀트 영역(105b)이 상기 제2 p형 도펀트 영역(107b)과 상기 제2 n형 도펀트 영역(105b) 아래의 상기 제2 활성부(A2) 사이에 배치될 수 있다. 그 결과, 상기 제1 및 제2 p형 도펀트 영역들(107a, 107b)은 상기 제1 및 제2 n형 도펀트 영역들(105a, 105b) 아래의 제1 및 제2 활성부들(A1, A2)로부터 격리될 수 있다.
제1 노드 전극(111, first node electrode)이 상기 제1 활성부(A1) 상에 형성될 수 있다. 상기 제1 노드 전극(111)은 상기 제1 p형 도펀트 영역(107a)의 상부면 및 상기 제1 n형 도펀트 영역(105a)의 상부면과 접촉될 수 있다. 상기 노드 전극들(111, 112) 및 노드 연장부들(111c, 112c)은 금속 함유 물질로 형성될 수 있다. 이로 인하여, 상기 제1 p형 및 제1 n형 도펀트 영역들(107a, 105a)은 상기 제1 노드 전극(111)을 통하여 서로 전기적으로 접속될 수 있다. 이와 마찬가지로, 제2 노드 전극(112)이 상기 제2 활성부(A1) 상에 형성될 수 있다. 상기 제2 노드 전극(112)은 상기 제2 p형 도펀트 영역(107b)의 상부면 및 상기 제2 n형 도펀트 영역(105b)의 상부면과 접촉될 수 있다. 상기 제2 노드 전극(112)은 상기 제1 노드 전극(111)과 동일한 물질(즉, 상기 금속 함유 물질)로 형성될 수 있다. 이로 인하여, 상기 제2 p형 및 제2 n형 도펀트 영역들(107b, 105b)은 상기 제2 노드 전극(112)을 통하여 서로 전기적으로 접속될 수 있다.
평면적 관점에서 상기 제1 및 제2 노드 전극들(111, 112)은 상기 제1 방향(D1)으로 나란히 연장된 바-형태들을 가질 수 있다. 상기 제1 및 제2 노드 전극들(111, 112)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
제1 노드 연장부(111c)가 상기 제1 노드 전극(111)으로부터 옆으로 연장될 수 있다. 상기 제1 노드 연장부(111c) 및 상기 제1 노드 전극(111)은 일체형을 이룰 수 있다. 즉, 상기 제1 노드 연장부(111c) 및 상기 제1 노드 전극(111)은 이들 사이의 경계면 없이 서로 접촉될 수 있다. 일 실시예에서, 도 2c에 개시된 바와 같이, 상기 제1 활성부(A1)도 상기 제1 노드 연장부(111c) 아래로 연장될 수 있다. 이와는 다르게, 상기 제1 활성부(A1)는 상기 연장부를 포함하지 않고, 상기 제1 노드 연장부(111c)는 상기 제1 활성부(A1) 일 측의 소자분리 패턴(103) 상에 배치될 수 있다.
이와 마찬가지로, 제2 노드 연장부(112c)가 상기 제2 노드 전극(112)으로부터 옆으로 연장될 수 있다. 상기 제2 노드 연장부(112c) 및 상기 제2 노드 전극(112)은 일체형을 이룰 수 있다. 일 실시예에서, 도 2c에 개시된 바와 같이, 상기 제2 활성부(A2)도 상기 제2 노드 연장부(112c) 아래로 연장될 수 있다. 이와는 다르게, 상기 제2 활성부(A2)는 상기 연장부를 포함하지 않고 상기 제2 노드 연장부(112c)는 상기 제2 활성부(A2) 일 측의 소자분리 패턴(103) 상에 배치될 수 있다.
상기 노드 전극들(111, 112) 및 상기 노드 연장부들(111c, 112c)은 상기 도펀트 영역들(105a, 105b, 107a, 107b)의 형성 후에 형성될 수 있다. 상기 노드 전극들(111, 112) 및 노드 연장부들(111c, 112c)은 금속-반도체 반응 공정(예컨대, 실리사이드 공정(silicide process))으로 형성될 수 있다. 다시 말해서, 금속막이 상기 제1 및 제2 활성부들(A1, A2)을 갖는 기판(100) 상에 형성될 수 있으며, 상기 금속막이 상기 제1 및 제2 활성부들(A1, A2)과 반응하여 상기 노드 전극들(111, 112) 및 상기 노드 연장부들(111c, 112c)을 형성할 수 있다. 이어서, 미반응된 금속막을 제거할 수 있다. 이 경우에, 예컨대, 상기 노드 전극들(111, 112) 및 노드 연장부들(111c, 112c)은 텅스텐 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
이와는 다른 방법으로, 상기 노드 전극들(111, 112) 및 상기 노드 연장부들(111c, 112c)은 패터닝 공정에 의해 형성될 수 있다. 예컨대, 노드 전극막을 상기 제1 및 제2 활성부들(A1, A2)을 갖는 기판(100) 상에 형성할 수 있으며, 상기 노드 전극막을 패터닝하여 상기 노드 전극들(111, 112) 및 노드 연장부들(111c, 112c)을 형성할 수 있다. 상기 노드 전극막은 상기 금속 함유 물질로 형성될 수 있다. 예컨대, 상기 노드 전극막은 전이 금속(ex, 티타늄 또는 탄탈륨) 및 도전성 금속 질화물(ex, 티타늄 질화물 또는 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 도 2a에 개시된 바와 같이, 상기 제1 및 제2 노드 전극들(111, 112)은 상기 제1 노드 연장부(111c) 및 상기 제2 노드 연장부(112c) 사이에 배치될 수 있으며, 상기 제1 및 제2 노드 연장부들(111c, 112c)은 상기 제2 방향(D2)으로 정렬될 수 있다.
도 3a, 도 3b, 도 3c, 도 3d, 및 도 3e를 참조하면, 하부 절연막(115)이 상기 노드 전극들(111, 112) 및 노드 연장부들(111c, 112c)을 갖는 기판(100) 상에 형성할 수 있다. 이어서, 희생막(120) 및 캡핑 절연막(130)이 상기 하부 절연막(115) 상에 차례로 형성될 수 있다. 상기 희생막(120)은 상기 하부 및 캡핑 절연막들(115, 130)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 상기 하부 및 캡핑 절연막들(115, 130)은 실리콘 산화막들로 형성될 수 있으며, 상기 희생막(120)은 실리콘 질화막으로 형성될 수 있다.
상기 캡핑 절연막(130), 상기 희생막(120), 상기 하부 절연막(115) 및 상기 노드 전극들(111, 112)을 패터닝하여 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2)을 형성할 수 있다. 제1 액세스 채널 홀(133a1, first access channel hole), 제1 풀-업 채널 홀(133u1, first pull-up channel hole) 및 제1 풀-다운 채널 홀(133d1, first pull-down channel hole)이 상기 제1 활성부(A1)를 노출시킬 수 있으며, 제2 액세스 채널 홀(133a2), 제2 풀-업 채널 홀(133u2) 및 제2 풀-다운 채널 홀(133d2)이 상기 제2 활성부(A2)를 노출시킬 수 있다.
상기 제1 액세스 채널 홀(133a1) 및 제1 풀-다운 채널 홀(133d1)은 상기 제1 n형 도펀트 영역(105a)을 노출시킬 수 있으며, 상기 제1 풀-업 채널 홀(133u1)이 상기 제1 p형 도펀트 영역(107a)을 노출시킬 수 있다. 일 실시예에서, 도 3a에 도시된 바와 같이, 상기 제1 풀-다운 채널 홀(133d1), 상기 제1 풀-업 채널 홀(133u1) 및 상기 제1 액세스 채널 홀(133a1)이 상기 제1 방향(D1)을 따라 차례로 배열될 수 있다.
상기 제2 액세스 채널 홀(133a2) 및 제2 풀-다운 채널 홀(133d2)은 상기 제2 n형 도펀트 영역(105b)을 노출시킬 수 있으며, 상기 제2 풀-업 채널 홀(133u2)이 상기 제2 p형 도펀트 영역(107b)을 노출시킬 수 있다. 일 실시예에서, 도 3a에 도시된 바와 같이, 상기 제2 액세스 채널 홀(133a2), 상기 제2 풀-업 채널 홀(133u2) 및 상기 제2 풀-다운 채널 홀(133d2)이 상기 제2 방향(D1)을 따라 차례로 배열될 수 있다.
이로써, 상기 제1 액세스 채널 홀(133a1) 및 상기 제2 풀-다운 채널 홀(133d2)이 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 풀-업 채널 홀(133u1) 및 상기 제2 풀-업 채널 홀(133u2)이 상기 제2 방향을 따라 배열될 수 있다. 이로써, 상기 제1 및 제2 p형 도펀트 영역들(107a, 107b)도 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 풀-다운 채널 홀(133d1) 및 상기 제2 액세스 채널 홀(133a2)이 상기 제2 방향(D2)을 따라 배열될 수 있다.
제1 액세스 수직 채널부(ACP1, first access vertical channel portion), 제1 풀-업 수직 채널부(UCP1), 제1 풀-다운 수직 채널부(DCP1), 제2 액세스 수직 채널부(ACP2), 제2 풀-업 수직 채널부(UCP2), 및 제2 풀-다운 수직 채널부(DCP2)이 상기 제1 액세스 채널 홀(133a1), 상기 제1 풀-업 채널 홀(133u1), 상기 제1 풀-다운 채널 홀(133d1), 상기 제2 액세스 채널 홀(133a2), 상기 제2 풀-업 채널 홀(133u2), 및 상기 제2 풀-다운 채널 홀(133d2) 내에 각각 형성될 수 있다.
상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 상기 제1 및 제2 활성부들(A1, A2)과 접촉될 수 있다. 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 하단부들은 상기 제1 노드 전극(111)에 전기적으로 접속된다. 이로 인하여, 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 하단부들은 상기 제1 노드 전극(111)을 통하여 서로 전기적으로 접속된다. 일 실시예에서, 도 3b에 개시된 바와 같이, 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 상기 하단부들의 측벽들이 상기 제1 노드 전극(111)과 접촉될 수 있다. 일 실시예에서, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 도 3a 내지 도 3e에 개시된 바와 같이 필라 형태들을 가질 수 있다.
이와 마찬가지로, 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)의 하단부들은 상기 제2 노드 전극(112)에 전기적으로 접속된다. 이로 인하여, 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)의 하단부들은 상기 제2 노드 전극(112)을 통하여 서로 전기적으로 접속된다. 일 실시예에서, 도 3c 및 3e에 개시된 바와 같이, 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)의 상기 하단부들의 측벽들이 상기 제2 노드 전극(112)과 접촉될 수 있다.
일 실시예에서, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 상기 채널 홀들(133a1, 133u1, 133d1, 133a2, 133u2, 133d2)에 노출된 상기 활성부들(A1, A2)을 시드로 사용하는 에피택시얼 공정(epitaxial process)에 의해 형성된 반도체 물질을 포함할 수 있다. 일 실시예에서, 상기 에피택시얼 공정은 선택적 에피택시얼 성장 공정(selective epitaxial growth (SEG) process) 또는 레이저 에피택시얼 성장 공정 (laser epitaxial growth (LEG) process)일 수 있다. 이로 인하여, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 결정 상태의 반도체 물질(예컨대, 단결정 상태의 반도체 물질)을 포함할 수 있다. 예컨대, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2) 결정 상태의 IV족 반도체 물질 또는 결정 상태의 III-V족 화합물 반도체를 포함할 수 있다.
다른 실시예에서, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 탄소나노튜브를 포함할 수 있다. 이 경우에, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 형성 전에, 핵층이 상기 채널 홀들(133a1, 133u1, 133d1, 133a2, 133u2, 133d2)에 의해 노출된 상기 제1 및 제2 활성부들 상에 형성될 수 있다. 예컨대, 상기 핵층은 니켈실리사이드를 포함할 수 있다.
상기 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2)는 도 1의 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)의 채널부들에 해당할 수 있다. 따라서, 상기 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2)이 n형 도펀트들로 도핑된 상기 반도체 물질을 포함할 수 있다. 상기 제1 및 제2 액세스 수직 채널부들(ACP1, ACP2) 및 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2)은 도 1의 제1 및 제2 액세스 트랜지스터들(TA1, TA20 및 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)의 채널부들에 해당할 수 있다. 따라서, 상기 제1 및 제2 액세스 수직 채널부들(ACP1, ACP2) 및 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2)은 p형 도펀트들로 도핑된 상기 반도체 물질을 포함할 수 있다.
상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)이 상기 탄소나노튜브를 포함하는 경우에, 상기 풀-업 수직 채널부들(UCP1, UCP2)은 언도프트(undoped) 탄소나노튜브를 포함할 수 있으며, 상기 액세스 및 풀-다운 수직 채널부들(ACP1, ACP2, DCP1, DCP2)은 칼륨(K)으로 도핑된 탄소나노튜브를 포함할 수 있다.
도 4a, 도 4b, 도 4c, 도 4d, 및 도 4e를 참조하면, 상부 전극들(135)이 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 상단에 각각 형성될 수 있다. 상기 상부 전극들(135)의 하단들은 상기 캡핑 절연막(130)의 하부면과 같거나 높은 레벨에 위치할 수 있다. 일 실시예에 있어서, 상기 상부 전극들(135)은 도펀트 영역들일 수 있다. 이 경우에, 상기 상부 전극들(1350은 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 상단부들 내에 각각 형성될 수 있다. 이 경우에, 상기 액세스 및 풀-다운 수직 채널부들(ACP1, ACP2, DCP1, DCP2) 상의 상기 상부 전극들(135)은 상기 풀-업 수직 채널부들(UCP1, UCP2) 상의 상기 상부 전극들(135)과 다른 타입의 도펀트들로 도핑될 수 있다. 즉, 상기 액세스 및 풀-다운 수직 채널부들(ACP1, ACP2, DCP1, DCP2) 상의 상기 상부 전극들(135)은 n형 도펀트들로 도핑될 수 있으며, 상기 풀-업 수직 채널부들(UCP1, UCP2) 상의 상기 상부 전극들(135)은 p형 도펀트들로 도핑될 수 있다.
이와는 달리, 상기 상부 전극들(135)은 금속 함유 물질을 포함할 수 있다. 이 경우에, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 상단부들을 리세스하고, 금속 함유 물질막을 상기 리세스된 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2) 상의 상기 채널 홀들(133a1, 133u1, 133d1, 133a2, 133u2, 133d2)을 채우도록 형성할 수 있다. 이어서, 상기 캡핑 절연막(130)이 노출될 때까지 상기 금속 함유 물질막을 평탄화시키어, 상기 상부 전극들(135)을 형성할 수 있다. 또 다른 실시예에서, 상기 상부 도핑된 영역들(135)의 형성은 생략될 수도 있다.
상기 캡핑 절연막(130) 및 상기 희생막(120)을 연속적으로 패터닝하여, 제1 내지 제4 희생 패턴들(121A, 121S, 122A, 122S) 및 제1 내지 제4 캡핑 패턴들(131A, 131S, 132A, 132S)을 형성할 수 있다. 상기 제1 내지 제4 희생 패턴들(121A, 121S, 122A, 122S)은 서로 옆으로 이격 된다. 상기 제1 내지 제4 캡핑 패턴들(131A, 131S, 132A, 132S)은 상기 제1 내지 제4 희생 패턴들(121A, 121S, 122A, 122S) 상에 각각 형성되며, 상기 제1 내지 제4 희생 패턴들(121A, 121S, 122A, 122S)의 측벽들에 각각 정렬된 측벽들을 갖는다. 상기 캡핑 패턴들(131A, 131S, 132A, 132S)은 상기 캡핑 절연막(130)의 일부분들에 각각 해당한다. 따라서, 상기 캡핑 패턴들(131A, 131S, 132A, 132S)은 절연 물질로 형성된다.
상기 제1, 제2, 제3 및 제4 희생 패턴들(121A, 121S, 122A, 122S)은 제1 액세스 희생 패턴(121A), 제1 공유 희생 패턴(121S), 제2 액세스 희생 패턴(122A), 및 제2 공유 희생 패턴(122S)으로 각각 정의될 수 있다. 이와 마찬가지로, 상기 제1, 제2, 제3, 및 제4 캡핑 패턴들(131A, 131S, 132A, 132S)은 제1 액세스 캡핑 패턴(131A), 제1 공유 캡핑 패턴(131S), 제2 액세스 캡핑 패턴(132A), 및 제2 공유 캡핑 패턴(132S)으로 각각 정의될 수 있다.
상기 제1 액세스 수직 채널부(ACP1)는 상기 제1 액세스 캡핑 패턴(131A) 및 상기 제1 액세스 희생 패턴(121A)을 관통한다. 상기 제1 풀-업 수직 채널부(UCP1) 및 제1 풀-다운 수직 채널부(DCP1)은 상기 제1 공유 캡핑 패턴(131S) 및 상기 제1 공유 희생 패턴(121S)을 관통한다. 상기 제2 액세스 수직 채널부(ACP2)는 상기 제2 액세스 캡핑 패턴(132A) 및 상기 제2 액세스 희생 패턴(122A)을 관통한다. 상기 제2 풀-업 수직 채널부(UCP2) 및 제2 풀-다운 수직 채널부(DCP2)은 상기 제2 공유 캡핑 패턴(132S) 및 상기 제2 공유 희생 패턴(122S)을 관통한다.
상기 제1 액세스 희생 패턴(121A) 및 상기 제1 공유 희생 패턴(121S)은 상기 제1 노드 전극(111) 상부에 배치될 수 있다. 일 실시예에서, 도 4a에 개시된 바와 같이, 상기 제1 액세스 희생 패턴(121A)은 상기 제2 노드 전극(112)으로부터 멀어지는 방향으로 옆으로 연장될 수 있다. 상기 제2 액세스 희생 패턴(122A) 및 상기 제2 공유 희생 패턴(122S)은 상기 제2 노드 전극(112) 상부에 배치될 수 있다. 일 실시예에서, 상기 제2 액세스 희생 패턴(122A)은 상기 제1 노드 전극(111)으로부터 멀어지는 방향으로 옆으로 연장될 수 있다.
도 5a, 도 5b, 도 5c, 도 5d, 및 도 5e를 참조하면, 상기 희생 패턴들(121A, 121S, 122A, 122S)을 선택적으로 제거하여 제1 내지 제4 빈 영역들(141A, 141S, 142A, 142S)을 형성할 수 있다. 상기 제1, 제2, 제3 및 제4 빈 영역들(141A, 141S, 142A, 142S)은 제1 액세스 빈 영역(141A), 제1 공유 빈 영역(141S), 제2 액세스 빈 영역(142A), 및 제2 공유 빈 영역(142S)로 각각 정의될 수 있다. 상기 희생 패턴들(121A, 121S, 122A, 122S)은 상기 캡핑 패턴들(131A, 131S, 132A, 132S) 및 상기 하부 절연막(115)에 대하여 식각 선택성을 가짐으로써, 상기 캡핑 패턴들(131A, 131S, 132A, 132S) 및 상기 하부 절연막(115)은 상기 희생 패턴들(121A, 121S, 122A, 122S)의 제거 후에 잔존된다. 이로써, 상기 빈 영역들(141A, 141S, 142A, 142S)은 상기 캡핑 패턴들(131A, 131S, 132A, 132S) 아래에 각각 형성된다.
상기 제1 액세스 빈 영역(141A)은 상기 제1 액세스 수직 채널부(ACP1)의 측벽을 노출시킬 수 있으며, 상기 제1 공유 빈 영역(141S)은 상기 제1 풀-업 및 제1 풀-다운 수직 채널부들(UCP1, DCP1)의 측벽들을 노출 시킬 수 있다. 상기 제2 액세스 빈 영역(142A)은 상기 제2 액세스 수직 채널부(ACP2)의 측벽을 노출시킬 수 있으며, 상기 제2 공유 빈 영역(142S)은 상기 제2 풀-업 및 제2 풀-다운 수직 채널부들(UCP2, DCP2)의 측벽들을 노출 시킬 수 있다.
도 6a, 도 6b, 도 6c, 도 6d, 및 도 6e를 참조하면, 게이트 유전막(145)이 상기 빈 영역들(141A, 141S, 142A, 142S)에 노출된 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 측벽들 상에 형성될 수 있다. 일 실시예에서, 상기 게이트 유전막(145)은 열 산화 공정에 의해 형성될 수 있다. 이로 인하여, 상기 게이트 유전막(145)은 상기 빈 영역들(141A, 141S, 142A, 142S)에 노출된 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 측벽들 상에 한정적으로 형성될 수 있다.
이와는 달리, 상기 게이트 유전막(145)은 실리콘 산화물 보다 높은 유전 상수를 갖는 고유전막(예컨대, 알루미늄 산화막 및/또는 하프늄 산화막과 같은 절연성 금속 산화막)으로 형성될 수 있다. 이 경우에, 상기 게이트 유전막(145)은 화학 기상 증착 공정 및/또는 원자층 증착 공정에 의해 형성될 수 있다. 이에 따라, 상기 게이트 유전막(145)은 상기 빈 영역들(141A, 141S, 142A, 142S)의 내면들 상기 캡핑 패턴들(131A, 131S, 132A, 132S)의 상부면들 및 상기 하부 절연막(115) 상에 콘포말하게 형성될 수 있다. 또 다른 실시예에서, 상기 게이트 유전막(145)은 상기 열산화막 및 상기 고유전막을 포함할 수도 있다.
이어서, 게이트 도전막(150)이 상기 게이트 유전막(145)을 갖는 상기 기판(100) 상에 형성된다. 상기 게이트 도전막(150)은 상기 빈 영역들(141A, 141S, 142A, 142S)을 채운다. 상기 게이트 도전막(150)은 도핑된 반도체 물질, 금속(예컨대, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨), 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 도시된 바와 같이, 상기 게이트 도전막(150)은 상기 캡핑 패턴들(131A, 131S, 132A, 132S) 사이의 공간을 채울 수 있다. 이와는 달리, 상기 게이트 도전막(150)은 상기 빈 영역들(141A, 141S, 142A, 142S)을 완전히 채우되, 상기 캡핑 패턴들(131A, 131S, 132A, 132S) 사이의 공간은 부분적으로 채울 수 있다.
도 7a, 도 7b, 도 7c, 도 7d, 및 도 7e를 참조하면, 상기 빈 영역들(141A, 141S, 142A, 142S) 외부의 상기 게이트 도전막(150)을 제거하여 상기 빈 영역들(141A, 141S, 142A, 142S) 내에 게이트들(151A, 151S, 152A, 152S)을 각각 형성할 수 있다. 상기 빈 영역들(141A, 141S, 142A, 142S) 외부의 상기 게이트 도전막(150)은 건식 식각 공정 및/또는 습식 식각 공정으로 제거될 수 있다. 제1 액세스 게이트(151A)가 상기 제1 액세스 빈 영역(141A) 내에 형성될 수 있으며, 제1 공유 게이트(151S)가 상기 제1 공유 빈 영역(141S) 내에 형성될 수 있다. 제2 액세스 게이트(152A)가 상기 제2 액세스 빈 영역(142A) 내에 형성될 수 있으며, 제2 공유 게이트(152S)가 상기 제2 공유 빈 영역(142S) 내에 형성될 수 있다.
상기 제1 액세스 게이트(151A)는 상기 제1 액세스 수직 채널부(ACP1)의 측벽을 둘러싸며, 상기 제1 공유 게이트(151S)는 상기 제1 풀-업 및 제1 풀-다운 수직 채널부들(UCP1, DCP1)의 측벽들을 둘러싼다. 상기 제2 액세스 게이트(152A)는 상기 제2 액세스 수직 채널부(ACP2)의 측벽을 둘러싸며, 상기 제2 공유 게이트(152S)는 상기 제2 풀-업 및 제2 풀-다운 수직 채널부들(UCP2, DCP2)의 측벽들을 둘러싼다.
상기 제1 액세스 게이트(151A) 및 상기 제1 액세스 수직 채널부(ACP1)는 제1 액세스 트랜지스터를 구성한다. 상기 제1 풀-업 수직 채널부(UCP1) 및 이를 둘러싸는 상기 제1 공유 게이트(151S)의 일부는 제1 풀-업 트랜지스터를 구성하고, 상기 제1 풀-다운 수직 채널부(DCP1) 및 이를 둘러싸는 상기 제1 공유 게이트(151S)의 다른 일부는 제1 풀-다운 트랜지스터를 구성한다. 상기 제2 액세스 게이트(152A) 및 상기 제2 액세스 수직 채널부(ACP2)는 제2 액세스 트랜지스터를 구성한다. 상기 제2 풀-업 수직 채널부(UCP2) 및 이를 둘러싸는 상기 제2 공유 게이트(152S)의 일부는 제2 풀-업 트랜지스터를 구성하고, 상기 제2 풀-다운 수직 채널부(DCP2) 및 이를 둘러싸는 상기 제2 공유 게이트(152S)의 다른 일부는 제2 풀-다운 트랜지스터를 구성한다.
상기 6개의 트랜지스터들은 에스램 셀에 포함된다. 결과적으로, 본 발명의 실시예들에 따른 에스램 셀에서, 상기 제1 및 제2 액세스, 제1 및 제2 풀-업 및 제1 및 제2 풀-다운 트랜지스터들은 모두 상기 기판(100)의 상부면에 대하여 실질적으로 수직한 채널부들을 갖는다. 이에 따라, 상기 에스램 셀의 점유 면적이 감소되어 고집적화된 반도체 소자를 구현할 수 있다.
도 8a, 도 8b, 도 8c, 도 8d, 및 도 8e를 참조하면, 제1 층간 절연막(155)이 상기 게이트들(151A, 151S, 152A, 152S)을 갖는 기판(100) 상에 형성될 수 있다. 예컨대, 상기 제1 층간 절연막(155)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
제1 내지 제4 콘택 플러그들(C1, C2, C3, C4)이 형성될 수 있다. 상기 제1 및 제3 콘택 플러그들(C1, C3)은 상기 제1 층간 절연막(155) 및 상기 하부 절연막(115)을 관통할 수 있다. 상기 제1 및 제3 콘택 플러그들(C1, C3)은 상기 제1 및 제2 노드 연장부들(111c, 112c)에 각각 연결될 수 있다. 상기 제2 콘택 플러그(C2)는 상기 제1 층간 절연막(155), 상기 제2 공유 캡핑 패턴(132S) 및 상기 게이트 유전막(145)을 연속적으로 관통할 수 있다. 상기 제2 콘택 플러그(C2)는 상기 제2 공유 게이트(152S)에 연결될 수 있다. 상기 제4 콘택 플러그(C4)는 상기 제1 층간 절연막(155), 상기 제1 공유 캡핑 패턴(131S) 및 상기 게이트 유전막(145)을 연속적으로 관통할 수 있다. 상기 제4 콘택 플러그(C4)는 상기 제1 공유 게이트(151S)에 연결될 수 있다. 상기 제1 내지 제4 콘택 플러그들(C1, C2, C3, C4)는 동시에 형성될 수 있다. 예컨대, 상기 제1 내지 제4 콘택 플러그들(C1, C2, C3, C4)은 금속(예컨대, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
제1 국소 배선(L1) 및 제2 국소 배선(L2)이 상기 제1 층간 절연막(155) 상에 형성될 수 있다. 상기 제1 국소 배선(L1)는 상기 제1 및 제2 콘택 플러그들(C1, C2)에 연결되고, 상기 제2 국소 배선(L2)은 상기 제3 및 제4 콘택 플러그들(C3, C4)에 연결된다. 이로 인하여, 상기 제1 노드 전극(111)은 상기 제1 노드 연장부(111) 및 상기 제1 국소 배선(L1)을 통하여 상기 제2 공유 게이트(152S)에 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 노드 전극(112)은 상기 제2 노드 연장부(112c) 및 상기 제2 국소 배선(L2)를 통하여 상기 제1 공유 게이트(151S)에 전기적으로 접속된다. 결과적으로, 상기 에스램 셀의 래치(latch) 구조가 구현된다. 예컨대, 상기 제1 및 제2 국소 배선들(L1, L2)은 금속(예컨대, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
도 8a에 개시된 바와 같이, 상기 제2 콘택 플러그(C2)는 상기 제1 콘택 플러그(C1)의 중심을 지나고 상기 제2 방향(D2)을 따라 연장된 선(III-III')으로부터 상기 제1 방향(D1)으로 오프셋 될 수 있다. 즉, 상기 제1 및 제2 콘택 플러그들(C1, C2)은 상기 제2 방향(D2)을 따라 정렬되지 않을 수 있다. 상기 제1 및 제2 국소 배선들(L1, L2)은 상기 수직 채널부들(ACP1, ACP2, UCP1, UCP2, DCP1, DCP2)과 중첩되지 않도록 형성된다. 이로 인하여, 평면적 관점에서 상기 제1 국소 배선(L1)은 굽은 형태를 가질 수 있다. 이와 마찬가지로, 상기 제2 국소 배선(L1)도 굽은 형태일 수 있다.
도 9a, 도 9b, 도 9c, 도 9d, 및 도 9e를 참조하면, 제2 층간 절연막(160)이 상기 국소 배선들(L1, L2)을 갖는 기판(100) 상에 형성될 수 있다. 예컨대, 상기 제2 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
제1 워드 라인 콘택 플러그(WC1)가 상기 제2 및 제1 층간 절연막들(160, 155), 상기 제1 액세스 캡핑 패턴(131A) 및 상기 게이트 유전막(145)을 관통하도록 형성될 수 있다. 이로써, 상기 제1 워드 라인 콘택 플러그(WC1)는 상기 제1 액세스 게이트(151A)과 접속될 수 있다. 제2 워드 라인 콘택 플러그(WC2)가 상기 제2 및 제1 층간 절연막들(160, 155), 상기 제2 액세스 캡핑 패턴(132A) 및 상기 게이트 유전막(145)을 관통하도록 형성될 수 있다. 이로써, 상기 제2 워드 라인 콘택 플러그(WC2)는 상기 제2 액세스 게이트(152A)과 접속될 수 있다. 상기 제1 및 제2 워드 라인 콘택 플러그들(WC1, WC2)은 동시에 형성될 수 있다. 예컨대, 상기 워드 라인 콘택 플러그들(WC1, WC2)은 금속(예컨대, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
워드 라인(WL)이 상기 제2 층간 절연막(160) 상에 형성될 수 있다. 상기 워드 라인(WL)은 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 워드 라인(WL)은 상기 제1 및 제2 워드 라인 콘택 플러그들(WC1, WC2)과 연결될 수 있다. 상기 워드 라인(WL)은 상기 수직 채널부들(ACP1, ACP2, UCP1, UCP2, DCP1, DCP2)과 중첩되지 않을 수 있다. 제1 워드 라인 연장부(WE1)가 상기 워드 라인(WL)으로부터 상기 제1 워드 라인 콘택 플러그(WC1) 상으로 연장될 수 있다. 제2 워드 라인 연장부(WE2)가 상기 워드 라인(WL)으로부터 상기 제2 워드 라인 콘택 플러그(WC2) 상으로 연장될 수 있다. 상기 워드 라인(WL)은 상기 제1 및 제2 워드 라인 연장부들(WE1, WE2) 및 상기 제1 및 제2 워드 라인 콘택 플러그들(WC1, WC2)을 통하여 상기 제1 및 제2 액세스 게이트들(151A, 152A)에 전기적으로 접속될 수 있다.
상기 워드 라인(WL) 및 상기 워드 라인 연장부들(WE1, WE2)은 패터닝 공정에 의해 형성될 수 있다. 즉, 워드 라인 도전막이 상기 제2 층간 절연막(160) 상에 형성될 수 있으며, 상기 워드 라인 도전막이 패터닝되어 상기 워드 라인(WL) 및 상기 워드 라인 연장부들(WE1, WE2)이 형성될 수 있다. 예컨대, 상기 워드 라인(WL) 및 워드 라인 연장부들(WE1, WE2)은 금속(예컨대, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
도 10a, 도 10b, 도 10c, 도 10d, 및 도 10e를 참조하면, 제3 층간 절연막(165)이 상기 워드 라인(WL)을 갖는 기판(100) 상에 형성될 수 있다. 예컨대, 상기 제3 층간 절연막(165)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
제1 및 제2 비트 라인 콘택 플러그들(BC1, BC2)이 상기 제3, 제2 및 제1 층간 절연막들(165, 160, 155)을 관통하도록 형성될 수 있다. 상기 제1 및 제2 비트 라인 콘택 플러그들(BC1, BC2)은 상기 제1 및 제2 액세스 수직 채널부들(ACP1, ACP2)의 상단들에 각각 전기적으로 접속될 수 있다. 일 실시예에서, 상기 제1 및 제2 비트 라인 콘택 플러그들(BC1)은 상기 제1 및 제2 액세스 수직 채널부들(ACP1) 상의 상기 상부 전극들(135)과 각각 접촉될 수 있다.
상기 제1 및 제2 비트 라인 콘택 플러그들(BC1, BC2)은 동시에 형성될 수 있다. 상기 제1 및 제2 비트 라인 콘택 플러그들은(BC1, BC2)은 금속(예컨대, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
제1 및 제2 비트 라인들(BL1, BL2)이 상기 제3 층간 절연막(165) 상에 형성될 수 있다. 상기 제1 및 제2 비트 라인들(BL1, BL2)은 상기 제1 방향(D1)을 따라 연장되어 상기 워드 라인(WL)을 가로지를 수 있다. 상기 제1 및 제2 비트 라인들(BL1, BL2)은 서로 옆으로 이격된다. 상기 제1 및 제2 비트 라인들(BL1, BL2)은 상기 제1 및 제2 비트 라인 콘택 플러그들(WC1, WC2)에 각각 전기적으로 연결될 수 있다. 상기 제1 및 제2 비트 라인들(BL1, BL2)은 상기 풀-업 및 풀-다운 수직 채널부들(UCP1, UCP2, DCP1, DCP2)과 중첩되지 않을 수 있다. 일 실시예에서, 제1 비트 라인 연장부(BLE1)가 상기 제1 비트 라인(BL1)으로부터 연장되어 상기 제1 비트 라인 콘택 플러그(BC1)와 접촉될 수 있으며, 제2 비트 라인 연장부(BLE2)가 상기 제2 비트 라인(BL2)으로부터 연장되어 상기 제2 비트 라인 콘택 플러그(BC2)와 접촉될 수 있다.
상기 비트 라인들(BL1, BL2) 및 상기 비트 라인 연장부들(BLE1, BLE2)은 패터닝 공정에 의하여 동시에 형성될 수 있다. 상기 비트 라인들(BL1, BL2) 및 상기 비트 라인 연장부들(BLE1, BLE2)는 금속(예컨대, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
후속 공정은 도 11a 내지 도 11e를 참조하여 설명한다. 도 11a, 도 11b, 도 11c, 도 11d, 및 도 11e를 참조하면, 제4 층간 절연막(170)이 상기 비트 라인들(BL1, BL2)을 갖는 기판(100) 상에 형성될 수 있다. 예컨대, 상기 제4 층간 절연막(170)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
제1 및 제2 전원 콘택 플러그들(PC1, PC2) 및 제1 및 제2 접지 콘택 플러그들(GC1, GC2)이 상기 제4, 제3, 제2 및 제1 층간 절연막들(170, 165, 160, 155)을 관통하도록 형성될 수 있다. 상기 제1 및 제2 전원 콘택 플러그들(PC1, PC2)은 상기 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2)의 상단들에 각각 전기적으로 접속되고, 상기 제1 및 제2 접지 콘택 플러그들(GC1, GC2)은 상기 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2)의 상단들에 각각 전기적으로 접속된다. 일 실시예에서, 상기 제1 및 제2 전원 콘택 플러그들(PC1, PC2) 및 상기 제1 및 제2 접지 콘택 플러그들(GC1, GC2)은 상기 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2) 및 상기 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2)의 상기 상부 전극들(135)에 각각 접촉될 수 있다. 예컨대, 상기 전원 및 접지 콘택 플러그들(PC1, PC2, GC1, GC2)은 금속(예컨대, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
제1 접지 라인(VssL1), 전원 라인(VccL), 및 제2 접지 라인(VssL2)이 상기 제4 층간 절연막(170) 상에 형성될 수 있다. 상기 제1 접지 라인(VssL1)은 상기 제1 접지 콘택 플러그(GC1)의 상부면에 접속되고, 상기 제2 접지 라인(VssL2)은 상기 제2 접지 콘택 플러그(GC2)의 상부면에 접속된다. 상기 전원 라인(VccL)은 상기 제1 및 제2 전원 콘택 플러그들(PC1, PC2)의 상부면들에 접속된다. 상기 제1 접지, 전원 및 제2 접지 라인들(VssL1, VccL, VssL2)은 상기 제2 방향(D2)으로 나란히 연장될 수 있다. 예컨대, 상기 접지 및 전원 라인들(VssL1, VccL, VssL2)은 금속(예컨대, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
상술된 에스램 셀의 제조 방법에 따르면, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 형성 후에, 상기 희생 패턴들(121A, 121S, 122A, 122S)을 제거하여 상기 빈 영역들(141A, 141S, 142A, 142S)을 형성하고, 상기 게이트들(151A, 151S, 152A, 152S)이 상기 빈 영역들(141A, 141S, 142A, 142S) 내에 형성된다. 이로써, 상기 에스램 셀의 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2) 및 상기 게이트들(151A, 151S, 152A, 152S)의 제조가 용이해질 수 있다. 또한, 상기 게이트들(151A, 151S, 152A, 152S)이 상기 빈 영역들(141A, 141S, 142A, 142S)을 채우도록 형성됨으로써, 상기 게이트들(151A, 151S, 152A, 152S)을 이루는 도전 물질이 다양할 수 있다. 이로써, 에스램 셀의 성능 및/또는 특성이 향상될 수 있다.
이에 더하여, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 상기 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2)에 의해 노출된 상기 활성부들(A1, A2)를 시드로 사용하는 상기 에피택시얼 공정으로 형성될 수 있다. 이로 인하여, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 단결정 상태의 반도체 물질을 포함할 수 있다. 그 결과, 상기 에스램 셀의 성능 및/또는 특성이 향상될 수 있다.
더 나아가, 상기 에스램 셀의 모든 트랜지스터들이 수직 채널부들을 가짐으로써, 상기 에스램 셀의 점유 면적이 감소되어, 고집적화된 반도체 소자를 구현할 수 있다.
다음으로, 도 11a 내지 도 11f를 참조하여 본 실시예에 따른 에스램 셀을 설명한다. 이하에서, 상술된 내용은 생략하거나 간략히 설명한다. 도 11a는 본 발명의 일 실시예에 따른 에스램 셀을 나타내는 평면도이다. 도 11b, 도 11c, 도 11d, 및 도 11e는 각각 도 11a의 선들 I-I', II-II', III-III', 및 IV-IV'을 따라 취해진 단면도들이다. 도 11f는 도 11a의 게이트 전극들 및 수직 채널부들을 나타내는 사시도이다.
도 11a 내지 도 11f를 참조하면, 소자분리 패턴(103)이 기판(100)에 배치되어 제1 및 제2 활성부들(A1, AC2)을 정의할 수 있다. 상기 제1 및 제2 활성부들(A1, A2)는 도 2a 내지 도 2e를 참조하여 설명한 것과 같다. 제1 및 제2 n형 도펀트 영역들(105a, 105b)이 상기 제1 및 제2 활성부들(A1, A2) 내에 각각 배치될 수 있다. 제1 및 제2 p형 도펀트 영역들(107a, 107b)이 상기 제1 및 제2 n형 도펀트 영역들(105a, 105b) 내에 각각 배치될 수 있다. 상기 n형 및 p형 도펀트 영역들(105a, 105b, 107a, 107b)은 도 2a 내지 도 2e를 참조하여 설명한 것과 같다.
서로 이격된 제1 및 제2 노드 전극들(111, 112)이 기판(100) 상에 배치된다. 상기 제1 및 제2 노드 전극들(111, 112)은 상기 제1 및 제2 활성부들(A1, A2) 상에 각각 배치된다. 상기 제1 노드 전극(111)은 상기 제1 n형 및 제1 p형 도펀트 영역들(105a, 107a)과 접촉할 수 있으며, 상기 제2 노드 전극(112)은 상기 제2 n형 및 제2 p형 도펀트 영역들(105b, 107b)과 접촉할 수 있다. 이로써, 상기 제1 n형 및 제1 p형 도펀트 영역들(105a, 107a)은 상기 제1 노드 전극(111)에 의하여 서로 전기적으로 연결되고, 상기 제2 n형 및 제2 p형 도펀트 영역들(105b, 107b)은 상기 제2 노드 전극(112)에 의하여 서로 전기적으로 연결된다. 제1 및 제2 노드 연장부들(111c, 112c)이 각각 상기 제1 및 제2 노드 전극들(111, 112)로부터 옆으로 연장될 수 있다. 상기 노드 전극들(111, 112) 및 노드 연장부들(111c, 112c)의 형태들은 도 2a 내지 도 2e를 참조하여 설명한 것과 같다.
하부 절연막(115)이 상기 노드 전극들(111, 112) 및 상기 노드 연장부들(111c, 112c)을 덮는다. 게이트들(151A, 151S, 152A, 152S)이 상기 하부 절연막(115) 상에 배치된다. 상기 게이트들(151A, 151S, 152A, 152S)은 서로 옆으로 이격 된다. 제1 액세스 게이트(151A) 및 제1 공유 게이트(151S)가 상기 제1 노드 전극(111) 상부에 배치될 수 있으며, 제2 액세스 게이트(152A) 및 제2 공유 게이트(152S)가 상기 제2 노드 전극(112) 상부에 배치될 수 있다.
제1 액세스, 제1 공유, 제2 액세스 및 제2 공유 캡핑 패턴들(131A, 131S, 132A, 132S)이 상기 제1 액세스, 제1 공유, 제2 액세스 및 제2 공유 게이트들(151A, 151S, 152A, 152S) 상에 각각 배치될 수 있다. 상기 캡핑 패턴들(131A, 131S, 132A, 132S)은 서로 옆으로 이격 된다. 상기 캡핑 패턴들(131A, 131S, 132A, 132S)은 절연 물질로 형성된다.
제1 액세스 수직 채널부(ACP1)가 상기 제1 액세스 캡핑 패턴(131A), 상기 제1 액세스 게이트(151A), 상기 하부 절연막(115) 및 상기 제1 노드 전극(111)을 관통하여 상기 제1 n형 도펀트 영역(105a)과 접촉할 수 있다. 제1 풀-업 수직 채널부(UCP1)가 상기 제1 공유 캡핑 패턴(131S), 상기 제1 공유 게이트(151S), 상기 하부 절연막(115) 및 상기 제1 노드 전극(111)을 관통하여 상기 제1 p형 도펀트 영역(107a)과 접촉할 수 있다. 제1 풀-다운 수직 채널부(DCP1)가 상기 제1 공유 캡핑 패턴(131S), 상기 제1 공유 게이트(151S), 상기 하부 절연막(115) 및 상기 제1 노드 전극(111)을 관통하여 상기 제1 n형 도펀트 영역(105a)과 접촉할 수 있다.
이와 마찬가지로, 제2 액세스 수직 채널부(ACP2)가 상기 제2 액세스 캡핑 패턴(132A), 상기 제2 액세스 게이트(152A), 상기 하부 절연막(115) 및 상기 제2 노드 전극(112)을 관통하여 상기 제2 n형 도펀트 영역(105b)과 접촉할 수 있다. 제2 풀-업 수직 채널부(UCP2)가 상기 제2 공유 캡핑 패턴(132S), 상기 제2 공유 게이트(152S), 상기 하부 절연막(115) 및 상기 제2 노드 전극(112)을 관통하여 상기 제2 p형 도펀트 영역(107b)과 접촉할 수 있다. 제2 풀-다운 수직 채널부(DCP2)가 상기 제2 공유 캡핑 패턴(132S), 상기 제2 공유 게이트(152S), 상기 하부 절연막(115) 및 상기 제2 노드 전극(112)을 관통하여 상기 제2 n형 도펀트 영역(105b)과 접촉할 수 있다.
상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 하단부들은 상기 제1 노드 전극(111)을 통하여 서로 전기적으로 접속될 수 있다. 일 실시예에서, 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 상기 하단부들의 측벽들은 상기 제1 노드 전극(111)과 접촉될 수 있다. 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)의 하단부들은 상기 제2 노드 전극(112)을 통하여 서로 전기적으로 접속될 수 있다. 일 실시예에서, 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)의 상기 하단부들의 측벽들은 상기 제2 노드 전극(112)과 접촉될 수 있다.
상기 제1 액세스, 제2 액세스, 제1 풀-다운 및 제2 풀-다운 수직 채널부들(ACP1, ACP2, DCP1, DCP2)은 엔모스 트랜지스터들의 채널부들의 특성들을 가지며, 상기 제1 풀-업 및 제2 풀-업 수직 채널부들(UCP1, UCP2)는 피모스 트랜지스터들의 채널부들의 특성을 갖는다.
게이트 유전막(145)이 상기 각 수직 채널부(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2) 및 이에 대응된 게이트(151A, 151S, 152A, 또는 152S) 사이에 개재된다. 일 실시예에서, 상기 게이트 유전막(145)은 연장되어 상기 각 게이트(151A, 151S, 152A, 152S)의 상부면과 상기 각 캡핑 패턴(131A, 131S, 132A, 132S) 사이 및 상기 각 게이트(151A, 151S, 152A, 152S)의 하부면과 상기 하부 절연막(115) 사이에 개재될 수 있다.
상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2), 상기 게이트들(151A, 151S, 152A, 152S), 및 상기 게이트 유전막(145)의 다른 특징들은 도 3a 내지 도 3e, 도 6a 내지 도 6e 및 도 7a 내지 도 7e를 참조하여 설명한 것과 같다.
제1 층간 절연막(155)이 기판(100) 상에 배치되어 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2), 상기 게이트들(151A, 151S, 152A, 152S) 및 상기 캡핑 패턴들(131A, 131S, 132A, 132S)을 덮을 수 있다. 제1 및 제2 국소 배선들(L1, L2)이 상기 제1 층간 절연막(155) 상에 배치된다. 상기 제1 국소 배선(L1)은 제1 콘택 플러그(C1) 및 제2 콘택 플러그(C2)를 통하여 상기 제1 노드 연장부(111c) 및 상기 제2 공유 게이트(152S)에 전기적으로 접속된다. 이로써, 상기 제1 노드 전극(111)이 상기 제1 국소 배선(L1)을 통하여 상기 제2 공유 게이트(152S)에 전기적으로 접속된다. 상기 제2 국소 배선(L2)은 제3 콘택 플러그(C3) 및 제4 콘택 플러그(C4)를 통하여 상기 제2 노드 연장부(112c) 및 상기 제1 공유 게이트(151S)에 전기적으로 접속된다. 이로써, 상기 제2 노드 전극(112)이 상기 제2 국소 배선(L2)을 통하여 상기 제1 공유 게이트(151S)에 전기적으로 접속된다.
결과적으로, 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 상기 하단부들이 상기 제2 공유 게이트(152S)와 전기적으로 접속되고, 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)의 상기 하단부들이 상기 제1 공유 게이트(151S)와 전기적으로 접속된다. 이에 따라, 상기 에스램 셀의 래치 구조가 구현된다.
제2 층간 절연막(160)이 상기 제1 층간 절연막(155) 및 상기 국소 배선들(L1, L2) 상에 배치될 수 있다. 워드 라인(WL)이 상기 제2 층간 절연막(160) 상에 배치될 수 있다. 상기 워드 라인(WL)은 제1 및 제2 워드 라인 연장부들(WE1, WE2) 및 제1 및 제2 워드 라인 콘택 플러그들(WC1, WC2)을 통하여 상기 제1 및 제2 액세스 게이트들(151A, 152A)에 전기적으로 접속될 수 있다.
제3 층간 절연막(165)이 상기 제2 층간 절연막(160) 및 상기 워드 라인(WL) 상에 배치될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)이 상기 제3 층간 절연막(165) 상에 배치될 수 있다. 상기 제1 및 제2 비트 라인들(BL1, BL2)은 제1 및 제2 비트 라인 연장부들(BLE1, BLE2) 및 제1 및 제2 비트 라인 콘택 플러그들(BC1, BC2)을 통하여 상기 제1 및 제2 액세스 수직 채널부들(ACP1, ACP2)의 상단들에 각각 전기적으로 접속될 수 있다.
제4 층간 절연막(170)이 상기 제3 층간 절연막(165) 및 상기 제1 및 제2 비트 라인들(BL1, BL2) 상에 배치될 수 있다. 제1 및 제2 접지 라인들(VssL1, VssL2) 및 전원 라인(VccL)이 상기 제4 층간 절연막(170) 상에 배치될 수 있다. 상기 제1 및 제2 접지 라인들(VssL1, VssL2)은 제1 및 제2 접지 콘택 플러그들(GC1, GC2)을 통하여 상기 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2)의 상단들에 각각 전기적으로 연결될 수 있다. 상기 전원 라인(VccL)은 제1 및 제2 전원 콘택 플러그들(PC1, PC2)을 통하여 상기 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2)의 상단들에 전기적으로 연결될 수 있다. 상기 접지 및 파워 라인들(VssL1, VssL2, VccL)은 상기 제2 방향(D2)으로 나란히 연장될 수 있다.
상술된 에스램 셀에 따르면, 상기 에스램 셀의 상기 트랜지스터들은 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)에 의하여 수직 채널들을 가질 수 있다. 이로 인하여, 고집적화된 에스램 셀이 구현될 수 있다.
본 발명은 상기 국소 배선들(L1, L2) 및 상기 라인들(WL, BL1, BL2, VssL1, VssL2, VccL)의 상술된 수직적 및 수평적 위치들에 한정되지 않는다. 상기 국소 배선들(L1, L2) 및 상기 라인들(WL, BL1, BL2, VssL1, VssL2, VccL)의 수직적 및 수평적 위치들은 다양하게 변형될 수 있다.
다음으로, 상기 에스램 셀의 변형예들을 도면들을 참조하여 설명한다. 상술된 것과 동일한 구성 요소들에 대한 설명들은 설명의 편의를 위하여 생략하거나 간략히 설명한다.
도 12는 본 발명의 일 실시예에 따른 에스램 셀의 일 변형예를 나타내는 단면도이다. 도 12는 도 11a의 선 I-I'에 대응되는 단면도이다.
도 12를 참조하면, 본 변형예의 수직 채널부들(ACP1a, UCP1a, DCP1a)의 각각은 속이 빈 실린더 형태를 가질 수 있다. 이 경우에, 충전 절연 패턴(175)이 상기 각 수직 채널부(ACP1a, UCP1a, DCP1a)에 의해 둘러싸인 공간을 채울 수 있다. 상부 전극(135)이 상기 충전 절연 패턴(175) 및 상기 각 수직 채널부(ACP1a, UCP1a, DCP1a) 상에 배치될 수 있다. 도 12는 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1a, UCP1a, DCP1a)만이 도시되어 있으나, 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들도 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1a, UCP1a, DCP1a)과 동일한 형태들을 갖는다.
도 3a 내지 도 3e의 제조 방법에서, 채널막이 상기 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2)을 갖는 기판 상에 콘포말하게 형성되고, 충전 절연막이 상기 채널막 상에 형성되어 상기 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2)을 채우도록 형성되고, 상기 충전 절연막 및 상기 채널막이 상기 캡핑 절연막(130)이 노출될때까지 평탄화되어, 상기 수직 채널부들(ACP1a, UCP1a, DCP1a) 및 상기 충전 절연 패턴들(175)이 형성될 수 있다. 상기 수직 채널부들(ACP1a, UCP1a, DCP1a)) 및 상기 충전 절연 패턴들(175)의 상단들이 리세스되고, 리세스된 영역 내에 상기 상부 전극들(135)이 형성될 수 있다.
도 13은 본 발명의 일 실시예에 따른 에스램 셀의 다른 변형예를 나타내는 단면도이다. 도 13은 도 11a의 선 I-I'에 대응되는 단면도이다.
도 13을 참조하면, 본 변형예에 따른 수직 채널부들(ACP1b, UCP1b, DCP1b)은 상기 노드 전극들(111)을 관통하지 않는다. 즉, 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1b, UCP1b, DCP1b)은 상기 제1 노드 전극(111)의 상부면과 전기적으로 접속될 수 있다. 이와 마찬가지로, 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들은 상기 제2 노드 전극의 상부면과 전기적으로 접속될 수 있다.
본 변형예에서는, 도 11a 내지 도 11e의 활성부들(A1, A2) 및 도펀트 영역들(105a, 105b, 107a, 107b)이 생략될 수 있다. 버퍼 절연막(102)이 상기 기판(100) 상에 배치될 수 있으며, 상기 노드 전극들 및 노드 연장부들은 상기 버퍼 절연막(102) 상에 배치될 수 있다.
본 변형예에서, 상기 수직 채널부들(ACP1b, UCP1b, DCP1b)이 반도체 물질을 포함하는 경우에, 상기 반도체 물질은 다결정 상태를 가질 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 에스램 셀의 또 다른 변형예를 나타내는 단면도들이다. 도 14a 및 도 14b는 도 11a의 선들 I-I' 및 II-II'에 각각 대응되는 단면도들이다.
도 14a 및 도 14b를 참조하면, 제1 반도체 패턴(181)이 상기 제1 노드 전극(111)의 상부면과 접촉될 수 있으며, 제2 반도체 패턴(182)이 상기 제2 노드 전극(112)의 상부면과 접촉될 수 있다. 상기 하부 절연막(115)은 상기 제1 및 제2 반도체 패턴들(181, 182)을 덮을 수 있다. 상기 제1 및 제2 반도체 패턴들(181, 182)은 다결정 상태일 수 있다.
상기 제1 반도체 패턴(181)은 제1 액세스 n형 영역(181a), 제1 풀-업 p형 영역(181u) 및 제1 풀-다운 p형 영역(181d)을 포함할 수 있다. 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)은 상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 영역들(181a, 181u, 181d)의 상부면들과 각각 접촉될 수 있다.
이와 마찬가지로, 상기 제2 반도체 패턴(182)은 제2 액세스 n형 영역, 제2 풀-업 p형 영역 및 제2 풀-다운 p형 영역을 포함할 수 있다. 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)은 상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 영역들의 상부면들과 각각 접촉될 수 있다.
상기 제1 반도체 패턴(181)은 상기 제1 노드 연장부(111c)를 덮는 제1 연장부(181c)를 포함할 수 있으며, 상기 제2 반도체 패턴(182)은 상기 제2 노드 연장부(112c)를 덮는 제2 연장부(181c)를 포함할 수 있다. 이 경우에, 상기 제1 콘택 플러그(C1)는 상기 제1 층간 절연막(155), 상기 하부 절연막(115) 및 상기 제1 연장부(181c)를 관통하여 상기 제1 노드 연장부(111c)에 연결될 수 있다. 상기 제3 콘택 플러그(C3)는 상기 제1 층간 절연막(155), 상기 하부 절연막(115) 및 상기 제2 연장부(182c)를 관통하여 상기 제2 노드 연장부(112c)에 연결될 수 있다.
도 15a 및 도 16a는 본 발명의 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다. 도 15b 및 도 16b는 각각 도 15a 및 도 16a의 선들 V-V'을 따라 취해진 단면도들이다. 도 15c 및 도 16c는 각각 도 15a 및 도 16a의 선들 VI-VI'을 따라 취해진 단면도들이다. 본 실시예에서, 상술된 실시예들에서 설명된 동일한 구성들은 동일한 참조부호를 사용하며, 상기 동일한 구성들에 대한 설명들은 설명의 편의를 위하여 생략하거나 간략히 설명한다.
도 15a, 도 15b, 및 도 15c를 참조하면, 상기 제1 노드 전극(111) 및 상기 제2 노드 전극(112)이 상기 제1 활성부(A1) 및 상기 제2 활성부(A2) 상에 각각 형성될 수 있다. 이때, 상기 제1 및 제2 노드 전극들(111, 112)로부터 각각 연장된 제1 및 제2 노드 연장부들(211, 212)도 형성될 수 있다.
도 2a 내지 도 2e의 노드 연장부들(111c, 112c)과 달리, 본 실시예에 따른 상기 제1 및 제2 노드 연장부들(211, 212)은 평면적 관점에서 상기 제2 방향(D2)으로 정렬되지 않는다. 예컨대, 상기 제1 노드 연장부(211)는 상기 제2 노드 연장부(212)의 중심을 지나고 상기 제2 방향(D2)으로 연장된 가상선으로부터 상기 제2 방향(D2)으로 오프셋 될 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 상기 하부 절연막(115)이 상기 노드 전극들(111, 112) 및 노드 연장부들(211, 212)을 덮도록 형성될 수 있다. 이어서, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2), 상기 캡핑 패턴들(131A, 131S, 132A, 132S), 및 상기 게이트들(151A, 151S, 152A, 152S)이 도 3a 내지 도 7a, 도 3b 내지 도 7b, 도 3c 내지 도 7c, 도 3d 내지 도 7d 및 도 3e 내지 도 7e를 참조하여 설명한 동일한 방법에 의해 형성될 수 있다.
상기 제1 층간 절연막(155)이 상기 기판(100) 상에 형성될 수 있다. 제1 내지 제4 콘택 플러그들(C1, C2, C3, C4)이 상기 제1 노드 연장부(211), 상기 제2 공유 게이트(152S), 상기 제2 노드 연장부(212), 및 상기 제1 공유 게이트(151S)에 각각 연결되도록 형성될 수 있다. 이때, 도 16a에 개시된 바와 같이, 상기 제1 및 제2 콘택 플러그들(C1, C2)이 상기 제1 노드 연장부(211)의 위치로 인하여 상기 제2 방향(D2)으로 정렬될 수 있다. 또한, 상기 제3 및 제4 콘택 플러그들(C3, C4)이 상기 제2 노드 연장부(212)의 위치로 인하여 상기 제2 방향(D2)으로 정렬될 수 있다.
제1 및 제2 국소 배선들(L1a, L1b)이 상기 제1 층간 절연막(155) 상에 형성될 수 있다. 상기 제1 국소 배선(L1a)은 상기 제1 및 제2 콘택 플러그들(C1, C2)과 연결되고, 상기 제2 국소 배선(L1b)은 상기 제3 및 제4 콘택 플러그들(C3, C4)과 연결된다. 이때, 상기 제1 및 제2 국소 배선들(L1a, L2a)은 상기 제2 방향(D2)으로 연장된 바-형태들을 가질 수 있다. 결과적으로, 상기 제1 및 제2 노드 연장부들(211, 212)의 위치들을 조절하여, 상기 제1 및 제2 국소 배선들(L1a, L2a)가 바-형태들을 가질 수 있다.
상기 제2 층간 절연막(160)이 상기 국소 배선들(L1a, L2a) 및 상기 제1 층간 절연막(155) 상에 형성될 수 있다. 이 후에, 도 9a 내지 도 9e, 도 10a 내지 도 10e 및 도 11a 내지 도 11e를 참조하여 설명한 후속 공정들을 수행하여 도 17a, 도 17b 및 도 17c에 개시된 에스램 셀을 구현할 수 있다.
본 실시예에 따른 에스램 셀의 제조 방법에 따르면, 상기 제1 및 제2 노드 연장부들(211, 212)의 위치들을 조절하여 상기 제1 및 제2 국소 배선들(L1a, L2a)가 원하는 형태들을 가질 수 있다.
도 17a는 본 발명의 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다. 도 17b 및 도 17c는 각각 도 17a의 선들 V-V' 및 VI-VI'을 따라 취해진 단면도들이다. 이하에서, 본 실시예와 상술된 실시예의 차이점을 중심으로 설명한다.
도 17a, 도 17b, 및 도 17c를 참조하면, 본 실시예에서, 상기 제1 노드 연장부(211)는 상기 제2 콘택 플러그(C2)와 상기 제2 방향(D2)으로 정렬되도록 배치될 수 있다. 이로 인하여, 상기 제1 노드 연장부(211)와 연결된 상기 제1 콘택 플러그(C1) 및 상기 제2 콘택 플러그(C2)가 상기 제2 방향(D2)으로 정렬되고, 상기 제1 국소 배선(L1a)는 상기 제2 방향(D2)으로 연장된 바-형태를 가질 수 있다.
이와 마찬가지로, 상기 제2 노드 연장부(212)는 상기 제4 콘택 플러그(C4)와 상기 제2 방향(D2)으로 정렬되도록 배치될 수 있다. 이로 인하여, 상기 제2 노드 연장부(212)와 연결된 상기 제3 콘택 플러그(C3) 및 상기 제4 콘택 플러그(C4)가 상기 제2 방향(D2)으로 정렬되고, 상기 제2 국소 배선(L1a)는 상기 제2 방향(D2)으로 연장된 바-형태를 가질 수 있다.
본 실시예에 따른 에스램 셀의 나머지 구성들은 도 11a 내지 도 11f에 개시된 에스램 셀의 대응되는 구성들과 동일할 수 있다.
도 12, 도 13, 도 14a, 및 도 14b에 개시된 변형예들의 특징들은 본 실시예에 따른 에스램 셀에도 적용될 수 있다.
도 18a 내지 도 21a는 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다. 도 18b 내지 도 21b는 각각 도 18a 내지 도 21a의 선들 A-A'을 따라 취해진 단면도들이다. 도 18c 내지 도 21c는 각각 도 18a 내지 도 21a의 선들 B-B'을 따라 취해진 단면도들이다. 도 18d 내지 도 21d는 각각 도 18a 내지 도 21a의 선들 C-C'을 따라 취해진 단면도들이다. 본 실시예에서, 상술된 실시예들에서 설명된 동일한 구성들은 동일한 참조부호를 사용하며, 상기 동일한 구성들에 대한 설명들은 설명의 편의를 위하여 생략하거나 간략히 설명한다.
도 18a, 도 18b, 도 18c, 및 도 18d를 참조하면, 평면적 관점에서 제1 및 제2 노드 전극들(111, 112)은 상기 제1 방향(D1)으로 연장된 바-형태들일 수 있다. 상기 제1 및 제2 노드 전극들(111, 112)은 상기 제2 방향(D2)으로 서로 이격 된다. 평면적 관점에서 상기 제1 노드 전극(111)은 상기 제1 방향(D1)을 따라 배열된 제1 가장자리 영역, 중앙 영역 및 제2 가장자리 영역을 포함한다. 상기 제2 노드 전극(111)도 상기 제1 방향(D1)을 따라 배열된 제1 가장자리 영역, 중앙 영역 및 제2 가장자리 영역을 포함한다. 상기 제1 노드 전극(111)의 상기 중앙 영역과 상기 제2 노드 전극(112)의 상기 제2 가장자리 영역이 상기 제2 방향(D2)으로 배열될 수 있다.
제1 노드 연장부(311)가 상기 제1 노드 전극(111)의 상기 제2 가장자리 영역으로 옆으로 연장될 수 있다. 상기 제1 노드 연장부(311)는 상기 제2 노드 전극(112)의 상기 제2 가장자리 영역과 이웃할 수 있다. 상기 제1 노드 연장부(311)의 일부는 상기 제2 노드 전극(112)과 상기 제1 방향(D1)으로 정렬될 수 있다.
제2 노드 연장부(312)가 상기 제2 노드 전극(112)의 상기 제1 가장자리 영역으로 옆으로 연장될 수 있다. 상기 제2 노드 연장부(312)는 상기 제1 노드 전극(111)의 상기 제1 가장자리 영역과 이웃할 수 있다. 상기 제2 노드 연장부(312)의 일부는 상기 제1 노드 전극(111)과 상기 제1 방향(D1)으로 정렬될 수 있다.
본 실시예에서, 상기 제1 p형 도펀트 영역(107a)은 상기 제1 노드 전극(111)의 상기 중앙 영역 아래에 배치될 수 있으며, 상기 제2 p형 도펀트 영역(107b)은 상기 제2 노드 전극(112)의 상기 제2 가장자리 영역 아래에 배치될 수 있다. 이로써, 상기 제1 및 제2 p형 도펀트 영역들(107a, 107b)은 상기 제2 방향(D2)으로 정렬될 수 있다.
도 19a, 도 19b, 도 19c, 및 도 19d를 참조하면, 상기 하부 절연막(115)이 상기 노드 전극들(111, 112) 및 노드 연장부들(311, 312)을 덮도록 형성될 수 있다. 이어서, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2), 상기 캡핑 패턴들(131A, 131S, 132A, 132S), 및 상기 게이트들(151A, 151S, 152A, 152S)이 도 3a 내지 도 7a, 도 3b 내지 도 7b, 도 3c 내지 도 7c, 도 3d 내지 도 7d 및 도 3e 내지 도 7e를 참조하여 설명한 동일한 방법에 의해 형성될 수 있다.
도 19a에 개시된 바와 같이, 상기 제1 공유 게이트(151S) 및 상기 제1 공유 캡핑 패턴(131S)의 일단들은 상기 제2 노드 연장부(312)에 인접하다. 일 실시예에서, 상기 제1 공유 게이트(151S) 및 제1 공유 캡핑 패턴(131S)의 상기 일단들은 상기 제2 노드 연장부(312)의 일부와 중첩될 수 있다. 이와 마찬가지로, 상기 제2 공유 게이트(152S) 및 상기 제2 공유 캡핑 패턴(132S)의 일단들은 상기 제1 노드 연장부(311)에 인접하다. 일 실시예에서, 상기 제2 공유 게이트(152S) 및 제2 공유 캡핑 패턴(132S)의 상기 일단들은 상기 제1 노드 연장부(311)의 일부와 중첩될 수 있다.
도 19a에 개시된 바와 같이, 상기 노드 전극들(111, 112) 및 노드 연장부들(311, 312)의 위치들에 기인하여, 상기 제1 풀-업 수직 채널부(UCP1)이 상기 제1 액세스 수직 채널부(ACP1) 및 상기 제1 풀-다운 수직 채널부(DCP1) 사이에 배치되는 반면에, 상기 제2 풀-다운 수직 채널부(DCP2)가 상기 풀-업 수직 채널부(UCP2) 및 상기 제2 액세스 수직 채널부(ACP2) 사이에 배치될 수 있다. 이로 인하여, 상기 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2)이 상기 제2 방향(D2)으로 정렬될 수 있으며, 상기 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2)도 상기 제2 방향(D2)을 따라 정렬될 수 있다.
이어서, 상기 제1 층간 절연막(155)이 상기 기판(100) 상에 형성될 수 있다.
도 20a, 도 20b, 도 20c, 및 도 20d를 참조하면, 상기 제1 층간 절연막(155), 상기 공유 캡핑 패턴들(131S, 132S), 상기 게이트 유전막(145) 및 하부 절연막(115)이 연속적으로 패터닝되어 제1 및 제2 국소 연결 콘택홀들이 형성될 수 있다. 이때, 상기 공유 게이트들(151S, 152S) 및 상기 노드 연장부들(311, 312)가 식각 정지층으로 사용될 수 있다. 상기 제1 국소 연결 콘택홀이 상기 제1 노드 연장부(311) 및 상기 제2 공유 게이트(152S)를 노출시킬 수 있다. 상기 제2 국소 연결 콘택홀이 상기 제2 노드 연장부(312) 및 상기 제1 공유 게이트(151S)를 노출시킬 수 있다.
도전막이 상기 제1 및 제2 국소 연결 콘택홀들을 채우도록 형성되고, 상기 도전막이 상기 제1 층간 절연막(155)이 노출될 때까지 평탄화되어, 제1 및 제2 국소 연결 콘택 플러그들(330a, 330b)을 형성할 수 있다. 상기 제1 국소 연결 콘택 플러그(330a)는 상기 제1 노드 연장부(311) 및 상기 제2 공유 게이트(152S)와 접촉되고, 상기 제2 국소 연결 콘택 플러그(330b)는 상기 제2 노드 연장부(312) 및 상기 제1 공유 게이트(151S)와 접촉될 수 있다. 결과적으로, 상기 제1 노드 전극(111)는 상기 제1 국소 연결 콘택 플러그(330a)를 통하여 상기 제2 공유 게이트(152S)와 전기적으로 접속되고, 상기 제2 노드 전극(112)은 상기 제2 국소 연결 콘택 플러그(330b)를 통하여 상기 제1 공유 게이트(151S)와 전기적으로 접속된다. 이로써, 에스램 셀의 래치 구조가 구현된다.
상기 제2 층간 절연막(160)이 상기 국소 연결 콘택 플러그들(330a, 330b) 및 상기 제1 층간 절연막(155) 상에 형성될 수 있다.
제1 및 제2 워드 라인 콘택 플러그들(WC1, WC2)이 상기 제1 및 제2 액세스 게이트들(151A, 152A)에 각각 접촉되도록 형성될 수 있다. 워드 라인(WL) 및 워드 라인 연장부들(WE1, WE2)이 상기 제2 층간 절연막(160) 상에 형성될 수 있다. 제1 워드 라인 연장부(WE1)는 상기 워드 라인(WL)으로부터 연장되어 상기 제1 워드 라인 콘택 플러그(WC1)의 상부면과 접촉될 수 있으며, 상기 제2 워드 라인 연장부(WE2)는 상기 워드 라인(WL)으로부터 연장되어 상기 제2 워드 라인 콘택 플러그(WC1)의 상부면과 접촉될 수 있다. 이로써, 상기 제1 및 제2 액세스 게이트들(151A, 152A)이 상기 워드 라인(WL)에 전기적으로 접속될 수 있다. 상기 워드 라인(WL)은 상기 제2 방향(D2)으로 연장될 수 있다.
상기 제3 층간 절연막(165)이 상기 워드 라인(WL) 및 상기 제2 층간 절연막(160) 상에 형성될 수 있다. 제1 및 제2 접지 콘택 플러그들(GC1, GC2) 및 제1 및 제2 전원 콘택 플러그들(PC1, PC2)이 상기 제3 내지 제1 층간 절연막들(165, 160, 155)을 관통하도록 형성될 수 있다. 상기 제1 및 제2 접지 콘택 플러그들(GC1, GC2) 및 제1 및 제2 전원 콘택 플러그들(PC1, PC2)은 상기 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2) 및 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2)의 상단들에 각각 전기적으로 접속될 수 있다.
전원 라인(VccL) 및 접지 라인(VssL)이 상기 제3 층간 절연막(165) 상에 형성될 수 있다. 상기 전원 라인(VccL)은 상기 제1 및 제2 전원 콘택 플러그들(PC1, PC2)과 접속될 수 있으며, 상기 접지 라인(VssL)은 상기 제1 및 제2 접지 콘택 플러그들(GC1, GC2)과 접속될 수 있다. 상기 전원 및 접지 라인들(VccL, VssL)은 상기 제2 방향(D2)으로 나란히 연장될 수 있다.
이어서, 도 22a 내지 도 22d의 제4 층간 절연막(170), 비트 라인 콘택 플러그들(BC1, BC2) 및 비트 라인들(BL1, BL2)을 형성하여, 도 22a 내지 도 22d의 에스램 셀을 구현할 수 있다.
본 실시예에 따르면, 상기 노드 전극들(111, 112) 및 노드 연장부들(311, 312)의 위치들을 조절하여, 상술된 실시예들의 국소 배선들 대신에 상기 국소 연결 콘택 플러그들(330a, 330b)을 이용하여 노드들을 연결할 수 있다. 이로써, 에스램 셀의 점유 면적을 더욱 감소시킬 수 있다.
도 22a는 본 발명의 또 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다. 도 22b, 도 22c, 및 도 22d는 각각 도 22a의 선들 A-A', B-B', 및 C-C'을 따라 취해진 단면도들이다. 본 실시예와 상술된 실시예들의 차이점을 중심으로 설명한다.
도 22a, 도 22b, 도 22c, 및 도 22d를 참조하면, 상기 노드 전극들(111, 112)이 상기 활성부들(A1, A2) 상에 각각 배치될 수 있다. 상기 제1 및 제2 노드 연장부들(311, 312)이 상기 제1 및 제2 노드 전극들(111, 112)로부터 각각 옆으로 연장될 수 있다. 상기 노드 전극들(111, 112) 및 노드 연장부들(311, 312)는 도 18a 내지 도 18d를 참조하여 설명한 것과 동일하다.
상기 하부 절연막(115)이 상기 노드 전극들(111, 112) 및 노드 연장부들(311, 312)을 덮는다. 상기 게이트들(151A, 151S, 152A, 152S) 및 상기 캡핑 패턴들(131A, 131S, 132A, 132S)이 상기 게이트들(151A, 151S, 152A, 152S) 상에 각각 배치될 수 있다. 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)이 상기 캡핑 패턴들(131A, 131S, 132A, 132S), 게이트들(151A, 151S, 152A, 152S), 하부 절연막(115) 및 노드 전극들(111, 112)을 관통하여 상기 활성부들(A1, A2)에 접촉될 수 있다.
도 19a 내지 도 19d를 참조하여 설명한 것과 같이, 상기 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2)이 상기 제2 방향(D2)으로 정렬될 수 있으며, 또한, 상기 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2)도 상기 제2 방향(D2)으로 정렬될 수 있다.
상기 제1 층간 절연막(155)이 상기 기판(100)을 덮을 수 있다. 상기 제1 국소 연결 콘택 플러그(330a)가 상기 제1 층간 절연막(155), 상기 제2 공유 캡핑 패턴(132S), 상기 게이트 유전막(145) 및 상기 하부 절연막(115)을 관통하여 상기 제1 노드 연장부(311) 및 상기 제2 공유 게이트(152S)에 직접 접촉될 수 있다. 상기 제2 국소 연결 콘택 플러그(330b)가 상기 제1 층간 절연막(155), 상기 제1 공유 캡핑 패턴(131S), 상기 게이트 유전막(145) 및 상기 하부 절연막(115)을 관통하여 상기 제2 노드 연장부(312) 및 상기 제1 공유 게이트(151S)에 직접 접촉될 수 있다.
즉, 본 실시예에서는, 상기 노드 전극들(111, 112) 및 노드 연장부들(311, 312)의 위치들을 조절하여, 상기 제1 및 제2 국소 연결 콘택 플러그들(330a, 330b)을 이용하여 상기 노드들을 연결할 수 있다. 이로 인하여, 에스램 셀의 점유 면적을 더욱 감소시킬 수 있다.
상기 제2 층간 절연막(160)이 상기 제1 층간 절연막(155) 및 국소 연결 콘택 플러그들(330a, 330b) 상에 배치될 수 있으며, 상기 워드 라인(WL)이 상기 제2 층간 절연막(160) 상에 배치될 수 있다. 상기 워드 라인(WL)은 상기 제1 및 제2 워드 라인 연장부들(WE1, WE2) 및 제1 및 제2 워드 라인 콘택 플러그들(WC1, WC2)를 통하여 상기 제1 및 제2 액세스 게이트들(151A, 152A)에 전기적으로 접속될 수 있다.
상기 제3 층간 절연막(165)이 상기 제2 층간 절연막(160) 및 상기 워드 라인(WL) 상에 배치될 수 있으며, 상기 전원 및 접지 라인들(VccL, VssL)이 상기 제3 층간 절연막(165) 상에 배치될 수 있다. 상기 전원 라인(VccL)은 상기 제1 및 제2 전원 콘택 플러그들(PC1, PC2)을 통하여 상기 제1 및 제2 풀-업 수직 채널부들(UCP1, UCP2)의 상단들에 전기적으로 연결될 수 있다. 상기 접지 라인(VssL)은 상기 제1 및 제2 접지 콘택 플러그들(GC1, GC2)을 통하여 상기 제1 및 제2 풀-다운 수직 채널부들(DCP1, DCP2)의 상단들에 전기적으로 접속될 수 있다.
상기 제4 층간 절연막(170)이 상기 제3 층간 절연막(165) 및 상기 전원 및 접지 라인들(VccL, VssL) 상에 배치될 수 있으며, 상기 제1 및 제2 비트 라인들(BL1, BL2)이 상기 제4 층간 절연막(170) 상에 배치될 수 있다. 상기 제1 및 제2 비트 라인들(BL1, BL2)은 상기 제1 방향(D1)으로 연장되어 상기 워드 라인(WL)을 가로지를 수 있다.
상기 제1 비트 라인(BL1)은 상기 제4 내지 제1 층간 절연막들(170, 165, 160, 155)을 관통하는 상기 제1 비트 라인 콘택 플러그(WC1)를 통하여 상기 제1 액세스 수직 채널부(ACP1)의 상단에 전기적으로 접속될 수 있다. 상기 제2 비트 라인(BL2)은 상기 제4 내지 제1 층간 절연막들(170, 165, 160, 155)을 관통하는 상기 제2 비트 라인 콘택 플러그(WC2)를 통하여 상기 제2 액세스 수직 채널부(ACP2)의 상단에 전기적으로 접속될 수 있다. 상기 제1 및 제2 비트 라인들(BL1, BL2)은 상기 제1 및 제2 노드 전극들(111, 112)과 각각 중첩될 수 있다. 이로 인하여, 상기 에스램 셀의 점유 면적을 더욱 감소시킬 수 있다.
본 발명은 상술된 본 실시예에 따른 상기 라인들(WL, VccL, VssL, BL1, BL2)의 수직적 및 수평적 위치들에 한정되지 않는다. 본 실시예에서, 상기 라인들(WL, VccL, VssL, BL1, BL2)의 수직적 및 수평적 위치들은 다양하게 변형될 수 있다.
상술된 도 12, 도 13, 도 14a 및 도 14b의 변형예들은 본 실시예에 따른 상기 에스램 셀에도 적용될 수 있다. 예컨대, 도 23에 개시된 바와 같이, 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들(ACP1b, UCP1b, DCP1b)은 상기 제1 노드 전극(111)의 상부면과 접촉될 수 있다. 이와 마찬가지로, 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들은 상기 제2 노드 전극의 상부면과 접촉될 수 있다. 이 경우에, 상기 버퍼 절연막(102)이 상기 기판(100)과 상기 노드 전극들 사이에 배치될 수 있으며, 상기 활성부들 및 도펀트 영역들은 생략될 수 있다.
상술된 실시예들에서, 상기 노드 전극들(111, 112)이 상기 수직 채널부들(ACP1, ACP2, UCP1, UCP2, DCP1, DCP2)의 형성 전에 형성될 수 있다. 이와는 달리, 노드 전극들은 상기 수직 채널부들(ACP1, ACP2, UCP1, UCP2, DCP1, DCP2)의 형성 후에 형성될 수 있다. 이를 도면들을 참조하여 설명한다.
도 24a 내지 도 27a는 본 발명의 또 다른 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 평면도들이다. 도 24b 내지 도 27b는 각각 도 24a 내지 도 27a의 선들 I-I'을 따라 취해진 단면도들이다. 도 24c 내지 도 27c는 각각 도 24a 내지 도 27a의 선들 II-II'을 따라 취해진 단면도들이다. 도 24d 내지 도 27d는 각각 도 24a 내지 도 27a의 선들 III-III'을 따라 취해진 단면도들이다. 도 24e 내지 도 27e는 각각 도 24a 내지 도 27a의 선들 IV-IV'을 따라 취해진 단면도들이다.
도 24a, 도 24b, 도 24c, 도 24d 및 도 24e를 참조하면, 도 2a 내지 도 2e를 참조하여 설명한 것과 같이 상기 도펀트 영역들(105a, 105b, 107a, 107b)을 형성하고, 상기 하부 절연막(115)을 상기 기판(100) 상에 형성할 수 있다. 본 실시예에서는, 노드 전극들이 상기 하부 절연막(115)의 형성 전에 형성되지 않는다. 본 실시예에서, 상기 제1 및 제2 활성부들(A1, A2)은 상기 제2 방향(D2)과 평행하게 연장된 연장부들을 각각 포함한다. 평면적 관점에서, 상기 제1 및 제2 활성부들(A1, A2)의 연장부들의 위치들은 도 2a 내지 도 2e에 개시된 제1 및 제2 노드 연장부들(111c, 112c)의 위치들과 각각 대응될 수 있다.
상기 희생막(120) 및 상기 캡핑 절연막(130)이 상기 하부 절연막(115) 상에 차례로 형성될 수 있다. 이어서, 상기 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2)이 상기 캡핑 절연막(130), 상기 희생막(120) 및 상기 하부 절연막(115)을 관통하도록 형성될 수 있다.
상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)이 상기 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2) 내에 각각 형성될 수 있다. 상술된 바와 같이, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 상기 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2)에 노출된 상기 활성부들(A1, A2)을 시드로 사용하는 에피택시얼 성장 공정으로 형성될 수 있다. 일 실시예에서, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 선택적 에피택시얼 성장 공정으로 형성될 수 있다.
다른 실시예에서, 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)은 레이저 유도 에피택시얼 성장(laser-induced epitaxial growth) 공정을 이용하여 형성할 수 있다. 이를 도 28을 참조하여 설명한다. 도 28은 도 24a의 선 I-I'에 대응되는 단면도이다. 도 28을 참조하면, 다결정 반도체 물질(ex, 폴리실리콘)으로 상기 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2)을 채울 수 있다. 레이저(420)를 상기 다결정 반도체 물질에 조사하여 상기 다결정 반도체 물질을 재결정화시킬 수 있다. 상기 레이저(420)에 의하여 상기 다결정 반도체 물질은 상기 채널 홀들(133a1, 133a2, 133u1, 133u2, 133d1, 133d2)에 노출된 상기 활성부들(A1, A2)을 시드로 사용하여 재결정화될 수 있다. 이러한 레이저 유도 에피택시얼 성장 공정은 상술된 실시예들에도 적용될 수 있다.
도 25a, 도 25b, 도 25c, 도 25d 및 도 25e를 참조하면, 도 4a 내지 4e를 참조하여 상술한 바와 같이, 상기 상부 전극들(135)이 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 상단에 각각 형성될 수 있다.
다른 실시예에서, 소오스/드레인 영역들(source/drain regions)이 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 각각의 상단부 및 하단부 내에 각각 형성될 수도 있다. 이를 도 29를 참조하여 설명한다. 도 29는 도 24a의 선 I-I'에 대응되는 단면도이다. 도 29를 참조하면, 제1 저 에너지 이온 주입 공정이 수행되어 제1 n형 소오스/드레인 영역들(431)을 엔모스 트랜지스터들에 포함되는 상기 액세스 및 풀-다운 수직 채널부들(ACP1, ACP2, DCP1, DCP2)의 상단부들 내에 각각 형성할 수 있다. 제1 고 에너지 이온 주입 공정이 수행되어 제2 n형 소오스/드레인 영역들(432)을 상기 액세스 및 풀-다운 수직 채널부들(ACP1, ACP2, DCP1, DCP2)의 하단부들 내에 각각 형성할 수 있다. 상기 제1 고 에너지 이온 주입 공정의 주입 에너지는 상기 제1 저 에너지 이온 주입 공정의 주입 에너지 보다 높다. 일 실시예에서, 상기 제1 고 에너지 이온 주입 공정의 도즈(dose)는 상기 제1 저 에너지 이온 주입 공정의 도즈와 실질적으로 동일할 수 있다. 상기 제1 저 및 고 에너지 이온 주입 공정들이 수행될 때, 상기 풀-업 수직 채널부들(UCP1, UCP2)는 마스크 패턴(미도시)에 의하여 덮혀진다. 제2 저 에너지 이온 주입 공정이 수행되어 제1 p형 소오스/드레인 영역들(441)을 상기 풀-업 수직 채널부들(UCP1, UCP2)의 상단부들 내에 각각 형성할 수 있다. 제2 고 에너지 이온 주입 공정이 수행되어 제2 p형 소오스/드레인 영역들(442)을 상기 풀-업 수직 채널부들(UCP1, UCP2)의 하단부들 내에 각각 형성할 수 있다. 상기 제2 고 에너지 이온 주입 공정의 주입 에너지는 상기 제2 저 에너지 이온 주입 공정의 주입 에너지 보다 높다. 일 실시예에서, 상기 제2 고 에너지 이온 주입 공정의 도즈는 상기 제2 저 에너지 이온 주입 공정의 도즈와 실질적으로 동일할 수 있다. 상기 제2 저 및 고 에너지 이온 주입 공정들이 수행될 때, 상기 액세스 및 풀-다운 수직 채널부들(ACP1, ACP2, DCP1, DCP2)은 마스크 패턴(미도시)에 의해 덮혀진다.
계속해서 도 25a, 도 25b, 도 25c, 도 25d 및 도 25e를 참조하면, 상기 캡핑 절연막(130), 상기 희생막(120) 및 상기 하부 절연막(115)을 연속적으로 패터닝하여 상기 제1 내지 제4 희생 패턴들(121A, 121S, 122A, 122S), 상기 제1 내지 제4 캡핑 패턴들(131A, 131S, 132A, 132S) 및 하부 절연 패턴들(115p)을 형성할 수 있다. 이때, 희생 패턴들(121A, 121S, 122A, 122S) 사이의 상기 활성부들(A1)이 노출된다. 상기 하부 절연 패턴들(115p)의 각각은 그 위의 상기 희생 패턴(121A, 121S, 122A, 또는 122S)과 실질적으로 동일한 평면적 형태를 가질 수 있다.
이어서, 스페이서막이 상기 기판(100) 상에 콘포말하게 형성될 수 있으며, 상기 스페이서막이 상기 활성부들(A1, A2)이 노출될 때까지 이방성 식각되어 상기 패턴들(115p, 121A, 121S, 122A, 122S, 131A, 131S, 132A, 132S)의 측벽들 상에 스페이서들(400)이 형성될 수 있다. 일 실시예에서, 상기 스페이서들(400)은 상기 희생 패턴들(121A, 121S, 122A, 122S)과 동일한 물질로 형성될 수 있다. 예컨대, 상기 스페이서들(400)은 실리콘 질화물로 형성될 수 있다.
상기 스페이서들(400)이 형성된 후에, 상기 소자분리 패턴(103)이 리세스될 수 있다. 리세스된 소자분리 패턴(103r)의 상부면은 상기 활성부들(A1, A2)의 상부면들 보다 낮을 수 있다. 상기 소자분리 패턴(103)은 등방성 식각 공정(예컨대, 습식 식각 공정)으로 리세스될 수 있다.
도 26a, 도 26b, 도 26c, 도 26d 및 도 26e를 참조하면, 실리사이드화 공정을 상기 노출된 활성부들(A1, A2)에 수행하여 제1 및 제2 노드 전극들(411, 412)을 형성할 수 있다. 구체적으로, 금속막을 상기 기판(100) 상에 형성하고, 상기 금속막을 상기 노출된 활성부들(A1, A2)과 반응시켜 상기 제1 및 제2 노드 전극들(411, 412)을 형성할 수 있다. 이어서, 미반응된 금속막을 제거할 수 있다. 예컨대, 상기 금속막은 텅스텐, 니켈, 티타늄 또는 코발트를 포함할 수 있다. 이로써, 본 실시예에 따른 상기 제1 및 제2 노드 전극들(411, 412)은 텅스텐 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 또는 코발트 실리사이드로 형성될 수 있다.
상기 제1 노드 전극(411)은 상기 제1 n형 도펀트 영역(105a)과 상기 제1 p형 도펀트 영역(107a)과 접촉된다. 이로 인하여, 상기 제1 n형 및 p형 도펀트 영역들(105a, 107a)은 상기 제1 노드 전극(411)을 통하여 서로 전기적으로 연결될 수 있다. 이와 마찬가지로, 상기 제2 노드 전극(412)은 상기 제2 n형 도펀트 영역(105b)과 상기 제2 p형 도펀트 영역(107b)과 접촉된다. 이로 인하여, 상기 제2 n형 및 p형 도펀트 영역들(105b, 107b)은 상기 제2 노드 전극(412)을 통하여 서로 전기적으로 연결될 수 있다. 결과적으로, 상기 제1 액세스, 풀-업 및 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 하단들은 상기 제1 노드 전극(411)을 통하여 서로 전기적으로 연결되며, 상기 제2 액세스, 풀-업 및 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)의 하단들은 상기 제2 노드 전극(412)을 통하여 서로 전기적으로 연결된다.
상기 제1 활성부(A1)의 상기 연장부 상에 형성된 상기 제1 노드 전극(411)의 연장부는 도 2a 내지 도 2e에 개시된 상기 제1 노드 연장부(111c)의 기능을 수행할 수 있으며, 상기 제2 활성부(A2)의 상기 연장부 상에 형성된 상기 제1 노드 전극(412)의 연장부는 도 2a 내지 도 2e에 개시된 상기 제2 노드 연장부(112c)의 기능을 수행할 수 있다.
일 실시예에서, 상기 제1 및 제2 노드 전극들(411, 412)은 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 하부면들로부터 이격 될 수 있다. 이와는 달리, 상기 실리사이드화 공정 시에 금속 원자들이 상기 수직 채널부들(ACP1, UCP1, DCP1, ACP2, UCP2, DCP2)의 하부면들 아래로 확산될 수 있다. 이 경우에, 상기 제1 노드 전극(411)은 상기 제1 액세스, 풀-업 및 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 하부면들과 접촉될 수 있으며, 상기 제2 노드 전극(412)은 상기 제2 액세스, 풀-업 및 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)과 접촉될 수 있다.
도 27a, 도 27b, 도 27c, 도 27d 및 도 27e를 참조하면, 상기 노드 전극들(411, 412)을 형성한 후에, 상기 스페이서들(400) 및 상기 희생 패턴들(121A, 121S, 122A, 122S)을 제거하여 상기 빈 영역들(141A, 141S, 142A, 142S)을 형성할 수 있다. 이 후에, 후속 공정들은 도 5a 내지 도 11a, 도 5b 내지 도 11b, 도 5c 내지 도 11c, 도 5d 내지 도 11d, 및 도 5e 내지 도 11e을 참조하여 설명한 것과 같이 수행할 수 있다. 이로써, 도 30a 내지 도 30e에 개시된 에스램 셀을 구현할 수 있다.
도 30a는 본 발명의 또 다른 실시예에 따른 에스램 셀을 나타내는 평면도이다. 도 30b, 도 30c, 도 30d, 및 도 30e는 각각 도 30a의 선들 I-I', II-II', III-III', 및 IV-IV'을 따라 취해진 단면도들이다. 이하에서 설명의 중복을 피하기 위하여, 본 실시예와 상술된 실시예들간의 차이점을 중심으로 설명한다.
도 30a, 도 30b, 도 30c, 도 30d 및 도 30e를 참조하면, 상기 제1 노드 전극(411)은 상기 제1 액세스 게이트(151A) 및 상기 제1 공유 게이트(151S)에 의해 덮혀지지 않은 상기 제1 활성부(A1) 상에 형성될 수 있다. 상기 제1 노드 전극(411)은 상기 제1 액세스 및 공유 게이트들(151A, 151S) 아래로 연장될 수 있다. 상기 제1 노드 전극(411)은 상기 제1 n형 도펀트 영역(105a)을 상기 제1 p형 도펀트 영역(107a)에 전기적으로 연결시킨다. 이로 인하여, 상기 제1 n형 및 p형 도펀트 영역들(105a, 107a)과 접촉된 상기 제1 액세스, 풀-업 및 풀-다운 수직 채널부들(ACP1, UCP1, DCP1)의 하단들은 상기 제1 노드 전극(411)을 통하여 서로 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 노드 전극(412)은 상기 제2 액세스 게이트(152A) 및 상기 제2 공유 게이트(152S)에 의해 덮혀지지 않은 상기 제2 활성부(A2) 상에 형성될 수 있다. 상기 제2 노드 전극(412)은 상기 제2 액세스 및 공유 게이트들(152A, 152S) 아래로 연장될 수 있다. 상기 제2 노드 전극(412)은 상기 제2 n형 도펀트 영역(105b)을 상기 제2 p형 도펀트 영역(107b)에 전기적으로 연결시킨다. 이로 인하여, 상기 제2 n형 및 p형 도펀트 영역들(105b, 107b)과 접촉된 상기 제2 액세스, 풀-업 및 풀-다운 수직 채널부들(ACP2, UCP2, DCP2)의 하단들은 상기 제2 노드 전극(412)을 통하여 서로 전기적으로 연결된다.
상술된 바와 같이, 상기 제1 활성부(A1)의 상기 연장부 상의 상기 제1 노드 전극(411)의 연장부는 도 11a 내지 도 11e의 상기 제1 노드 연장부(111c)의 기능을 수행하며, 상기 제2 활성부(A2)의 상기 연장부 상의 상기 제2 노드 전극(412)의 연장부는 도 11a 내지 도 11e의 상기 제2 노드 연장부(112c)의 기능을 수행한다. 이로써, 상기 제1 노드 전극(411)의 상기 연장부는 상기 제1 국소 배선(L1)을 통하여 상기 제2 공유 게이트(152S)에 전기적으로 접속되며, 상기 제2 노드 전극(412)의 상기 연장부는 상기 제2 국소 배선(L1)을 통하여 상기 제1 공유 게이트(151S)에 전기적으로 접속된다.
상술된 에스램 셀을 포함하는 반도체 소자는 에스램 소자, 로직 소자, 또는 시스템 온 칩(system-on-chip) 등과 같은 다양한 종류의 반도체 소자들 중에 하나로 구현될 수 있다.
상술된 에스램 셀들을 포함하는 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 상기 에스램 셀들을 포함하는 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 31은 본 발명의 실시예들에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 31을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140), 캐시 기억 소자(1150), 및 데이터 버스(1160, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 인터페이스(1140) 및/또는 상기 캐시 메모리 소자(1150)는 상기 데이터 버스(1160)를 통하여 서로 결합 될 수 있다. 상기 데이터 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 상술된 실시예들에 따른 에스램 셀들 중에 적어도 하나를 포함하는 반도체 소자를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 상기 캐시 메모리 소자(1150)는 상기 컨트롤러(1110)의 동작 메모리로 사용될 수 있다. 상기 캐시 메모리 소자(1150)는 상술된 에스램 셀들 중에서 적어도 하나를 포함하는 반도체 소자를 포함할 수 있다. 일 실시예에서, 상기 캐시 메모리 소자(1150) 및 상기 컨트롤러(1110)는 시스템-온-칩 형태로 구현될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
A1: 제1 활성부 A2: 제2 활성부
105a: 제1 n형 도펀트 영역 105b: 제2 n형 도펀트 영역
107a: 제1 p형 도펀트 영역 107b: 제2 p형 도펀트 영역
111, 411: 제1 노드 전극 112, 412: 제2 노드 전극
111c, 211, 311: 제1 노드 연장부
112c, 212, 312: 제2 노드 연장부
ACP1, ACP2: 제1 및 제2 액세스 수직 채널부들
UCP1, UCP2: 제1 및 제2 풀-업 수직 채널부들
DCP1, DCP2: 제1 및 제2 풀-다운 수직 채널부들
131A, 132A: 제1 및 제2 액세스 캡핑 패턴들
131S, 132S: 제1 및 제2 공유 캡핑 패턴들
141A, 142A: 제1 및 제2 액세스 빈 영역들
141S, 142S: 제1 및 제2 공유 빈 영역들
115: 하부 절연막 145: 게이트 유전막
151A: 제1 액세스 게이트 152A: 제2 액세스 게이트
151S: 제1 공유 게이트 152S: 제2 공유 게이트
L1, L1a: 제1 국소 배선 L2, L2a: 제2 국소 배선
330a: 제1 국소 연결 콘택 플러그
330b: 제2 국소 연결 콘택 플러그
WL: 워드 라인 BL1, BL2: 제1 및 제2 비트 라인들
VccL: 전원 라인 VssL1, VssL2, VssL: 접지 라인들
105a: 제1 n형 도펀트 영역 105b: 제2 n형 도펀트 영역
107a: 제1 p형 도펀트 영역 107b: 제2 p형 도펀트 영역
111, 411: 제1 노드 전극 112, 412: 제2 노드 전극
111c, 211, 311: 제1 노드 연장부
112c, 212, 312: 제2 노드 연장부
ACP1, ACP2: 제1 및 제2 액세스 수직 채널부들
UCP1, UCP2: 제1 및 제2 풀-업 수직 채널부들
DCP1, DCP2: 제1 및 제2 풀-다운 수직 채널부들
131A, 132A: 제1 및 제2 액세스 캡핑 패턴들
131S, 132S: 제1 및 제2 공유 캡핑 패턴들
141A, 142A: 제1 및 제2 액세스 빈 영역들
141S, 142S: 제1 및 제2 공유 빈 영역들
115: 하부 절연막 145: 게이트 유전막
151A: 제1 액세스 게이트 152A: 제2 액세스 게이트
151S: 제1 공유 게이트 152S: 제2 공유 게이트
L1, L1a: 제1 국소 배선 L2, L2a: 제2 국소 배선
330a: 제1 국소 연결 콘택 플러그
330b: 제2 국소 연결 콘택 플러그
WL: 워드 라인 BL1, BL2: 제1 및 제2 비트 라인들
VccL: 전원 라인 VssL1, VssL2, VssL: 접지 라인들
Claims (15)
- 기판 상에서 서로 옆으로 이격된 제1 액세스 게이트, 제1 공유 게이트, 제2 액세스 게이트, 및 제2 공유 게이트;
상기 제1 액세스 게이트를 관통하는 제1 액세스 수직 채널부;
상기 제1 공유 게이트를 관통하는 제1 풀-업 수직 채널부 및 제1 풀-다운 수직 채널부;
상기 제2 액세스 게이트를 관통하는 제2 액세스 수직 채널부;
상기 제2 공유 게이트를 관통하는 제2 풀-업 수직 채널부 및 제2 풀-다운 수직 채널부;
상기 제1 액세스, 제1 풀-업 및 상기 제1 풀-다운 수직 채널부들의 하단부들에 전기적으로 접속된 된 제1 노드 전극; 및
상기 제2 액세스, 상기 제2 풀-업 및 상기 제2 풀-다운 수직 채널부들의 하단부들에 전기적으로 접속된 제2 노드 전극을 포함하되,
상기 제1 노드 전극은 상기 제2 공유 게이트에 전기적으로 접속되고,
상기 제2 노드 전극은 상기 제1 공유 게이트에 전기적으로 접속된 에스램 셀.. - 삭제
- 청구항 1에 있어서,
상기 제1 노드 전극으로부터 옆으로 연장되고, 상기 제2 공유 게이트와 전기적으로 접속된 제1 노드 연장부; 및
상기 제2 노드 전극으로부터 옆으로 연장되고, 상기 제1 공유 게이트와 전기적으로 접속된 제2 노드 연장부를 더 포함하는 에스램 셀. - 청구항 1에 있어서,
상기 제1 노드 전극은 상기 제1 액세스 게이트 및 상기 제1 공유 게이트 아래에 배치되고,
상기 제1 액세스 수직 채널부, 상기 제1 풀-업 수직 채널부 및 상기 제1 풀-다운 수직 채널부는 상기 제1 노드 전극을 더 관통하여 상기 기판과 접촉되고,
상기 제2 노드 전극은 상기 제2 액세스 게이트 및 상기 제2 공유 게이트 아래에 배치되고,
상기 제2 액세스 수직 채널부, 상기 제2 풀-업 수직 채널부 및 상기 제2 풀-다운 수직 채널부는 상기 제2 노드 전극을 더 관통하여 상기 기판과 접촉된 에스램 셀. - 청구항 4에 있어서,
상기 기판에 배치되어 제1 활성부 및 제2 활성부를 정의하는 소자분리 패턴;
상기 제1 활성부 및 상기 제2 활성부 내에 각각 형성된 제1 n형 도펀트 영역 및 제2 n형 도펀트 영역; 및
상기 제1 n형 도펀트 영역 및 상기 제2 n형 도펀트 영역 내에 각각 형성된 제1 p형 도펀트 영역 및 제2 p형 도펀트 영역을 더 포함하되,
상기 제1 노드 전극은 상기 제1 n형 및 제1 p형 도펀트 영역들과 접촉되고,
상기 제2 노드 전극은 상기 제2 n형 및 제2 p형 도펀트 영역들과 접촉하고,
상기 제1 액세스 수직 채널부 및 상기 제1 풀-다운 수직 채널부는 상기 제1 n형 도펀트 영역과 접촉되고,
상기 제1 풀-업 수직 채널부는 상기 제1 p형 도펀트 영역과 접촉되고,
상기 제2 액세스 수직 채널부 및 상기 제2 풀-다운 수직 채널부는 상기 제2 n형 도펀트 영역과 접촉되고,
상기 제2 풀-업 수직 채널부는 상기 제2 p형 도펀트 영역과 접촉된 에스램 셀. - 청구항 1에 있어서,
상기 제1 액세스 수직 채널부, 상기 제1 풀-업 수직 채널부 및 상기 제1 풀-다운 수직 채널부는 상기 제1 노드 전극의 상부면과 전기적으로 접속되고,
상기 제2 액세스 수직 채널부, 상기 제2 풀-업 수직 채널부 및 상기 제2 풀-다운 수직 채널부는 상기 제2 노드 전극의 상부면과 전기적으로 접속된 에스램 셀. - 청구항 1에 있어서,
상기 수직 채널부들의 각각과 이에 대응하는 게이트 사이에 개재된 게이트 유전막;
상기 제1 액세스 게이트 및 상기 제1 공유 게이트 상에 각각 배치된 제1 액세스 캡핑 패턴 및 제1 공유 캡핑 패턴; 및
상기 제2 액세스 게이트 및 상기 제2 공유 게이트 상에 각각 배치된 제2 액세스 캡핑 패턴 및 제2 공유 캡핑 패턴을 더 포함하되,
상기 게이트 유전막은 연장되어 상기 게이트들의 각각의 상부면과 상기 캡핑 패턴들의 각각의 상부면 사이 및 상기 게이트들의 각각의 하부면과 상기 기판 사이에 개재되는 에스램 셀. - 청구항 1에 있어서,
상기 제1 및 제2 액세스 게이트들에 전기적으로 접속된 워드 라인;
상기 제1 액세스 수직 채널부의 상단에 전기적으로 접속된 제1 비트 라인; 및
상기 제2 액세스 수직 채널부의 상단에 전기적으로 접속된 제2 비트 라인을 더 포함하되,
동작 모드에서, 상기 제1 및 제2 풀-업 수직 채널부들의 상단들에 전원 전압이 인가되고, 상기 제1 및 제2 풀-다운 수직 채널부들의 상단들에 접지 전압이 인가되는 에스램 셀. - 기판 상에 희생막 및 캡핑 절연막을 차례로 형성하는 것;
상기 캡핑 절연막 및 상기 희생막을 관통하는 제1 및 제2 액세스 수직 채널부들, 제1 및 제2 풀-업 수직 채널부들, 및 제1 및 제2 풀-다운 수직 채널부들을 형성하는 것;
상기 캡핑 절연막 및 희생막을 연속적으로 패터닝하여 제1 내지 제4 희생 패턴들 및 제1 내지 제4 캡핑 패턴들을 형성하는 것;
상기 제1 내지 제4 희생 패턴들을 제거하여 제1 내지 제4 빈 영역들을 형성하는 것;
상기 제1 내지 제4 빈 영역들 내에 게이트 유전막을 형성하는 것;
상기 제1 내지 제4 빈 영역들 내에 제1 액세스 게이트, 제1 공유 게이트, 제2 액세스 게이트, 및 제2 공유 게이트를 각각 형성하는 것; 및
상기 기판 상에 서로 옆으로 이격된 제1 노드 전극 및 제2 노드 전극을 형성하는 것을 포함하되,
상기 제1 액세스, 제1 풀-업 및 제1 풀-다운 수직 채널부들의 하단들은 상기 제1 노드 전극에 전기적으로 접속되고,
상기 제2 액세스, 제2 풀-업 및 제2 풀-다운 수직 채널부들의 하단들은 상기 제2 노드 전극에 전기적으로 접속되고,
상기 제1 노드 전극은 상기 제2 공유 게이트에 전기적으로 접속되고,
상기 제2 노드 전극은 상기 제1 공유 게이트에 전기적으로 접속되는 에스램 셀의 제조 방법. - 삭제
- 청구항 9에 있어서,
상기 제1 및 제2 액세스 수직 채널부들, 제1 및 제2 풀-업 수직 채널부들, 및 제1 및 제2 풀-다운 수직 채널부들을 형성하는 것은,
상기 캡핑 절연막 및 상기 희생막을 관통하여 상기 기판을 노출시키는 제1 및 제2 액세스 채널 홀들, 제1 및 제2 풀-업 채널 홀들 및 제1 및 제2 풀-다운 채널 홀들을 형성하는 것; 및
상기 채널 홀들에 노출된 상기 기판을 시드로 사용하는 에피택시얼 공정을 수행하는 것을 포함하는 에스램 셀의 제조 방법. - 청구항 9항에 있어서,
상기 제1 및 제2 노드 전극들은 상기 수직 채널부들의 형성 전 또는 형성한 후에 형성되는 에스램 셀의 제조 방법. - 기판 상에서 서로 옆으로 이격된 제1 액세스 게이트, 제1 공유 게이트, 제2 액세스 게이트, 및 제2 공유 게이트;
상기 제1 액세스 게이트를 관통하는 제1 액세스 수직 채널부;
상기 제1 공유 게이트를 관통하는 제1 풀-업 수직 채널부 및 제1 풀-다운 수직 채널부;
상기 제2 액세스 게이트를 관통하는 제2 액세스 수직 채널부;
상기 제2 공유 게이트를 관통하는 제2 풀-업 수직 채널부 및 제2 풀-다운 수직 채널부;
상기 수직 채널부들의 각각과 이에 대응하는 게이트 사이에 개재된 게이트 유전막;
상기 제1 액세스 게이트 및 상기 제1 공유 게이트 상에 각각 배치된 제1 액세스 캡핑 패턴 및 제1 공유 캡핑 패턴; 및
상기 제2 액세스 게이트 및 상기 제2 공유 게이트 상에 각각 배치된 제2 액세스 캡핑 패턴 및 제2 공유 캡핑 패턴을 포함하되,
상기 제1 액세스 수직 채널부, 제1 풀-업 수직 채널부 및 제1 풀-다운 수직 채널부의 하단부들은 상기 제2 공유 게이트와 전기적으로 접속되고,
상기 제2 액세스 수직 채널부, 제2 풀-업 수직 채널부 및 제2 풀-다운 수직 채널부의 하단부들은 상기 제1 공유 게이트와 전기적으로 접속되고,
상기 게이트 유전막은 연장되어 상기 게이트들의 각각의 상부면과 상기 캡핑 패턴들의 각각의 상부면 사이 및 상기 게이트들의 각각의 하부면과 상기 기판 사이에 개재되는 에스램 셀. - 청구항 13에 있어서,
상기 제1 및 제2 액세스 수직 채널부들, 상기 제1 및 제2 풀-업 수직 채널부들 및 상기 제1 및 제2 풀-다운 수직 채널부들은 단결정 상태의 반도체 물질을 포함하는 에스램 셀. - 청구항 13에 있어서,
상기 제1 및 제2 액세스 수직 채널부들, 상기 제1 및 제2 풀-업 수직 채널부들 및 상기 제1 및 제2 풀-다운 수직 채널부들은 IV족 반도체 물질, III-V족 화합물 반도체, 및 탄소나노튜브 중에서 어느 하나를 포함하는 에스램 셀.
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