KR20130123687A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법을 제공한다. 이 반도체 소자에 따르면, 공극이 콘택 플러그와 라인 패턴들 사이 배치될 수 있다. 이로써, 콘택 플러그와 라인 패턴 사이의 기생 정전용량을 최소화시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 일 실시예에 따르면, 콘택 플러그의 상단으로부터 연장된 랜딩 패드는 공극의 제1 부분을 덮을 수 있으며, 공극의 제2 부분은 랜딩 패드에 의해 덮혀지지 않을 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 공극(air gap)을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
일반적으로 반도체 소자는 수직적으로 적층된 패턴들과 이들을 전기적으로 접속시키기 위한 콘택 플러그들을 포함할 수 있다. 반도체 소자의 고집적화가 심화됨에 따라, 패턴들간의 간격 및/또는 패턴과 콘택 플러그간의 간격 등이 점점 감소되고 있다. 이로 인하여, 패턴들간 및/또는 패턴 및 콘택 플러그 간의 기생 정전용량이 증가될 수 있다. 상기 기생 정전용량은 동작 속도의 저하와 같은 반도체 소자의 성능 저하를 초래할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 기생 정전용량을 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 양태(aspect)에 따르면, 반도체 소자는 기판 상에 배치된 한 쌍의 라인 패턴들; 상기 한 쌍의 라인 패턴들 사이에 배치된 콘택 플러그; 상기 콘택 플러그와 상기 라인 패턴들 사이에 개재된 공극(air gap); 상기 콘택 플러그의 상단으로부터 연장되어 상기 공극의 제1 부분을 덮는 랜딩 패드; 및 적어도 상기 랜딩 패드에 의해 덮혀지지 않는 상기 공극의 제2 부분 상에 배치된 절연막을 포함할 수 있다.
일 실시예에 따르면, 상기 랜딩 패드에 의해 덮힌 상기 공극의 상기 제1 부분의 높이는 상기 랜딩 패드에 덮혀지지 않는 상기 공극의 상기 제2 부분의 높이 보다 클 수 있다.
일 실시예에 따르면, 평면적 관점에서 상기 공극은 상기 콘택 플러그를 둘러싸는 폐루프 형태(closed loop-shape)를 가질 수 있다.
일 실시예에 따르면, 상기 콘택 플러그와 상기 각 라인 패턴 사이에 개재된 상기 공극은 상기 각 라인 패턴의 길이 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 반도체 소자는 상기 한 쌍의 라인 패턴들 사이에 개재된 한 쌍의 절연 펜스들(fences)을 더 포함할 수 있다. 상기 콘택 플러그는 상기 한 쌍의 라인 패턴들 및 상기 한 쌍의 절연 펜스들 사이에 배치될 수 있다. 이 경우에, 상기 콘택 플러그의 바닥면은 사각형 형상을 가질 수 있다.
본 발명의 다른 양태에 따르면, 반도체 소자는 기판 상에 배치된 한 쌍의 라인 패턴들; 상기 한 쌍의 라인 패턴들 사이에 배치된 콘택 플러그; 상기 콘택 플러그와 상기 각 라인 패턴 사이에 개재된 스페이서 구조체를 포함할 수 있다. 이때, 상기 스페이서 구조체는 상기 각 라인 패턴에 인접한 제1 보호 스페이서, 상기 콘택 플러그의 측벽에 인접한 제2 보호 스페이서, 및 상기 제1 및 제2 보호 스페이서들 사이에 개재된 공극을 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체 소자는 기판 상에 배치된 한 쌍의 라인 패턴들; 상기 한 쌍의 라인 패턴들 사이에 개재된 콘택 플러그; 상기 콘택 플러그의 아랫부분과 상기 각 라인 패턴 사이에 개재된 공극; 상기 콘택 플러그의 윗부분과 상기 각 라인 패턴 사이에 개재되고, 상기 공극 상에 배치된 캡핑 스페이서를 포함할 수 있다. 이때, 상기 콘택 플러그의 아랫부분은 제1 도전 물질을 포함할 수 있으며, 상기 콘택 플러그의 윗부분은 상기 제1 도전 물질과 다른 제2 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 한 쌍의 라인 패턴들과 상기 콘택 플러그의 아랫부분의 양측벽들 사이에 각각 배치된 한 쌍의 상기 공극들은 서로 분리될 수 있으며, 상기 공극들은 평면적 관점에서 상기 한 쌍의 라인 패턴들의 길이 방향들을 따라 연장된 라인 형태들을 가질 수 있다. 상기 콘택 플러그는 상기 한 쌍의 라인 패턴들 사이에 복수로 제공될 수 있으며. 상기 공극은 상기 각 콘택 플러그의 아랫부분 및 상기 각 라인 패턴 사이에 개재될 수 있다. 이 경우에, 상기 소자는 상기 복수의 콘택 플러그들 사이에 각각 배치된 절연 펜스들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 한 쌍의 라인 패턴들 중 일 라인 패턴과 서로 이웃한 상기 콘택 플러그들 사이에 각각 배치된 상기 공극들의 적어도 윗 영역들은 서로 분리될 수 있다.
일 실시예에 따르면, 상기 일 라인 패턴과 상기 이웃한 콘택 플러그들 사이에 각각 배치된 상기 공극들의 아랫 영역들은 상기 절연 펜스 아래에서 상기 일 라인 패턴의 길이 방향으로 연장되어 서로 연결될 수 있다.
일 실시예에 따르면, 상기 절연 펜스의 중앙 아래에 위치한 상기 공극의 높이는 상기 절연 펜스의 가장자리 아래에 위치한 상기 공극의 높이 보다 작을 수 있다.
일 실시예에 따르면, 상기 일 라인 패턴과 상기 이웃한 콘택 플러그들 사이에 각각 배치된 상기 공극들은 상기 절연 펜스에 의해 완전히 분리될 수 있다.
일 실시예에 따르면, 상기 캡핑 스페이서는 제1 밀도를 갖는 제1 서브-스페이서 및 상기 제1 밀도 높다 높은 제2 밀도를 갖는 제2 서브-스페이서를 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체 소자의 제조 방법은 기판 상에 한 쌍의 라인 패턴들을 형성하는 것; 상기 한 쌍의 라인 패턴들 사이에 콘택홀 및 상기 콘택홀과 상기 각 라인 패턴 사이의 희생 스페이서를 형성하는 것; 상기 콘택홀 내에 콘택 플러그를 형성하는 것; 및 상기 희생 스페이서를 제거하여 공극을 형성하는 것을 포함할 수 있다. 이때, 상기 콘택홀을 형성하는 것은, 상기 한 쌍의 라인 패턴들 사이에 충전 라인 패턴을 형성하는 것; 상기 한 쌍의 라인 패턴들 및 충전 라인 패턴을 가로지르는 라인형 개구부들을 정의하는 캡핑 마스크 패턴들을 형성하는 것; 상기 라인형 개구부들에 노출된 상기 충전 라인 패턴을 제거하여, 펜스-오목부들 및 상기 각 캡핑 마스크 패턴 아래의 충전 필라 패턴을 형성하는 것; 상기 펜스-오목부들을 각각 채우는 절연 펜스들을 형성하는 것; 및 상기 캡핑 마스크 패턴들 및 상기 충전 필라 패턴들을 제거하는 것을 포함할 수 있다.
상술된 바와 같이, 일 실시예에 따르면, 상기 공극이 상기 콘택 플러그와 상기 라인 패턴들 사이에 개재된다. 이로써, 기생 정전용량을 감소시켜 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
또한, 상기 랜딩 패드는 상기 공극의 제1 부분을 덮고, 상기 공극의 제2 부분은 상기 랜딩 패드에 의해 덮혀지지 않는다. 이로써, 상기 공극이 용이하게 형성될 수 있다. 그 결과, 반도체 소자의 생산성을 향상시킬 수 있다.
이에 더하여, 상기 콘택 플러그와 상기 라인 패턴 사이에 상기 제1 및 제2 보호 스페이서들이 배치될 수 있으며, 상기 공극은 상기 제1 및 제2 보호 스페이서들 사이에 배치될 수 있다. 상기 제1 및 제2 보호 스페이서들로 인하여, 상기 콘택 플러그와 라인 패턴이 손상되는 것을 방지할 수 있다. 이로써, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 1b는 도 1a의 I-I'을 따라 취해진 단면도이다.
도 1c는 도 1a의 II-II'을 따라 취해진 단면도이다.
도 1d는 도 1a의 III-III'을 따라 취해진 단면도이다.
도 1e는 도 1a의 IV-IV'을 따라 취해진 단면도이다.
도 1f는 도 1a에 개시된 반도체 소자의 공극을 포함하는 스페이서 구조체를 확대한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 4a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 4b 내지 도 13b는 각각 도 4a 내지 도 13a의 I-I'을 따라 취해진 단면도들이다.
도 4c 내지 도 9c는 각각 도 4a 내지 도 9a의 II-II'을 따라 취해진 단면도들이다.
도 10c 내지 도 13c는 각각 도 10a 내지 도 13a의 III-III'을 따라 취해진 단면도들이다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위한 단면도들이다.
도 19는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 20 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 25a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 25b는 도 25a의 V-V'을 따라 취해진 단면도이다.
도 25c는 도 25a의 VI-VI'을 따라 취해진 단면도이다.
도 25d는 도 25a에 개시된 반도체 소자의 공극을 포함하는 스페이서 구조체를 확대한 도면이다.
도 26a 내지 도 30a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 26b 내지 도 30b는 각각 도 26a 내지 도 30a의 V-V'을 따라 취해진 단면도들이다.
도 26c 내지 도 30c는 각각 도 26a 내지 도 30a의 VI-VI'을 따라 취해진 단면도들이다.
도 31a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 31b는 도 31a의 A-A' 및 B-B'을 따라 취해진 단면도이다.
도 31c는 도 31a의 C-C' 및 D-D'을 따라 취해진 단면도이다.
도 31d는 도 31a의 공극의 길이 방향으로 취해진 단면도이다.
도 32a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 일 변형예를 설명하기 위하여 도 31a의 A-A' 및 B-B'을 따라 취해진 단면도이다.
도 32b는 도 32a의 변형예의 공극을 설명하기 위하여 도전 라인 레벨에서의 평면도이다.
도 32c는 도 32a의 변형예의 공극을 설명하기 위하여 공극의 길이 방향으로 취해진 단면도이다.
도 33은 본 발명의 또 다른 실시예에 따른 반도체 소자의 다른 변형예를 설명하기 위하여 도 31a의 A-A'을 따라 취해진 단면도이다.
도 34a 내지 도 45a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 34b 내지 도 45b는 각각 도 34a 내지 도 45a의 A-A' 및 B-B'을 따라 취해진 단면도들이다.
도 34c 내지 도 45c는 각각 도 34a 내지 도 45a의 C-C' 및 D-D'을 따라 취해진 단면도들이다.
도 38d는 도 38a의 희생 스페이서의 길이 방향을 따라 취해진 단면도이다.
도 39d는 도 38a의 희생 스페이서의 길이 방향을 따라 취해진 단면도이다.
도 46a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법의 일 변형예를 설명하기 위하여 평면도이다.
도 46b는 도 46a의 A-A' 및 B-B'을 따라 취해진 단면도이다.
도 46c는 도 46a의 희생 스페이서의 길이 방향을 따라 취해진 단면도이다.
도 47a 및 도 47b는 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 48은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 49는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
(제1 실시예)
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 1b, 도 1c, 도 1d, 및 도 1e는 각각 도 1a의 I-I', II-II', III-III', 및 IV-IV'을 따라 취해진 단면도들이다. 도 1f는 도 1a에 개시된 반도체 소자의 공극을 포함하는 스페이서 구조체를 확대한 도면이다.
도 1a 내지 도 1e를 참조하면, 반도체 기판(100, 이하, 기판이라 함)에 소자분리 패턴(102)이 배치되어 활성부들(ACT)을 정의한다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴(102)에 의해 둘러싸인 상기 기판(100)의 일부분들에 각각 해당할 수 있다. 상기 기판(100)은 반도체 물질을 포함한다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴(102)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
상기 활성부들(ACT) 및 게이트 전극들(GE)의 평면적 배열을 도 4a를 참조하여 좀더 구체적으로 설명한다. 도 4a는 상기 활성부들(ACT) 및 게이트 전극들(GE)을 보여주는 평면도이다. 도 1a 내지 도 1e 및 도 4a를 참조하면, 평면적으로 상기 활성부들(ACT)은 행들 및 열들을 따라 배열될 수 있다. 상기 행들은 도 1a의 x축 방향과 평행할 수 있으며, 상기 열들은 도 1a의 y축 방향과 평행할 수 있다. 일 실시예에 따르면, 이웃한 제1, 제2 및 제3 행들이 서로 인접할 수 있다. 상기 제1 행을 구성하는 활성부들(ACT)의 일부분들은 상기 제2 행을 구성하는 활성부들(ACT) 사이에 각각 배치될 수 있다. 상기 제3 행을 구성하는 활성부들(ACT)의 일부분들도 상기 제2 행을 구성하는 활성부들(ACT) 사이에 각각 배치될 수 있다. 여기서, 상기 제1 내지 제3 행들을 구성하는 활성부들(ACT)은 서로 이격 된다. 평면적 관점에서 상기 각 활성부(ACT)는 일 방향으로 연장된 장방형의 형상을 가질 수 있다. 상기 각 활성부(ACT)의 장축은 상기 x축 방향에 대하여 비수직(non-perpendicular) 및 비평행(non-parallel)할 수 있다.
게이트 전극들(GE)이 상기 활성부들(ACT)을 가로지른다. 상기 게이트 전극들(GE)은 상기 소자분리 패턴(102) 및 상기 활성부들(ACT) 내에 형성된 리세스 영역들(105) 내에 각각 배치될 수 있다. 한 쌍의 상기 리세스 영역들(105)이 상기 각 활성부(ACT)를 가로지를 수 있다. 따라서, 한 쌍의 상기 게이트 전극들(GE)이 상기 각 활성부(ACT)를 가로지를 수 있다. 상기 게이트 전극들(GE)은 상기 x축 방향과 평행할 수 있다. 따라서, 평면적 관점에서, 상기 각 활성부(ACT)의 장축은 상기 게이트 전극(GE)의 길이 방향에 비수직 및 비평행할 수 있다. 상기 게이트 전극(GE)은 도전 물질로 형성된다. 예컨대, 상기 게이트 전극(GE)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
게이트 유전막(107)이 상기 각 게이트 전극(GE)과 상기 각 리세스 영역(105)의 내면 사이에 배치될 수 있다. 상기 게이트 유전막(107)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다.
도 1e에 개시된 바와 같이, 상기 리세스 영역(105)의 바닥면은 리세스된 활성부(ACT)로 정의된 제1 바닥부 및 리세스된 소자분리 패턴(102)으로 정의된 제2 바닥부를 포함할 수 있다. 여기서, 상기 제2 바닥부는 상기 제1 바닥부 보다 낮을 수 있다. 이로 인하여, 상기 게이트 전극(GE)은 상기 리세스된 활성부(ACT)의 상부면 및 양 측벽들을 덮을 수 있다. 즉, 상기 게이트 전극(GE) 아래의 채널 영역은 상기 리세스된 활성부(ACT)의 상부면 및 양 측벽들 아래에 정의될 수 있다. 그 결과, 상기 채널 영역은 3차원 구조를 가질 수 있어, 상기 채널 영역의 폭은 제한된 평면적 내에서 증가될 수 있다.
상기 한 쌍의 게이트 전극(GE) 사이의 상기 각 활성부(ACT) 내에 제1 도핑된 영역(112a)이 배치될 수 있으며, 상기 각 활성부(ACT)의 양 가장자리 영역들 내에 한 쌍의 제2 도핑된 영역들(112b)이 각각 배치될 수 있다. 즉, 평면적 관점에서 상기 한 쌍의 제2 도핑된 영역들(112b) 사이에 상기 한 쌍의 게이트 전극들(GE)이 배치될 수 있다. 상기 각 게이트 전극(GE) 및 이에 인접한 제1 및 제2 도핑된 영역들(112a, 112b)은 선택 요소(selection component)를 구성할 수 있다. 즉, 상기 선택 요소는 전계 효과 트랜지스터일 수 있다. 따라서, 상기 각 활성부(ACT)에는 한 쌍의 상기 선택 요소들이 형성될 수 있다. 이때, 상기 한 쌍의 상기 선택 요소는 상기 제1 도핑된 영역(112a)을 공유할 수 있다. 상기 게이트 전극(GE)은 상기 리세스 영역(105) 내에 배치됨으로써, 상기 게이트 전극(GE) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 쇼채널 효과 등을 최소화할 수 있다.
도 1c, 도 1d 및 도 1e에 개시된 바와 같이, 상기 각 게이트 전극(GE)의 상부면은 상기 활성부(ACT)의 상부면 보다 낮을 수 있다. 게이트 캡핑 절연 패턴(110, gate capping insulating pattern)이 상기 각 게이트 전극(GE) 상에 배치될 수 있다. 상기 게이트 캡핑 절연 패턴(110)은 상기 게이트 전극(GE)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 게이트 전극(GE)의 상부면 전체를 덮을 수 있다. 상기 게이트 캡핑 절연 패턴(110)은 상기 게이트 전극(GE) 위의 상기 리세스 영역(105)을 채울 수 있다. 이에 더하여, 상기 게이트 캡핑 절연 패턴(110)은 상기 활성부(ACT)의 상부면 보다 높게 돌출될 수 있다.
기저 도전 패드(120, base conductive pad)이 각 제2 도핑된 영역(112b) 상에 배치될 수 있다. 상기 기저 도전 패드들(120)은 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110)의 상기 돌출된 부분들 사이에 배치될 수 있다. 상기 기저 도전 패드들(120)은 서로 이격 된다. 상기 기저 도전 패드들(120)은 상기 제2 도핑된 영역들(112b)에 각각 접속될 수 있다. 기저 도전 패드들(120)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 금속(ex, 텅스텐, 티타늄, 탄탈륨) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 기저 도전 패드들(120)이 도핑된 반도체 물질을 포함하는 경우에, 상기 기저 도전 패드들(120)의 도핑된 반도체 물질은 상기 제1 도핑된 영역들(112b)과 동일한 타입의 도펀트들로 도핑된다.
하부 절연 펜스들(117, lower insulating fences)이 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110)의 상기 돌출된 부분들 사이에 배치될 수 있다. 상기 기저 도전 패드들(120)의 일부들(some)은 상기 하부 절연 펜스들(117)에 의해 서로 이격될 수 있다. 상기 기저 도전 패드들(120)의 상부면들은 상기 기저 도전 패드들(120)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(123)이 상기 기저 도전 패드들(120) 및 하부 절연 펜스들(117)을 갖는 기판(100) 상에 배치될 수 있다. 상기 제1 층간 절연막(123)은 산화물을 포함할 수 있다.
배선 플러그들(130)이 상기 제1 층간 절연막(123)을 관통하는 배선-콘택홀들(125) 내에 각각 배치될 수 있다. 상기 배선 플러그들(130)은 상기 제1 도핑된 영역들(112a)에 각각 접속될 수 있다. 절연 스페이서(127)가 상기 각 배선 플러그(130)와 상기 각 배선-콘택홀(125)의 내측벽 사이에 개재될 수 있다. 일 실시예에 따르면, 상기 각 배선-콘택홀(125)의 내측벽의 일부는 상기 배선 플러그(130)에 인접한 상기 기저 도전 패드(120)의 측벽으로 형성될 수 있다. 따라서, 상기 절연 스페이서(127)는 상기 배선 플러그(130)와 이에 인접한 상기 기저 도전 패드(120) 사이에 개재될 수 있다. 배선 플러그들(130)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 금속(ex, 텅스텐, 티타늄, 탄탈륨) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 배선 플러그들(130)이 도핑된 반도체 물질을 포함하는 경우에, 상기 배선 플러그들(130)의 도핑된 반도체 물질은 상기 제2 도핑된 영역들(112a)과 동일한 타입의 도펀트들로 도핑된다.
상기 하부 절연 펜스들(117), 기저 도전 패드들(120), 및 배선 플러그들(130)의 평면적 위치 관계를 도 8a를 참조하여 좀더 구체적으로 설명한다. 도 8a는 하부 절연 펜스들(117), 상기 기저 도전 패드들(120) 및 배선 플러그들(130)을 보여주는 평면도이다. 도 1a 내지 도 1e 와 도 8a를 참조하면, 평면적 관점에서 상기 하부 절연 펜스들(117), 상기 기저 도전 패드들(120), 및 배선 플러그들(130)이 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110) 사이에 배치될 수 있다. 상기 하부 절연 펜스들(117)은 상기 x축 방향으로 배열될 수 있다. 한 쌍의 상기 기저 도전 패드들(120)이 상기 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110) 사이 및 서로 인접한 한 쌍의 상기 하부 절연 펜스들(117) 사이에 배치될 수 있다. 하나의 배선 플러그(130)가 상기 한 쌍의 기저 도전 패드들(120) 사이에 배치될 수 있다. 상기 절연 스페이서(127)는 상기 배선 플러그(127)와 이에 인접한 상기 한 쌍의 기저 도전 패드들(120) 사이에 개재될 수 있다.
도 1a 내지 도 1f를 참조하면, 라인 패턴들(140)이 상기 제1 층간 절연막(123) 상에 배치될 수 있다. 상기 라인 패턴들(140)은 상기 게이트 캡핑 절연 패턴들(110) 및 게이트 전극들(GE)을 가로지를 수 있다. 도 1a에 개시된 바와 같이, 상기 라인 패턴들(140)은 상기 y축 방향과 평행할 수 있다. 상기 각 라인 패턴(140)은 차례로 적층된 도전 배선(135) 및 하드마스크 패턴(137, hardmask pattern)을 포함할 수 있다. 상기 각 도전 배선(135)은 상기 y축 방향으로 배열된 배선-플러그들(130)과 접속될 수 있다. 상기 도전 배선(135)은 상기 배선-플러그(130)을 통하여 상기 제1 도핑된 영역(112a)에 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 도전 배선(135)의 폭은 상기 배선-플러그(130)의 상기 x축 방향으로의 폭 보다 작을 수 있다. 상기 도전 배선(135)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 하드마스크 패턴(137)은 절연 물질로 형성된다. 예컨대, 상기 하드마스크 패턴(137)은 질화물(ex, 실리콘 산화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
인접한 한 쌍의 상기 라인 패턴들(140) 사이에 콘택 플러그들(160)이 배치된다. 상기 콘택 플러그들(160)은 서로 이격된다. 공극(AG, air gap)을 포함하는 스페이서 구조체(170)가 상기 각 콘택 플러그(160)와 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 개재된다. 일 실시예에 따르면, 랜딩 패드(LP)가 상기 콘택 플러그(160)의 상단으로부터 연장되어 상기 공극(AG)의 제1 부분을 덮을 수 있다. 이때, 상기 공극(AG)의 제2 부분은 상기 랜딩 패드(LP)에 의해 덮혀지지 않는다.
도 1b에 도시된 바와 같이, 상기 공극(AG)의 상기 제1 부분의 높이는 상기 공극(AG)의 상기 제2 부분의 높이와 다를 수 있다. 즉, 상기 공극(AG)의 제1 부분은 상기 콘택 플러그(160)을 기준으로 상기 공극(AG)의 제2 부분에 대하여 비대칭적일 수 있다. 상기 랜딩 패드(LP)에 의해 덮혀진 상기 공극(AG)의 상기 제1 부분의 높이는 상기 랜딩 패드(LP)에 의해 덮혀지지 않은 상기 공극(AG)의 상기 제1 부분의 높이 보다 클 수 있다. 일 실시예에 따르면, 상기 공극(AG)의 상기 제1 부분의 상단은 상기 랜딩 패드(LP)에 의해 닫혀질 수 있다. 즉, 상기 공극(AG)의 상기 제1 부분의 상단은 상기 제1 랜딩 패드(LP)로 이루어질 수 있다. 상기 공극(AG)의 상기 제2 부분의 상단은 제2 층간 절연막(173)에 의해 닫혀질 수 있다. 즉, 상기 공극(AG)의 상기 제2 부분은 상기 제2 층간 절연막(173)으로 형성될 수 있다.
상기 스페이서 구조체(170)는 제1 보호 스페이서(143a) 및 제2 보호 스페이서(155)를 더 포함할 수 있다. 상기 제1 보호 스페이서(143a)는 상기 콘택 플러그(160)와 상기 라인 패턴(140)의 측벽 사이에 배치될 수 있으며, 상기 제2 보호 스페이서(155)는 상기 콘택 플러그(160)와 상기 제1 보호 스페이서(143a) 사이에 배치될 수 있다. 여기서, 상기 공극(AG)은 상기 제1 및 제2 보호 스페이서들(143a, 155) 사이에 배치될 수 있다. 상기 제1 보호 스페이서(143a)는 상기 라인 패턴(140)의 측벽, 특히, 상기 도전 배선(135)의 측벽을 보호하며, 상기 제2 보호 스페이서(155)는 상기 콘택 플러그(160)의 측벽을 보호 할 수 있다.
일 실시예에 따르면, 상기 제1 보호 스페이서(143a)은 'L'자 형태의 단면을 가질 수 있으며, 상기 제2 보호 스페이서(155)의 하단은 상기 제1 보호 스페이서(143a)로 수직적으로(vertically) 이격될 수 있다. 이로써, 상기 공극(AG)도 'L'자 형태의 단면을 가질 수 있다.
도 1a 및 도 1f에 개시된 바와 같이, 평면적 관점에서 상기 공극(AG)은 상기 콘택 플러그(160)를 둘러싸는 폐루프 형태(closed loop-shape)를 가질 수 있다. 상기 제2 보호 스페이서(155)도 상기 콘택 플러그(160)를 둘러싸는 폐루프 형태를 가질 수 있다. 일 실시예에 따르면, 평면적 관점에서 상기 제1 보호 스페이서(143a)는 상기 라인 패턴(140)의 측벽을 따라 연장된 라인 형태를 가질 수 있다. 좀더 구체적으로, y축 방향으로 배열된 상부 절연 펜스들(147)이 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 배치될 수 있다. 가이드 홀(150, guide hole)이 서로 인접한 한 쌍의 상기 상부 절연 펜스들(147) 사이 및 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 정의될 수 있다. 특히, 상기 라인 형태를 갖는 상기 제1 보호 스페이서(155)는 상기 상부 절연 펜스(147)와 상기 라인 패턴(140) 사이에 배치될 수 있다. 따라서, 상기 가이드 홀(150)은 상기 인접한 한 쌍의 상부 절연 펜스들(147)과, 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 위치한 한 쌍의 상기 제1 보호 스페이서들(143a) 사이에 정의될 수 있다.
평면적 관점에서 상기 콘택 플러그(160)는 상기 가이드 홀(150) 내에 배치될 수 있다. 상기 제2 보호 스페이서(155)는 상기 콘택 플러그(160)와 상기 가이드 홀(150)의 내측벽 사이에 개재될 수 있다. 상기 공극(AG)은 상기 제2 보호 스페이서(155)와 상기 가이드 홀(150)의 내측벽 사이에 개재될 수 있다. 상기 가이드 홀(150)은 평면적 관점에서 사각형 형상을 가질 수 있다. 이러한 가이드 홀(150)의 형태에 기인하여, 상기 콘택 플러그(160)의 하부면은 사각형 형상을 가질 수 있다.
도 1d 및 도 1e에 개시된 바와 같이, 상기 제1 보호 스페이서(143a)의 연장부(143r)가 상기 상부 절연 펜스(147)와 상기 제1 층간 절연막(123) 사이에 개재될 수 있다.
다른 실시예에 따르면, 상기 제1 보호 스페이서(143a)도 상기 콘택 플러그(160)의 측벽을 둘러싸는 형태를 가질 수 있다. 이 경우에, 상기 제1 보호 스페이서(143a)는 상기 콘택 플러그(160)와 상기 가이드 홀(150)의 내측벽 사이에 개재될 수 있다.
상기 제1 보호 스페이서(143a)는 상기 도전 배선(135)의 산화를 방지시킬 수 있는 절연 물질로 형성될 수 있다. 또한, 상기 제1 보호 스페이서(143a)는 상기 도전 배선(135) 내 금속 원자들의 확산을 방지할 수 있는 절연 물질로 형성될 수 있다. 예컨대, 상기 제1 보호 스페이서(143a)는 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다. 상기 제2 보호 스페이서(155)는 상기 콘택 플러그(160)의 산화를 방지할 수 있는 절연 물질로 형성될 수 있다. 예컨대, 상기 제2 보호 스페이서(155)는 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
도 1a, 도 1b 및 도 1f에 개시된 바와 같이, 폐루프 형태를 갖는 상기 제2 보호 스페이서(155)는 콘택홀(157)을 정의할 수 있다. 상기 콘택 플러그(160)는 상기 콘택홀(157) 내에 배치될 수 있다. 상기 콘택홀(157)은 아래로 연장되어 상기 제1 층간 절연막(123)을 관통할 수 있다. 이로써, 상기 콘택 플러그(160)도 아래로 연장되어 상기 기저 도전 패드(120)에 접속될 수 있다.
상기 콘택 플러그(160)는 상기 콘택홀(157) 내에 배치될 수 있으며, 상기 랜딩 패드(LP, landing pad)는 상기 콘택홀(157)의 외부에 배치될 수 있다. 일 실시예에 따르면, 상기 랜딩 패드(LP)는 연장되어 상기 콘택 플러그(160) 일측에 인접한 라인 패턴(140)의 상부면(즉, 하드마스크 패턴(137)의 상부면)의 일부를 덮을 수 있다. 상기 랜딩 패드(LP)에 의해 덮혀진 상기 하드 마스크 패턴(137)의 상부면의 일부는 상기 랜딩 패드(LP)에 의해 덮혀지지 않은 상기 하드마스크 패턴(137)의 상부면의 다른 부분 보다 높을 수 있다. 상기 랜딩 패드(LP)는 상기 콘택 플러그의 상부면의 일부와 경계면 없이 연결될 수 있다. 즉, 상기 랜딩 패드(LP)는 상기 콘택 플러그(160)와 하나의 바디(body)를 이룰 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 경계면이 상기 랜딩 패드(LP)와 상기 콘택 플러그(160) 사이에 배치될 수도 있다. 상기 콘택 플러그(160) 및 랜딩 패드(LP)는 도전 물질로 형성된다. 예컨대, 상기 콘택 플러그(160) 및 랜딩 패드(LP)는 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상술된 바와 같이, 상기 제2 층간 절연막(173)이 상기 랜딩 패드(LP)에 덮혀지지 않은 상기 공극(AG)의 상기 제2 부분 상에 배치될 수 있다. 도 1b에 개시된 바와 같이, 상기 제2 층간 절연막(173)은 상기 랜딩 패드들(LP) 사이의 공간을 채우고 상기 랜딩 패드들(LP)의 상부면을 덮을 수 있다. 이와는 달리, 상기 제2 층간 절연막(173)은 랜딩 패드들(LP) 사이의 공간을 채우고, 상기 랜딩 패드들(LP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다.
데이터 저장부들(DSP)이 상기 제2 층간 절연막(173) 상에 배치될 수 있다. 상기 데이터 저장부들(DSP)은 상기 랜딩 패드들(LP)에 각각 전기적으로 접속될 수 있다. 상기 각 데이터 저장부(DSP)는 상기 제2 층간 절연막(173)을 관통하는 비아-플러그(175)를 통하여 상기 각 랜딩 패드(LP)에 전기적으로 접속될 수 있다. 따라서, 상기 각 데이터 저장부(DSP)는 상기 랜딩 패드(LP), 콘택 플러그(160), 기저 도전 패드(120)를 통하여 상기 제2 도핑된 영역(112b)에 전기적으로 접속될 수 있다. 즉, 상기 도전 배선(135) 및 상기 데이터 저장부(DSP)는 상기 각 선택 요소의 제1 도핑된 영역(112a) 및 제2 도핑된 영역(112b)에 각각 전기적으로 접속될 수 있다. 상기 각 선택 요소 및 이에 연결된 데이터 저장부(DSP)는 하나의 기억 셀을 구성할 수 있다. 이로써, 본 발명의 실시예들에 따른 반도체 소자는 반도체 기억 소자로 구현될 수 있다. 상기 데이터 저장부(DSP)는 논리 데이터를 저장하는 다양한 형태로 구현될 수 있다.
상술된 반도체 소자에 따르면, 상기 콘택 플러그(160)는 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 개재되고, 상기 공극(AG)을 갖는 스페이서 구조체(170)가 상기 콘택 플러그(160)와 상기 라인 패턴들(140) 사이에 개재된다. 상기 공극(AG)은 실리콘 산화물 보다 낮은 유전율을 갖는다. 이로 인하여, 상기 콘택 플러그(160)와 상기 라인 패턴(140) 사이의 기생 정전용량을 감소시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 기생 정전용량이 감소됨으로써, 상기 콘택 플러그(160)와 상기 라인 패턴(140)간의 간격을 감소시킬 수 있어, 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 공극(AG)은 제1 부분은 상기 랜딩 패드(LP)에 의해 덮혀지고, 상기 공극(AG)의 제2 부분은 상기 랜딩 패드(LP)에 의해 덮혀지지 않는다. 이로써, 상기 공극(AG)은 용이하게 형성될 수 있다.
이에 더하여, 상기 공극(AG)은 상기 제1 및 제2 보호 스페이서들(143a, 155) 사이에 배치될 수 있다. 즉, 상기 제1 보호 스페이서(143a)는 상기 라인 패턴(140)의 측벽(즉, 상기 도전 배선(135)의 측벽)을 보호하고, 상기 제2 보호 스페이서(155)는 상기 콘택 플러그(160)를 보호한다. 이로 인하여, 상기 도전 배선(135) 및 콘택 플러그(160)의 손상 없이 상기 공극(AG)을 용이하게 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 2를 참조하면, 본 변형예에 따르면, 상기 랜딩 패드(LP) 아래에 위치한 제1 및 제2 보호 스페이서들(143a', 155')의 상단들은 서로 접촉될 수 있다. 이로써, 상기 랜딩 패드(LP) 아래에 위치한 상기 공극(AG)의 제1 부분의 상단은 서로 접촉된 상기 제1 및 제2 보호 스페이서들(143a', 155')의 상단들에 의해 닫힐 수 있다. 이 경우에, 상기 제2 보호 스페이서(155')의 아랫부분는 상기 제1 보호 스페이서(143a')의 하단과 접촉될 수 있다. 이로써, 상기 공극(AG)의 하단도 상기 제1 및 제2 보호 스페이서들(143a', 155')에 의해 닫힐 수 있다. 상기 제2 보호 스페이서(155')는 아래로 연장되어 콘택홀(157')의 상기 제1 층간 절연막(123)을 관통하는 부분의 측벽과 콘택 플러그(160) 사이에도 개재될 수 있다. 상기 보호 스페이서들(143a', 155') 및 공극(AG)은 스페이서 구조체(170')를 구성할 수 있다.
상술된 바와 같이, 상기 정보 저장부(DSP)는 다양한 형태로 구현될 수 있다. 이를 도면들을 참조하여 설명한다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 3a를 참조하면, 정보 저장부(DSP)는 하부 전극(180), 상부 전극(184) 및 상기 하부 및 상부 전극들(180, 184) 사이에 개재된 캐패시터 유전막(182)을 포함할 수 있다. 즉, 상기 정보 저장부(DSP)는 캐패시터로 구현될 수 있다. 상기 하부 전극(180)은 상기 각 비아-플러그(175)를 통하여 상기 각 랜딩 패드(LP)에 전기적으로 접속될 수 있다. 상기 하부 전극(180)은 실린더 형태일 수 있다. 상기 상부 전극(184)은 복수의 상기 하부 전극들(180)의 표면들을 덮을 수 있다. 상기 캐패시터 유전막(182)은 상기 상부 전극(184)과 상기 하부 전극들(180) 사이에 배치될 수 있다. 상기 하부 전극(180) 및 상부 전극(184)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(ex, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속산화물(ex, 산화 이리듐 등)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 상부 전극(184)은 상기 하부 전극(180)과 동일한 도전 물질로 형성되거나 다른 도전 물질로 형성될 수 있다. 상기 캐패시터 유전막(182)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 고유전물 및/또는 강유전체로 형성될 수 있다.
상술된 바와 같이, 상기 정보 저장부(DSP)가 캐패시터인 경우에, 상기 도전 배선(135)는 비트 라인에 해당할 수 있다.
도 3b는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 3b를 참조하면, 본 예에 따른 정보 저장부(DSP)는 차례로 적층된 하부 전극(190), 가변 저항체(192), 및 상부 전극(194)을 포함할 수 있다. 상기 가변 저항체(192)는 프로그램 동작에 의하여 서로 다른 저항값들을 갖는 복수의 상태들로 변환될 수 있다. 상기 하부 및 상부 전극들(190, 194)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다.
일 실시예에 따르면, 상기 가변 저항체(192)는 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 상기 자기터널접합 패턴은 기준 자성층, 자유 자성층, 및 상기 기준 및 자유 자성층들 사이에 개재된 터널 배리어(tunnel barrier)를 포함할 수 있다. 상기 기준 자성층은 일방향으로 고정된 자화방향을 갖고, 상기 자유 자성층은 상기 기준 자성층의 자화방향에 대하여 평행 또는 반평행하게 변화될 수 있다. 상기 기준 및 자유 자성층들은 강자성체를 포함할 수 있다. 상기 터널 배리어는 알루미늄 산화물 및/또는 마그네슘 산화물을 포함할 수 있다.
다른 실시예에 따르면, 상기 가변 저항체(192)는 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 프로그램 동작에 의해 공급되는 열의 온도 및/공급 시간에 따라 비정질 상태 또는 결정 상태로 변환될 수 있다. 비정질 상태의 상기 상변화 물질은 결정 상태의 상기 상변화 물질 보다 높은 비저항을 가질 수 있다. 예컨대, 상기 상변화 물질은 칼코게나이드(chalcogenide) 원소 (ex, Te 및 Se) 중 적어도 하나를 포함하는 화합물 일 수 있다. 예컨대, 상기 상변화 물질은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항체(192)가 상기 상변화 물질을 포함하는 경우에, 상기 하부 전극(190)은 생략될 수 있으며, 상기 가변 저항체(192)는 상기 비아-플러그(175)에 접속될 수 있다. 이 경우에, 상기 비아-플러그(175)는 히터 전극으로 사용될 수 있으며, 상기 비아-플러그(175)는 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)로 형성될 수 있다.
또 다른 실시예에 따르면, 상기 가변 저항체(192)는 전이 금속 산화물을 포함할 수 있다. 프로그램 동작에 의하여 상기 전이 금속 산화물 내에 전기적 통로가 생성되거나 상기 전이 금속 산화물 내의 상기 전기적 통로가 소멸될 수 있다. 상기 전기적 통로의 양단들은 상기 하부 전극(190) 및 상부 전극(194)에 각각 연결될 수 있다. 상기 전기적 통로를 갖는 상기 정보 저장부(DSP')는 낮은 저항값을 가질 수 있으며, 상기 전기적 통로를 갖지 않는 상기 정보 저장부(DSP')는 높은 저항값을 가질 수 있다. 예컨대, 상기 전이 금속 산화물은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항체(192)가 상기 전이 금속 산화물을 포함하는 경우에, 상기 하부 및 상부 전극들(190, 194)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
계속해서, 도 3a를 참조하면, 제3 층간 절연막(196)이 상기 정보 저장부들(DSP')을 덮을 수 있으며, 상부 비아-플러그들(197)이 상기 제3 층간 절연막(196)을 관통하여 상기 정보 저장부들(DSP')에 각각 접속될 수 있다. 상부 배선들(198)이 상기 제3 층간 절연막(196) 상에 배치될 수 있다. 상기 배선들(198)은 상기 도전 배선들(135)과 평행하게 연장될 수 있다. 상기 배선(198)은 상기 상부 비아-플러그(197)를 통하여 상기 정보 저장부(DSP')에 전기적으로 접속될 수 있다. 상술된 바와 같이, 상기 정보 저장부(DSP')가 상기 가변 저항체(192)를 포함하는 경우에, 상기 상부 배선들(198)이 비트 라인들에 해당할 수 있으며, 상기 도전 배선들(135)은 소오스 라인들에 해당할 수 있다.
도 4a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 4b 내지 도 13b는 각각 도 4a 내지 도 13a의 I-I'을 따라 취해진 단면도들이다. 도 4c 내지 도 9c는 각각 도 4a 내지 도 9a의 II-II'을 따라 취해진 단면도들이다. 도 10c 내지 도 13c는 각각 도 10a 내지 도 13a의 III-III'을 따라 취해진 단면도들이다.
도 4a 내지 도 4c를 참조하면, 기판(100)에 소자분리 패턴(102)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 기판(100)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴(102)는 상기 소자분리 트렌치를 채울 수 있다. 평면적으로, 상기 활성부들(ACT)은 상술된 것과 같이 배열될 수 있다.
상기 활성부들(ACT) 및 소자분리 패턴(102)을 패터닝하여, 리세스 영역들(107)을 형성할 수 있다. 상기 리세스 영역들(107)은 상기 활성부들(ACT)을 가로지른다. 한 쌍의 상기 리세스 영역들(107)이 상기 각 활성부(ACT)를 가로지를 수 있다. 도 4a에 개시된 바와 같이, 상기 한 쌍의 리세스 영역들(107)로 인하여 상기 각 활성부(ACT)는 제1 소오스/드레인 영역(S/D1) 및 한 쌍의 제2 소오스/드레인 영역들(S/D2)로 구분될 수 있다. 상기 제1 소오스/드레인 영역(S/D1)은 상기 한 쌍의 리세스 영역들(107) 사이에 정의될 수 있으며, 상기 한 쌍의 제2 소오스/드레인 영역들(S/D2)은 상기 각 활성부(ACT)의 양 가장자리 영역들에 각각 정의될 수 있다.
게이트 유전막(107)을 상기 각 리세스 영역(105)의 내면 상에 형성할 수 있다. 상기 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 상기 게이트 유전막(107)은 상기 활성부(ACT)의 상부면 상에도 형성될 수도 있다.
이어서, 게이트 도전막이 상기 리세스 영역들(105)을 채우도록 형성될 수 있으며, 상기 게이트 도전막을 식각하여 상기 리세스 영역들(105, recess region) 내에 게이트 전극들(GE)을 각각 형성할 수 있다. 상기 게이트 전극들(GE)의 상부면들은 상기 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 일 실시예에 따르면, 도 1e에 개시된 바와 같이, 상기 리세스 영역(105)의 상기 소자분리 패턴(120) 내에 형성된 부분의 바닥면은 상기 리세스 영역(105)의 상기 활성부(ACT) 내에 형성된 부분의 바닥면 보다 낮을 수 있다. 따라서, 상기 게이트 전극(GE)은 상기 활성부(ACT)의 리세스된 부분의 상부면 및 양 측벽들을 덮을 수 있다.
도 5a 내지 도 5c를 참조하면, 캡핑 절연막이 상기 기판(100) 상에 형성될 수 있다. 상기 캡핑 절연막은 상기 게이트 전극들(GE) 위의 상기 리세스 영역들(105)을 채울 수 있다. 상기 캡핑 절연막을 패터닝하여, 게이트 캡핑 절연 패턴들(110)을 상기 게이트 전극들(GE) 상에 각각 형성할 수 있다. 상기 게이트 캡핑 절연 패턴(110)은 상기 게이트 전극(GE) 위의 상기 리세스 영역(105)을 채우고 상기 활성부(ACT)의 상부면 보다 높은 돌출부를 가질 수 있다. 상기 게이트 캡핑 절연 패턴(110)은 상기 게이트 전극(GE)과 평행하게 연장된다.
일 실시예에 따르면, 상기 게이트 캡핑 절연 패턴(110)의 돌출부는 상기 리세스 영역(105)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 다른 실시예에 따르면, 상기 게이트 캡핑 절연 패턴(110)의 돌출부의 폭은 상기 리세스 영역(105)의 폭 보다 작을 수 있다. 또 다른 실시예에 따르면, 상기 게이트 캡핑 절연 패턴(110)의 돌출부의 폭은 상기 리세스 영역(105)의 폭 보다 클 수도 있다.
상기 게이트 캡핑 절연 패턴들(110)을 마스크로 사용하여 상기 활성부들(ACT)에 도펀트들을 주입하여 제1 및 제2 도핑된 영역들(112a, 112b)을 형성할 수 있다. 상기 제1 도핑된 영역(112a) 및 제2 도핑된 영역(112b)은 도 4a의 상기 제1 소오스/드레인 영역(S/D1) 및 상기 제2 소오스/드레인 영역(S/D2) 내에 각각 형성될 수 있다.
제1 충전막(first filling layer)을 상기 기판(100) 전면 상에 형성할 수 있으며, 상기 제1 충전막을 상기 게이트 캡핑 절연 패턴들(110)이 노출될 때까지 평탄화시킬 수 있다. 이로써, 제1 충전 라인 패턴들(first filling line patterns)이 형성될 수 있다. 각 제1 충전 라인 패턴은 서로 인접한 상기 게이트 캡핑 절연 패턴들(110)의 돌출부들 사이에 형성될 수 있다. 이어서, 상기 제1 충전 라인 패턴들을 패터닝하여, 제1 오목부들 및 제1 충전 패턴들(115)을 형성할 수 있다. 상기 제1 오목부들에 의하여 상기 제1 충전 패턴들(115)은 서로 이격 된다. 상기 제1 오목부들은 상기 게이트 캡핑 절연 패턴들(110)의 돌출부들 사이에 형성될 수 있다. 상기 제1 오목부들을 채우는 제1 펜스 절연막을 기판(100) 상에 형성할 수 있으며, 상기 제1 펜스 절연막을 상기 제1 충전 패턴들(115)이 노출될 때까지 평탄화시키어 하부 절연 펜스들(117)을 형성할 수 있다.
도 5a에 개시된 바와 같이, 평면적 관점에서 상기 하부 절연 펜스들(117)은 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 각 제1 충전 패턴(115)은 상기 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110)의 돌출부들 사이, 및 상기 x축 방향으로 서로 인접한 한 쌍의 하부 절연 펜스들(117) 사이에 배치될 수 있다. 상기 제1 충전 패턴들(115)은 상기 제2 도핑된 영역들(112b)의 적어도 일부분들 상에 각각 배치될 수 있다. 상기 하부 절연 펜스들(117)의 일부들(some)은 상기 제1 도핑된 영역들(112a) 상에 각각 배치될 수 있으며, 상기 하부 절연 펜스들(117)의 다른 일부들(the others)은 상기 소자분리 패턴(102) 상에 배치될 수 있다.
상기 제1 충전 패턴들(115)은 상기 하부 절연 펜스들(117) 및 상기 게이트 캡핑 절연 패턴들(110)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 제1 충전 패턴들(115)은 실리콘 산화물로 형성될 수 있으며, 상기 하부 절연 펜스들(117) 및 상기 게이트 캡핑 절연 패턴들(110)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 제1 충전 패턴들(115)을 제거하여, 상기 제2 도핑된 영역들(112b)을 노출시키는 개구부들(118)을 형성할 수 있다. 일 실시예에 따르면, 상기 각 개구부(118)는 상기 제2 도핑된 영역(112b)에 인접한 이웃한 활성부(ACT)의 제1 도핑된 영역(112a)의 일부를 노출시킬 수도 있다.
상기 개구부들(118)을 채우는 제1 도전막을 기판(100) 상에 형성할 수 있으며, 상기 도전막을 상기 하부 절연 펜스들(117) 및 게이트 캡핑 절연 패턴들(110)이 노출될 때까지 평탄화시키어, 기저 도전 패드들(120)을 형성할 수 있다. 상기 기저 도전 패드들(120)은 상기 제2 도핑된 영역들(112b)과 각각 접속될 수 있다. 일 실시예에 따르면, 상기 기저 도전 패드(120)는 상기 제1 도핑된 영역(112a)의 가장자리와 접촉될 수도 있다.
도 7a 내지 도 7c를 참조하면, 상기 기판(100) 전면 상에 제1 층간 절연막(123)을 형성할 수 있다. 상기 제1 층간 절연막(123)을 패터닝하여 상기 각 제1 도핑된 영역(112a)을 노출시키는 배선-콘택홀(125)을 형성할 수 있다. 상기 제1 층간 절연막(123) 상에 마스크 패턴(미도시함)을 형성할 수 있다. 상기 마스크 패턴은 상기 배선-콘택홀들(125)을 정의하는 마스크-개구부들을 포함할 수 있다. 상기 각 마스크-개구부의 상기 x축 방향의 폭은 상기 제1 도핑된 영역(112a) 상에 위치한 하부 절연 펜스(117)의 상기 x축 방향의 폭 보다 크다. 상기 각 마스크-개구부의 상기 y축 방향의 폭은 상기 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110) 사이의 간격 보다 클 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막(123), 상기 제1 도핑된 영역(112a) 상에 위치한 하부 절연 펜스(117) 및 기저 도전 패드들(120), 및 게이트 캡핑 절연 패턴들(110)의 일부분들을 식각할 수 있다. 이로 인하여, 상기 배선-콘택홀들(125)이 형성될 수 있다. 일 실시예에 따르면, 상기 각 배선-콘택홀(125)의 측벽에 상기 기저 도전 패드(120)의 일 측벽이 노출될 수 있다. 상기 배선-콘택홀들(125)의 형성으로 인하여, 상기 제1 도핑된 영역(112a)은 상기 기저 도전 패드들(120)로부터 이격될 수 있다.
이어서, 절연 스페이서막을 상기 기판(100) 상에 콘포말하게 형성하고, 상기 제1 도핑된 영역들(112a)이 노출될 때까지 상기 절연 스페이서막을 전면 이방성 식각할 수 있다. 이로써, 절연 스페이서(127)가 상기 각 배선-콘택홀(125)의 측벽 상에 형성될 수 있다.
도 8a 내지 도 8c를 참조하면, 이어서, 상기 배선-콘택홀들(125)을 채우는 제2 도전막을 기판(100) 상에 형성할 수 있다. 상기 제2 도전막을 상기 제2 층간 절연막(123)이 노출될 때까지 평탄화시키어, 상기 각 배선-콘택홀(125)을 채우는 배선-플러그(130)를 형성할 수 있다. 상기 배선-플러그(130)는 상기 제1 도핑된 영역(112a)과 접속된다. 상기 배선-플러그(123)는 상기 절연 스페이서(127)에 의하여 상기 기저 도전 패드(120)와 전기적으로 절연된다.
도 9a 내지 도 9c를 참조하면, 상기 기판(100) 상에 제3 도전막 및 하드마스크막을 차례로 형성하고, 상기 하드마스크막 및 상기 제3 도전막은 연속적으로 패터닝하여 라인 패턴들(140)을 형성할 수 있다. 상기 라인 패턴들(140)은 상기 y축 방향으로 나란히 연장될 수 있다. 상기 각 라인 패턴(140)은 차례로 적층된 도전 배선(135) 및 하드마스크 패턴(137)을 포함할 수 있다. 상기 각 도전 배선(135)은 상기 y축 방향으로 배열된 상기 배선-플러그들(130)과 접속될 수 있다.
도 10a 내지 도 10c를 참조하면, 먼저, 도 9a의 선 II-II'따라 취해진 단면도에 대응되는 도 10a 내지 13a의 단면도들은 도 9c와 동일할 수 있다. 이에 따라, 중복을 피하기 위하여 도 10c 내지 도 13c는 각각 10a 내지 도 13a의 선 III-III'을 따라 취해진 단면도들을 보여 준다. 상기 라인 패턴들(140)을 형성한 후에, 상기 기판(100) 상에 제1 보호 스페이서막(143)을 콘포말하게 형성할 수 있으며, 제2 충전막을 상기 제1 보호 스페이서막(143) 상에 형성할 수 있다. 상기 제2 충전막은 상기 라인 패턴들(140) 사이의 공간들을 채울 수 있다. 상기 제2 충전막을 평탄화시키어 제2 충전 라인 패턴들을 형성할 수 있다. 상기 제2 충전 라인 패턴들은 상기 라인 패턴들 사이의 상기 공간들을 각각 채울 수 있다. 상기 제2 충전막의 평탄화 공정 시에, 상기 라인 패턴들(140) 상의 제1 보호 스페이서막(143)이 제거될 수 있다. 하지만, 상기 제2 충전 라인 패턴들 아래의 상기 제1 보호 스페이서막(143)은 잔존된다. 상기 제1 보호 스페이서막(143)은 상기 라인 패턴들(140)의 양 측벽들 및 상기 라인 패턴들(140) 사이의 제1 층간 절연막(123) 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 제1 보호 스페이서막(143)은 상기 라인 패턴들(140)의 측벽들, 특히, 상기 도전 배선들(135)의 측벽들을 보호한다.
상기 제1 보호 스페이서막(143)은 절연 물질로 형성된다. 상기 제2 충전막은 상기 하드마스크 패턴(137) 및 상기 제1 보호 스페이서막(143)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 제2 충전막은 실리콘 산화물로 형성될 수 있으며, 상기 제1 보호 스페이서막(143) 및 하드마스크 패턴(137)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
상기 제2 충전 라인 패턴들을 패터닝하여, 상기 라인 패턴들(140) 사이에 제2 오목부들 및 제2 충전 패턴들(145)을 형성할 수 있다. 상기 제2 오목부들에 의하여 상기 제2 충전 패턴들(145)은 서로 이격된다. 상기 제2 오목부들은 상기 제1 보호 스페이서막(143)을 노출시킬 수 있다. 상기 제2 충전 패턴들(145)은 상기 기저 도전 패드들(120) 위에(over) 각각 배치될 수 있다. 상기 제2 오목부들을 채우는 제2 펜스 절연막을 기판(100) 상에 형성할 수 있으며, 상기 제2 펜스 절연막을 상기 제2 충전 패턴들(145)이 노출될 때까지 평탄화시키어 상부 절연 펜스들(147, upper insulating fences)을 형성할 수 있다.
상기 각 제2 충전 패턴(145)은 상기 y축 방향으로 인접한 한 쌍의 상기 상부 절연 펜스들(147) 사이에 배치된다. 상기 상부 절연 펜스들(147)은 상기 제2 충전 패턴들(145)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상부 절연 펜스들(147)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 11a 내지 도 11c를 참조하면, 상기 제2 충전 패턴들(145)을 제거하여 가이드 홀들(150)을 형성할 수 있다. 상기 가이드 홀들(150)은 상기 기저 도전 패드들(120) 위에 각각 배치될 수 있다. 평면적으로 상기 각 가이드 홀(150)은 사각형 형상을 가질 수 있다.
상기 가이드 홀들(150)을 갖는 기판(100) 상에 희생 스페이서막을 콘포말하게 형성할 수 있으며, 상기 희생 스페이서막 상에 제2 보호 스페이서막을 콘포말하게 형성할 수 있다. 이어서, 상기 제2 보호 스페이서막, 희생 스페이서막 및 제1 보호 스페이서막(143)을 연속적으로 이방성 식각할 수 있다. 이에 따라, 콘택홀(157), 제1 보호 스페이서(143a), 희생 스페이서(152) 및 제2 보호 스페이서(155)가 형성될 수 있다. 상기 제1 보호 스페이서(143a)은 상기 라인 패턴(140)의 측벽을 따라 연장된 라인 형태로 형성될 수 있다. 상기 희생 스페이서(152) 및 제2 보호 스페이서(155)는 상기 가이드 홀(150)의 내측벽 상에 차례로 적층될 수 있다. 상기 콘택홀(157)은 상기 희생 스페이서(152) 및 제2 보호 스페이서(155)에 의해 둘러싸일 수 있다. 상기 콘택홀(157) 아래의 상기 제1 층간 절연막(123)을 이방성 식각하여 상기 기저 도전 패드(120)를 노출시킬 수 있다. 일 실시예에 따르면, 상기 희생 스페이서(143a)의 상단은 노출될 수 있다.
상기 제2 보호 스페이서(155), 제1 보호 스페이서(143a), 하드마스크 패턴(137) 및 상부 절연 펜스(147)은 상기 희생 스페이서(152)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 제2 보호 스페이서(155), 제1 보호 스페이서(143a), 하드마스크 패턴(137) 및 상부 절연 펜스(147)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있으며, 상기 희생 스페이서(152)는 실리콘 산화물로 형성될 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 콘택홀들(157)을 채우는 제3 도전막을 상기 기판(100) 상에 형성할 수 있다. 상기 제3 도전막을 패터닝하여 콘택 플러그들(160) 및 랜딩 패드들(LP)을 형성할 수 있다. 상기 각 콘택 플러그(160)는 상기 각 콘택홀(157)을 채운다. 상기 각 랜딩 패드(LP)는 상기 각 콘택 플러그(160)의 상단으로부터 연장되어 상기 콘택홀(157)에 배치될 수 있다.
상기 랜딩 패드(LP)는 상기 콘택 플러그(160)을 둘러싸는 상기 희생 스페이서(143a)의 제1 부분을 덮을 수 있다. 여기서, 상기 희생 스페이서(143a)는 상기 랜딩 패드(LP)에 의해 덮혀지지 않는 제2 부분을 갖는다. 상기 희생 스페이서(143a)의 상기 제2 부분은 노출된다. 상기 랜딩 패드(LP)는 상기 희생 스페이서(143a)의 상기 제1 부분 양측에 위치한 상기 제1 및 제2 보호 스페이서들(152, 155)의 일부분들을 덮을 수 있다. 일 실시예에 따르면, 상기 랜딩 패드(LP)는 상기 희생 스페이서(143a)의 상기 제1 부분에 인접한 상기 라인 패턴(140)의 상부면의 일부분을 덮을 수도 있다.
상기 랜딩 패드들(LP) 사이의 식각된 영역(ER)의 바닥면은 상기 랜딩 패드(LP)에 덮혀진 상기 희생 스페이서(143a)의 상기 제1 부분의 상단 보다 낮을 수 있다. 다시 말해서, 상기 랜딩 패드(LP)에 의해 덮혀지지 않은 상기 희생 스페이서(143a)의 상기 제2 부분의 상단은 상기 랜딩 패드(LP)에 의해 덮혀진 상기 희생 스페이서(143a)의 상기 제2 부분의 상단 보다 낮을 수 있다. 이와 마찬가지로, 상기 랜딩 패드(LP)에 덮혀지지 않은 상기 제1 및 제2 보호 스페이서들(143a, 155)의 일부분들의 상단들은 상기 랜딩 패드(LP)에 덮혀진 상기 제1 및 제2 보호 스페이서들(143a, 155)의 다른 부분들의 상단들 보다 낮을 수 있다. 상기 희생 스페이서(143a)의 제1 부분 및 제2 부분은 서로 연결되어 있다.
도 13a 내지 도 13c를 참조하면, 상기 희생 스페이서(143a)의 상기 노출된 제2 부분을 통하여, 상기 희생 스페이서(143a)을 등방성 식각 공정으로 제거한다. 이때, 상기 희생 스페이서(143a)의 제1 부분도 제거된다. 이에 따라, 공극(AG)이 상기 콘택 플러그(160)와 이에 인접한 라인 패턴들(140) 사이에 형성된다. 즉, 상기 공극(AG)을 포함하는 스페이서 구조체(170)가 상기 콘택 플러그(160) 및 이에 인접한 라인 패턴들(140) 사이에 형성될 수 있다. 상기 콘택 플러그(160)와 상기 라인 패턴(140) 사이에 위치한 상기 공극(AG)의 일 부분은 상기 제1 및 제2 보호 스페이서들(143a, 155)에 배치된다. 상기 콘택 플러그(160)와 상기 상부 절연 펜스(147) 사이에 위치한 상기 공극(AG)의 다른 부분은 상기 제2 보호 스페이서(155)와 상기 상부 절연 펜스(147) 사이에 배치될 수 있다. 상기 희생 스페이서(143a)는 습식 식각 공정으로 제거될 수 있다.
상기 랜딩 패드(LP)에 의해 덮혀진 상기 공극(AG)의 제1 부분의 상단은 상기 랜딩 패드(LP)에 의해 닫혀질 수 있다. 이어서, 도 1b 내지 도 1e에 개시된 제2 층간 절연막(173)을 형성할 수 있다. 상기 제2 층간 절연막(173)에 의하여 상기 랜딩 패드(LP)에 의해 덮혀지지 않은 상기 공극(AG)의 제2 부분의 상단이 닫혀질 수 있다. 상기 제2 층간 절연막(173)은 열악한 단차도포성을 가질 수 있다. 이로써, 상기 공극(AG)의 상기 제2 부분의 상단이 닫힐 수 있다. 상기 희생 스페이서(143a)의 제1 부분의 상단이 상기 희생 스페이서(143a)의 상기 제2 부분의 상단 보다 높음으로써, 상기 랜딩 패드(LP)에 의해 덮혀진 상기 공극(AG)의 제1 부분의 높이는 상기 랜딩 패드(LP)에 의해 덮혀지지 않은 상기 공극(AG)의 상기 제2 부분의 높이 보다 클 수 있다.
이어서, 도 1a 및 도 1b에 개시된 비아-플러그들(175) 및 정보 저장부들(DSP)을 형성할 수 있다. 상기 정보 저장부들(DSP)은 도 3a의 정보 저장부(DSP) 또는 도 3b의 정보 저장부(DSP')로 구현될 수 있다. 이로써, 도 1a 내지 도 1f에 개시된 반도체 소자를 구현할 수 있다.
상술된 반도체 소자의 제조 방법에 따르면, 상기 랜딩 패드(LP)가 상기 희생 스페이서(143a)을 부분적으로 덮도록 형성한 후에, 상기 희생 스페이서(143a)의 노출된 부분을 통하여, 상기 희생 스페이서(143a)를 등방성 식각 공정으로 제거할 수 있다. 이로써, 상기 공극(AG)을 상기 콘택 플러그(160)와 상기 라인 패턴들(140) 사이에 용이하게 형성할 수 있다. 결과적으로, 기생 정전용량을 감소시켜 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 공극(AG)을 쉽게 형성함으로써, 반도체 소자의 생산성을 향상시킬 수 있다.
이에 더하여, 상기 희생 스페이서(143a)를 제거하는 동안에, 상기 제1 보호 스페이서(152)는 상기 도전 배선(135)의 측벽을 보호하고, 상기 제2 보호 스페이서(155)는 상기 콘택 플러그(160)를 보호한다. 이로써, 상기 희생 스페이서(143a)의 제거로 야기될 수 있는 상기 도전 배선(135) 및 콘택 플러그(160)의 손상을 방지할 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
다음으로 도 2에 개시된 반도체 소자의 제조 방법을 도 14 내지 도 18을 참조하여 설명한다. 도 14 내지 도 18은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위한 단면도들이다. 이 제조 방법은 상술된 가이드 홀들(150)을 형성하는 방법을 포함할 수 있다.
도 14를 참조하면, 상기 가이드 홀들(150)을 갖는 기판(100) 상에 희생 스페이서막(151)을 콘포말하게 형성할 수 있다. 상술된 바와 같이 상기 제1 보호 스페이서막(143) 및 하드마스크 패턴(137)은 상기 희생 스페이서막(151)에 대하여 식각 선택비를 갖는 절연 물질로 형성된다.
도 15를 참조하면, 상기 희생 스페이서막(151), 제1 보호 스페이서막(143) 및 상기 제1 층간 절연막(123)을 이방성 식각할 수 있다. 이에 따라, 제1 보호 스페이서(143a'), 희생 스페이서(152') 및 콘택홀(157')이 형성될 수 있다. 상기 제1 보호 스페이서(143a')는 상기 라인 패턴들(140)의 측벽을 따라 연장된 라인 형태일 수 있다. 상기 희생 스페이서(152')는 상기 가이드 홀(150)의 내측벽 상에 형성될 수 있다. 상기 콘택홀(157')은 상기 기저 도전 패드(120)를 노출시킬 수 있다. 상기 제1 층간 절연막(123)을 식각하는 동안에 상기 희생 스페이서(152')의 상단이 식각될 수 있다. 이로써, 상기 희생 스페이서(152')의 상단은 상기 제1 보호 스페이서(143a')의 상단 보다 낮을 수 있다.
도 16을 참조하면, 상기 콘택홀들(157')을 갖는 기판(100) 상에 제2 보호 스페이서막을 콘포말하게 형성하고, 상기 기저 도전 패드(120)이 노출될 때까지 상기 제2 보호 스페이서막을 이방성 식각할 수 있다. 이로써, 상기 콘택홀(157')의 측벽 상에 제2 보호 스페이서(155')가 형성될 수 있다. 이때, 상기 제2 보호 스페이서(155')의 상단은 상기 제1 보호 스페이서(143a')의 상단과 접촉될 수 있다. 이로써, 상기 희생 스페이서(152')의 상단이 노출되지 않는다. 즉, 상기 희생 스페이서(152')는 상기 제1 및 제2 보호 스페이서들(143a', 155')에 의해 둘러싸여 노출되지 않을 수 있다. 상술된 바와 같이, 상기 제2 보호 스페이서(155')는 상기 희생 스페이서(152')에 대하여 식각 선택비를 갖는 절연 물질로 형성된다.
도 17을 참조하면, 이어서, 상기 기판(100) 상에 도전막을 형성할 수 있다. 상기 도전막은 상기 제2 보호 스페이서들(155')을 갖는 상기 콘택홀들(157')을 채운다. 상기 도전막을 패터닝하여, 상기 콘택홀(157')을 채우는 콘택 플러그(160) 및 상기 콘택 플러그(160)의 상단으로부터 연장된 랜딩 패드(LP)를 형성할 수 있다. 상기 랜딩 패드(LP)는 상기 희생 스페이서(152')의 제1 부분을 덮으며, 상기 희생 스페이서는(152')는 상기 랜딩 패드(LP)에 의해 덮혀지지 않는 제2 부분을 포함한다.
상기 희생 스페이서(152')의 상기 제1 부분의 상단은 상기 랜딩 패드(LP) 아래에 위치한 상기 제1 및 제2 보호 스페이서들(143a', 155')의 접촉된 상단에 의해 둘러싸인다. 상기 랜딩 패드(LP)의 형성을 위한 패터닝 공정 시에, 상기 희생 스페이서(152')의 상기 제2 부분의 상단을 덮는 상기 제1 및 제2 보호 스페이서들(143a', 155')이 제거될 수 있다. 또한, 상기 희생 스페이서(152')의 상기 제2 부분의 상단의 일부도 식각될 수 있다. 이로 인하여, 희생 스페이서(152')의 상기 제2 부분이 노출될 수 있다. 상기 희생 스페이서(152')의 상기 노출된 제2 부분의 상단은 상기 희생 스페이서(152')의 상기 제1 부분의 상단 보다 낮을 수 있다.
도 18을 참조하면, 상기 희생 스페이서(152')의 노출된 제2 부분을 통하여, 상기 희생 스페이서(152')을 등방성 식각 공정으로 제거할 수 있다. 이로써, 공극(170')을 포함하는 스페이서 구조체(170')가 형성될 수 있다. 이어서, 도 2의 제2 층간 절연막(173), 비아-플러그(175) 및 정보 저장부(DSP)를 형성할 수 있다. 이로써, 도 2에 개시된 반도체 소자를 구현할 수 있다.
(제2 실시예)
본 실시예에서 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용하며, 설명의 편의를 위하여 동일한 구성 요소들에 대한 설명들은 생략하거나 간략히 설명한다. 본 실시예의 특징적인 부분들을 중심으로 설명한다.
도 19는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 19를 참조하면, 인접한 라인 패턴들(140)에 위치한 콘택 플러그(250)는 차례로 적층된 하부 플러그(210a) 및 상부 플러그(240c)를 포함할 수 있다. 상기 하부 플러그(210a)는 제1 도전 물질로 형성될 수 있으며, 상기 상부 플러그(240c)는 상기 제2 도전 물질과 다른 제2 도전 물질을 포함할 수 있다.
공극(AG)을 포함하는 스페이서 구조체(220)가 상기 콘택 플러그(250)의 아랫부분(즉, 상기 하부 플러그(210a))과 상기 라인 패턴들(140) 사이에 배치될 수 있다. 캡핑 스페이서(230)가 상기 콘택 플러그(250)의 윗부분(즉, 상기 상부 플러그(240c))과 상기 라인 패턴들(140) 사이에 배치될 수 있다. 상기 캡핑 스페이서(230)는 상기 공극(AG) 상에 배치될 수 있다. 상기 캡핑 스페이서(230)는 상기 공극(AG)의 상단을 닫을 수 있다. 상기 캡핑 스페이서(230)는 절연 물질로 형성된다. 예컨대, 상기 캡핑 스페이서(230)는 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
상기 라인 패턴(140)은 차례로 적층된 도전 배선(135) 및 하드마스크 패턴(137)을 포함할 수 있다. 상기 공극(AG)을 포함하는 스페이서 구조체(220)는 상기 하부 플러그(210a)와 상기 도전 배선(135) 사이에 배치될 수 있다. 상기 캡핑 스페이서(230)는 상기 상부 플러그(240c)와 상기 하드마스크 패턴(137) 사이에 배치될 수 있다. 즉, 상기 공극(AG)은 상기 하부 플러그(210a)와 상기 도전 배선(135) 사이에 한정적으로 배치될 수 있다.
상기 스페이서 구조체(220)는 제1 보호 스페이서(143a) 및 제2 보호 스페이서(155a)를 더 포함할 수 있다. 상기 제1 보호 스페이서(143a)는 상기 라인 패턴(140)의 측벽에 인접하고, 상기 제2 보호 스페이서(155a)는 상기 콘택 플러그(250)에 인접하다. 이때, 상기 공극(AG)은 상기 제1 및 제2 보호 스페이서들(143a, 155a) 사이에 배치될 수 있다. 일 실시예에 따르면, 상기 제2 보호 스페이서(155a)의 상단은 상기 라인 패턴(140)의 상부면 보다 낮다. 이로써, 상기 캡핑 스페이서(230)는 상기 공극(AG) 및 제2 보호 스페이서(155a)의 상단을 덮을 수 있다. 상기 제1 보호 스페이서(143a)는 위로 연장되어 상기 라인 패턴(140)과 상기 캡핑 스페이서(230) 사이에 배치될 수 있다. 상기 제1 및 제2 보호 스페이서들(143a, 155a)는 실리콘 질화물 및/또는 실리콘 산화질화물 등을 포함할 수 있다.
상기 공극(AG) 및 상기 제2 보호 스페이서(155a)의 평면적 형태는 상술된 제1 실시예와 동일할 수 있다. 즉, 평면적 관점에서, 상기 제2 보호 스페이서(155a) 및 상기 공극(AG)의 각각은 상기 하부 플러그(210a)를 둘러싸는 폐루프 형태를 가질 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 공극(AG)은 다른 형태를 가질 수도 있다. 다른 실시예에 따르면, 상기 제1 및 제2 보호 스페이서들(143a, 155a)가 모두 제거될 수 있다. 또 다른 실시예에 따르면, 상기 제1 보호 스페이서(143a)의 적어도 일부가 잔존되고 상기 제2 보호 스페이서(155a)가 제거될 수도 있다. 이로써, 상기 공극(AG)의 크기가 증가될 수 있다.
상기 콘택 플러그(250)의 하부 플러그(210a)는 아래로 연장되어 기저 도전 패드(120)에 접속될 수 있다. 일 실시예에 따르면, 상기 하부 플러그(210a)는 도핑된 반도체 물질(ex, 도핑된 실리콘)로 형성될 수 있으며, 상기 상부 플러그(240c)는 금속을 포함할 수 있다. 좀더 구체적으로, 상기 상부 플러그(240c)는 차례로 적층된 배리어 패턴(235c) 및 금속 패턴(237c)을 포함할 수 있다. 예컨대, 상기 배리어 패턴(235c)은 전이 금속(ex, 티타늄, 탄탈륨) 및/또는 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물)을 포함할 수 있다. 상기 금속 패턴(237c)은 텅스텐 또는 알루미늄을 포함할 수 있다. 이러한 경우에, 상기 콘택 플러그(250)는 상기 하부 플러그(210a)와 상기 상부 플러그(240c) 사이에 개재된 오믹층(242, ohmic layer)을 더 포함할 수 있다. 예컨대, 상기 오믹층(242)은 금속-반도체 화합물(ex, 티타늄 실리사이드와 같은 금속 실리사이드)로 형성될 수 있다.
랜딩 패드(240L)가 상기 콘택 플러그(250)의 상단으로부터 연장되어 상기 공극(AG)의 일부분 및 캡핑 스페이서(230)의 일부분을 덮을 수 있다. 상기 랜딩 패드(240L)는 상기 상부 플러그(240c)와 동일한 도전 물질로 형성될 수 있다. 예컨대, 상기 랜딩 패드(240L)는 차례로 적층된 배리어 패턴(235L) 및 금속 패턴(237L)을 포함할 수 있다. 상기 랜딩 패드(240L)의 배리어 패턴(235L) 및 금속 패턴(237L)은 각각 상기 상부 플러그(240c)의 배리어 패턴(235c) 및 금속 패턴(237c)과 연결될 수 있다. 상기 랜딩 패드(240L)의 배리어 패턴(235L) 및 금속 패턴(237L)은 각각 상기 상부 플러그(240c)의 배리어 패턴(235c) 및 금속 패턴(237c)과 동일한 물질로 형성될 수 있다.
본 실시예에 따르면, 상기 공극(AG)은 상기 콘택 플러그(250)의 하부 플러그(210a)와 상기 라인 패턴(140)의 상기 도전 배선(135) 사이에 배치될 수 있다. 이로써, 기생 정전용량을 최소화하여 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 공극(AG)은 상기 제1 및 제2 보호 스페이서들(143a, 155a) 사이에 배치될 수 있다. 이로써, 상기 라인 패턴(140) 및 콘택 플러그(250)는 상기 제1 및 제2 보호 스페이서들(143a, 155a)로 인하여 보호될 수 있다.
도 19의 데이터 저장부(DSP)는 도 3a의 데이터 저장부(DSP) 또는 도 3b의 데이터 저장부(DSP')로 구현될 수 있다.
도 20 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 상술된 제1 실시예에서 도 4a 내지 도 11a, 도 4b 내지 도 11b 및 도 4c 내지 도 11c를 참조하여 설명한 공정들을 포함할 수 있다.
도 20을 참조하면, 상기 콘택홀들(157)을 채우는 도전막을 기판(100) 상에 형성할 수 있으며, 상기 도전막을 평탄화시키어 상기 각 콘택홀(157)을 채우는 예비 콘택 플러그(210)를 형성할 수 있다. 상기 예비 콘택 플러그(210)는 제1 도전 물질로 형성될 수 있다. 예컨대, 상기 예비 콘택 플러그(210)는 도핑된 반도체 물질(ex, 도핑된 실리콘)으로 형성될 수 있다.
도 21을 참조하면, 상기 예비 콘택 플러그(210)를 리세스 시키어 상기 콘택홀(157)의 아랫부분을 채우는 하부 플러그(210a)를 형성할 수 있다.
도 22를 참조하면, 이어서, 상기 희생 스페이서(152)를 등방성 식각 공정으로 제거한다. 이로써, 공극(AG)이 상기 하부 플러그(210a)와 상기 라인 패턴들(140) 사이에 형성될 수 있다. 상기 희생 스페이서(152)를 제거할 때, 상기 제2 보호 스페이서(155)의 윗부분이 제거될 수 있다. 이로써, 도 22에 개시된 바와 같이, 제2 보호 스페이서(155a)의 상단은 상기 라인 패턴(140)의 상부면 보다 낮을 수 있다. 또한, 콘택홀(157a)의 윗 영역의 폭이 넓어질 수 있다. 다른 실시예에 따르면, 상기 희생 스페이서(152)를 제거할 때, 상기 하부 플러그(210a)에 접하는 상기 제2 보호 스페이서(155a)가 제거될 수도 있으며, 상기 제2 보호 스페이서(143a)의 적어도 일부가 잔존될 수 있다. 또 다른 실시예에 따르면, 상기 제1 및 제2 보호 스페이서들(143a, 155a)이 모두 제거될 수도 있다.
도 23을 참조하면, 이어서, 캡핑 스페이서막을 기판(100) 상에 형성할 수 있으며, 상기 하부 플러그(210a)의 상부면이 노출될 때까지 상기 캡핑 스페이서막을 이방성 식각할 수 있다. 이로써, 캡핑 스페이서(230)가 상기 콘택홀(157a)의 상기 윗영역의 측벽 상에 형성될 수 있다. 상기 캡핑 스페이서막의 단차도포성은 다소 열악할 수 있다. 이로써, 상기 캡핑 스페이서(230)는 상기 공극(AG)을 채우지 않으며, 상기 공극(AG)의 상단을 닫을 수 있다. 상기 캡핑 스페이서(230)는 상기 제2 보호 스페이서(155a)도 덮을 수 있다.
스페이서 구조체(220)는 상기 하부 플러그(210a)와 상기 라인 패턴(140) 사이에 배치된 제1 보호 스페이서(143a), 공극(AG), 제2 보호 스페이서(155a)로 구성될 수 있다. 상기 캡핑 스페이서(230)로 둘러싸인 콘택홀(157b)은 상기 하부 플러그(210a)를 노출시킬 수 있다.
도 24를 참조하면, 도전막(240)이 상기 콘택홀(157b) 및 캡핑 스페이서(230)를 갖는 상기 기판(100) 상에 형성될 수 있다. 상기 도전막(240)은 상기 콘택홀(157b)을 채운다. 상기 도전막(240)은 차례로 적층된 배리어 도전막(235) 및 금속막(237)을 포함할 수 있다. 예컨대, 상기 베리어 도전막(235)은 전이 금속을 포함할 수 있다. 상기 배리어 도전막(235)의 전이 금속과 상기 하부 플러그(210a)의 반도체 물질이 반응하여 오믹층(242)이 형성될 수 있다. 상기 오믹층(242)은 열에 의해 형성될 수 있다. 상기 오믹층(242)의 형성을 위한 열은 상기 배리어 도전막(235)의 증착 공정의 공정 온도에 의해 공급되거나, 추가적인 열 공정에 의해 공급될 수 있다.
이어서, 상기 도전막(240)을 패터닝하여 도 19의 상부 플러그(240c) 및 랜딩 패드(240L)를 형성할 수 있다. 이로써, 도 19의 콘택 플러그(250)이 형성될 수 있다. 이어서, 도 19의 제2 층간 절연막(173), 비아-플러그(175) 및 데이터 저장부(DSP)를 형성할 수 있다. 이로써, 도 19의 반도체 소자를 구현할 수 있다.
(제3 실시예)
본 실시예에서 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용하며, 설명의 편의를 위하여 동일한 구성 요소들에 대한 설명들은 생략하거나 간략히 설명한다. 본 실시예의 특징적인 부분들을 중심으로 설명한다.
도 25a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 25b 및 25c는 각각 도 25a의 V-V' 및 VI-VI'을 따라 취해진 단면도들이다. 도 25d는 도 25a에 개시된 반도체 소자의 공극을 포함하는 스페이서 구조체를 확대한 도면이다.
도 25a 내지 도 25d를 참조하면, 콘택 플러그들(330)이 인접한 한 쌍의 라인 패턴들(140) 사이에 배치될 수 있다. 상기 콘택 플러그들(330)은 서로 이격된다. 상기 각 콘택 플러그(330)는 상기 각 기저 도전 패드(120)에 접속될 수 있다. 공극(AGL)을 포함하는 스페이서 구조체(350)가 상기 콘택 플러그(330) 및 각 라인 패턴(140) 사이에 배치될 수 있다. 평면적 관점에서, 상기 스페이서 구조체(350)는 상기 각 라인 패턴(140)의 측벽을 따라 연장된 라인 형태를 가질 수 있다. 따라서, 평면적으로 상기 공극(AGL)도 상기 각 라인 패턴(140)의 측벽을 따라 연장된 형태를 가질 수 있다.
상기 스페이서 구조체(350)는 상기 각 라인 패턴(140)의 측벽을 덮는 제1 보호 스페이서(300a) 및 상기 콘택 플러그(330)에 인접한 제2 보호 스페이서(310a)를 더 포함할 수 있다. 상기 제1 및 제2 보호 스페이서들(300a, 310a)도 상기 라인 패턴(140)의 측벽을 따라 연장된 라인 형태를 가질 수 있다. 상기 제1 및 제2 보호 스페이서들(300a, 310a)은 절연 물질로 형성된다. 예컨대, 상기 제1 및 제2 보호 스페이서들(300a, 310a)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
상기 콘택 플러그(330)는 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 정의된 콘택홀(325) 내에 배치될 수 있다. 일 실시예에 따르면, 상부 절연 펜스들(320)이 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 배치된 한 쌍의 상기 스페이서 구조체들(350) 사이에 배치될 수 있다. 상기 콘택홀(325)은 상기 인접한 한 쌍의 라인 패턴들 사이에 배치된, 한 쌍의 상기 스페이서 구조체들(350) 및 한 쌍의 상기 상부 절연 펜스들(320)에 의해 정의될 수 있다. 이로써, 상기 콘택홀(325) 및 콘택 플러그(330)의 바닥면들은 사각형 형상일 수 있다. 일 실시예에 따르면, 도 9c에 도시된 바와 같이, 상기 상부 절연 펜스(320)와 상기 콘택 플러그(330) 사이에는 공극이 존재하지 않을 수 있다. 상기 상부 절연 펜스들(320)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 일 실시예에 따르면, 도 25c에 개시된 바와 같이, 상기 제1 보호 스페이서(300a)의 연장부(300r)가 상기 상부 절연 펜스(320)의 하부면과 제1 층간 절연막(123) 사이에 개재될 수 있다. 또한, 상기 제2 보호 스페이서(310a)의 연장부(310r)가 상기 상부 절연 펜스(320)의 하부면과 상기 제1 보호 스페이서의 연장부(300r) 사이에 배치될 수 있다.
도 25a 및 도 25d에 개시된 바와 같이, 랜딩 패드(LP)가 상기 콘택 플러그(330)의 상단으로부터 연장되어 상기 공극(AGL)의 제1 부분을 덮을 수 있다. 상기 제2 공극(AGL)은 상기 랜딩 패드(LP)에 의해 덮혀지지 않은 제2 부분도 포함한다. 도 25b에 개시된 바와 같이, 상기 제2 공극(AGL)의 제1 부분의 높이는 상기 제2 공극(AGL)의 제2 부분의 높이 보다 클 수 있다.
상기 랜딩 패드(LP) 아래의 제1 및 제2 보호 스페이서들(300a, 310a)의 상단들은 서로 접속될 수 있다. 이로써, 상기 제2 공극(AGL)의 제1 부분의 상단은 상기 랜딩 패드(LP) 아래의 제1 및 제2 보호 스페이서들(300a, 310a)의 접촉된 상단들에 의해 덮혀질 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 도 1b를 참조하여 설명한 것과 같이, 상기 랜딩 패드(LP) 아래의 제1 및 제2 보호 스페이서들(300a, 310a)의 상단들은 서로 이격될 수 있으며, 상기 공극(AGL)의 상기 제1 부분은 상기 랜딩 패드(LP)에 의해 닫혀질 수 있다.
상기 공극(AGL)의 제2 부분의 상단은 제2 층간 절연막(173)에 의해 닫혀질 수 있다. 상기 공극(AGL)의 제2 부분에 인접한 제1 및 제2 보호 스페이서들(300a, 310a)의 상단들은 상기 랜딩 패드(LP) 아래의 제1 및 제2 보호 스페이서들(300a, 310a)의 상단들 보다 낮을 수 있다.
상기 콘택 플러그(300) 및 랜딩 패드(LP)는 상술된 제1 실시예의 콘택 플러그(160) 및 랜딩 패드(LP)와 동일한 물질로 형성될 수 있다. 이와는 달리, 상기 콘택 플러그(300) 및 랜딩 패드(LP)는 도 19의 콘택 플러그(250) 및 랜딩 패드(240L)로 대체될 수도 있다. 일 실시예에 따르면, 도 19의 공극(AG)도 상기 공극(AGL)과 같이 라인 패턴(140)의 측벽을 따라 연장될 수도 있다.
도 25b에 개시된 정보 저장부(DSP)는 도 3a의 정보 저장부(DSP) 또는 도 3b의 정보 저장부(DSP')와 구현될 수 있다.
도 26a 내지 도 30a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 26b 내지 도 30b는 각각 도 26a 내지 도 30a의 V-V'을 따라 취해진 단면도들이다. 도 26c 내지 도 30c는 각각 도 26a 내지 도 30a의 VI-VI'을 따라 취해진 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 도 4a 내지 도 9a, 도 4b 내지 도 9b, 및 도 4c 내지 도 9c를 참조하여 설명한 공정들을 포함할 수 있다.
도 26a 내지 도 26c를 참조하면, 라인 패턴들(140)을 갖는 기판(100) 상에 제1 보호 스페이서막(300)을 콘포말하게 형성할 수 있다. 상기 제1 보호 스페이서막(300) 상에 희생 스페이서막을 콘포말하게 형성할 수 있으며 상기 희생 스페이서막을 이방성 식각하여 희생 스페이서(305)를 형성할 수 있다. 상기 희생 스페이서(305)는 상기 각 라인 패턴(140)의 일 측벽을 따라 연장된 라인 형태를 가질 수 있다. 과식각을 통하여 상기 희생 스페이서(305)의 상단은 상기 라인 패턴(140)의 상부면 보다 낮을 수 있다.
제2 보호 스페이서막(310)을 상기 희생 스페이서(305)를 갖는 기판(100) 상에 콘포말하게 형성할 수 있다. 상기 제2 보호 스페이서막(310)은 상기 희생 스페이서(305)를 덮는다. 상기 제1 및 제2 보호 스페이서막들(300, 310)은 상기 희생 스페이서(305)에 대하여 식각 선택비를 갖는 절연물질로 형성할 수 있다. 예컨대, 상기 희생 스페이서(305)는 실리콘 산화물로 형성될 수 있으며, 상기 제1 및 제2 보호 스페이서들(300, 310)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
상기 제2 보호 스페이서막(310)을 갖는 기판(100) 상에 충전막을 형성하고, 상기 충전막을 평탄화시키어 충전 라인 패턴들(315)을 형성할 수 있다. 상기 각 충전 라인 패턴(315)은 인접한 한 쌍의 상기 라인 패턴들(140) 사이에 형성될 수 있다. 상기 충전 라인 패턴(315)은 상기 제2 보호 스페이서막(310)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 충전 라인 패턴(315)은 실리콘 산화물로 형성될 수 있다.
도 27a 내지 도 27c를 참조하면, 상기 충전 라인 패턴(315)을 패터닝하여 오목부들 및 충전 패턴들(315a)을 형성할 수 있다. 상기 오목부들을 채우는 펜스 절연막을 기판(100) 상에 형성하고, 상기 펜스 절연막을 평탄화시키어 상부 절연 펜스들(320)을 형성할 수 있다. 상기 상부 절연 펜스들(320)의 하부면 및 양 측벽들은 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 위치한 상기 제2 제2 보호 스페이서막(310)에 의해 덮혀질 수 있다. 상기 상부 절연 펜스들(320)은 상기 충전 패턴들(315a)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 상부 절연 펜스들(320)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다. 상기 충전 패턴들(315a)은 상기 기저 도전 패드들(120) 위에(over) 각각 형성될 수 있다.
도 28a 내지 도 28c를 참조하면, 상기 충전 패턴들(315a)을 제거하여 예비 콘택홀들을 형성할 수 있다. 상기 각 예비 콘택홀은 상기 라인 패턴들(140) 사이의 상기 제2 보호 스페이서막(310)을 노출시킬 수 있다.
이어서, 상기 제2 보호 스페이서막(310), 제1 보호 스페이서막(305), 제1 층간 절연막(123)을 연속적으로 이방성 식각하여 콘택홀들(325), 제1 보호 스페이서들(300a) 및 제2 보호 스페이서들(310a)을 형성될 수 있다. 상기 각 콘택홀(325)은 상기 기저 도전 패드(120)를 노출시킬 수 있다. 상기 각 라인 패턴(140)의 일 측벽 상에 배치된 제1 및 제2 보호 스페이서들(300a, 310a)은 상기 희생 스페이서(305)를 둘러싸는 형태일 수 있다. 상기 상부 절연 펜스(320)의 아래에 상기 제2 보호 스페이서막의 일부(310r) 및 제1 보호 스페이서막의 일부(300r)이 잔존될 수 있다.
도 29a 내지 도 29c를 참조하면, 상기 콘택홀들(325)을 채우는 도전막을 기판(100) 상에 형성할 수 있으며, 상기 도전막을 패터닝하여 상기 각 콘택홀(325)을 채우는 콘택 플러그(330) 및 상기 콘택 플러그(330)의 상단으로부터 연장된 랜딩 패드(LP)를 형성할 수 있다. 상기 희생 스페이서(305)는 제1 부분 및 제2 부분을 포함한다. 상기 희생 스페이서(305)의 제1 부분은 상기 랜딩 패드(LP)에 의해 덮혀지고, 상기 희생 스페이서(305)의 제2 부분은 상기 랜딩 패드(LP)에 의해 덮혀지지 않는다. 상기 도전막의 패터닝 시에, 상기 희생 스페이서(305)의 상기 제2 부분에 인접한 상기 제1 및 제2 보호 스페이서들(300a, 310a)의 상단들이 식각될 수 있다. 이로 인하여, 상기 희생 스페이서(305)의 상기 제2 부분이 노출될 수 있다.
도 30a 내지 도 30c를 참조하면, 상기 희생 스페이서(305)의 상기 노출된 제2 부분을 통하여, 상기 희생 스페이서(305)를 등방성 식각 공정으로 제거한다. 이때, 상기 희생 스페이서(305)의 상기 제2 부분뿐만 아니라 상기 희생 스페이서(305)의 상기 제1 부분도 제거된다. 이로써, 공극(AGL)을 포함하는 스페이서 구조체(350)가 형성될 수 있다. 상기 공극(AGL)은 상기 제1 및 제2 보호 스페이서들(300a, 310a) 사이에 형성된다.
이어서, 도 25b 및 25c의 제2 층간 절연막(175)을 형성할 수 있다. 이로써, 상기 랜딩 패드(LP)에 의해 덮혀지지 않은 상기 공극(ALP)의 일부가 닫힐 수 있다. 이어서, 도 25a 내지 25c의 비아-플러그(175) 및 정보 저장부(DSP)를 형성할 수 있다. 이로써, 도 25a 내지 도 25d에 개시된 반도체 소자를 구현할 수 있다.
(제4 실시예)
본 실시예에서 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용하며, 설명의 편의를 위하여 동일한 구성 요소들에 대한 설명들은 생략하거나 간략히 설명한다. 본 실시예의 특징적인 부분들을 중심으로 설명한다.
도 31a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 31b는 도 31a의 A-A' 및 B-B'을 따라 취해진 단면도이며, 도 31c는 도 31a의 C-C' 및 D-D'을 따라 취해진 단면도이다. 도 31d는 도 31a의 공극의 길이 방향으로 취해진 단면도이다.
도 31a 내지 도 31d를 참조하면, 상술된 제1 내지 제3 실시예들에서 개시된 하부 절연 펜스(117) 및 기저 도전 패드(120)은 본 실시예에서 생략될 수 있다. 이 경우에, 상기 각 게이트 전극(GE) 상의 게이트 캡핑 절연 패턴(110a)의 상부면은 상기 기판(100)의 상부면과 실질적으로 동일한 높이에 위치할 수 있다. 상기 게이트 전극들(GE) 및 게이트 캡핑 절연 패턴들(110a)은 도 31a의 x축 방향과 평행하게 연장될 수 있다.
라인 패턴들(430)이 상기 게이트 전극들(GE)을 가로지를 수 있다. 예컨대, 상기 라인 패턴들(430)은 도 31a의 y축 방향과 평행하게 연장될 수 있다. 상기 각 라인 패턴(430)은 상기 라인 패턴(430)의 길이 방향으로 배열된 복수의 상기 제1 도핑된 영역들(112a) 상을 지날 수 있다. 상기 각 라인 패턴(430)은 차례로 적층된 도전 배선(420) 및 하드마스크 패턴(425)을 포함할 수 있다. 도 31c에 개시된 바와 같이, 상기 도전 배선(420)은 기저 도전 패턴(405a) 및 배선-콘택부(410a)를 포함할 수 있다. 상기 배선-콘택부(410a)의 상부면은 상기 기저 도전 패턴(405a)의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 배선-콘택부(410a)는 상기 기저 도전 패턴(405a)과 접촉될 수 있다. 상기 배선-콘택부(410a)는, 상기 라인 패턴(430)의 길이 방향으로 연장된 상기 기저 도전 패턴(405a)의 양 측벽들에 각각 정렬된 양 측벽들을 포함할 수 있다. 상기 배선-콘택부(410a)는 상기 제1 도핑된 영역(112a)과 접속될 수 있다. 절연 패턴(402a)이 상기 기저 도전 패턴(405a)과 상기 기판(100) 사이에 배치될 수 있다. 특히, 상기 절연 패턴(402a)은 상기 기저 도전 패턴(405a)과 상기 제2 도핑된 영역(112b) 사이에 배치될 수 있다.
상기 도전 배선(420a)은 상기 기저 도전 패턴(405a) 및 배선-콘택부(410a) 상에 차례로 적층된 배리어 도전 패턴(412a) 및 금속 패턴(415a)을 더 포함할 수 있다. 상기 배리어 도전 패턴(412a) 및 금속 패턴(415a)의 각각은 상기 기저 도전 패턴(405a)의 상기 양 측벽들 및 상기 배선-콘택부(410a)의 상기 양 측벽들에 각각 정렬된 양 측벽들을 포함할 수 있다. 상기 기저 도전 패턴(405a) 및 배선-콘택부(410a)는 도핑된 반도체 물질(ex, 도핑된 실리콘)로 형성될 수 있다. 상기 배리어 도전 패턴(412a)은 전이 금속(ex, 티타늄, 탄탈륨) 및/또는 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈륨등)을 포함할 수 있다. 상기 금속 패턴(415a)은 텅스텐 또는 알루미늄 등을 포함할 수 있다. 일 실시예에 따르면, 상기 도전 배선(420)은, 상기 배리어 도전 패턴(412a)과 상기 기저 도전 패턴(405a) 사이 및 상기 배리어 도전 패턴(412a)과 상기 배선-콘택부(410a) 사이에 개재된 오믹층을 더 포함할 수 있다. 상기 도전 배선(420)의 오믹층은 금속-반도체 화합물(예컨대, 금속 실리사이드)을 포함할 수 있다.
상기 라인 패턴(430)의 하드마스크 패턴(425)은 상술된 제1 실시예의 상기 하드 마스크 패턴(137)과 실질적으로 동일한 물질로 형성될 수 있다.
절연 펜스들(465)이 상기 라인 패턴들(420)을 나란히 가로지를 수 있다. 예컨대, 상기 절연 펜스들(465)은 상기 x축 방향으로 연장될 수 있다. 상기 절연 펜스들(465)은 아래로 연장되어 그 아래의 상기 라인 패턴들(430) 사이의 공간들을 각각 채울 수 있다. 상기 절연 펜스들(465)은 상기 y축 방향으로 서로 이격 된다. 상기 절연 펜스(465) 아래의 상기 하드 마스크 패턴(420)의 상부면은 상기 절연 펜스(465) 옆의 하드 마스크 패턴(420)의 상부면 보다 낮게 리세스될 수 있다. 이로써, 상기 절연 펜스(465)의 상부면은 상기 절연 펜스(465) 옆의 하드 마스크 패턴(420)의 상부면과 실질적으로 공면을 이룰 수 있다.
콘택 플러그가 인접한 한 쌍의 라인 패턴들(430) 사이 및 인접한 한 쌍의 상기 절연 펜스들(465) 사이에 정의된 콘택홀(470a) 내에 배치될 수 있다. 도 31a에 개시된 바와 같이, 복수의 상기 콘택 플러그들이 상기 한 쌍의 라인 패턴들(430) 사이에 배치될 수 있으며, 상기 절연 펜스들(465)이 상기 보수의 콘택 플러그들 사이에 각각 배치될 수 있다.
상기 콘택 플러그는 차례로 적층된 하부 플러그(475) 및 상부 플러그(490c)를 포함할 수 있다. 상기 하부 플러그(475)는 상기 제2 도핑된 영역(112b)과 접속될 수 있다. 상기 하부 플러그(475)는 제1 도전 물질을 포함할 수 있으며, 상기 상부 플러그(490c)는 상기 제1 도전 물질과 다른 제2 도전 물질을 포함할 수 있다. 특히, 상기 상부 플러그(490c)의 제2 도전 물질은 상기 하부 플러그(475)의 제1 도전 물질 보다 낮은 비저항을 가질 수 있다. 예컨대, 상기 하부 플러그(475)는 도핑된 반도체 물질(ex, 도핑된 실리콘)을 포함할 수 있으며, 상기 상부 플러그(490c)는 차례로 적층된 배리어 패턴(485c) 및 금속 패턴(487c)을 포함할 수 있다. 상기 상부 플러그(490c)의 배리어 패턴(485c)은 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈륨 등) 및 전이 금속(ex, 티타늄, 탄탈륨 등)을 포함할 수 있으며, 상기 상부 플러그(490c)의 금속 패턴(487c)은 텅스텐 및/또는 알루미늄 등을 포함할 수 있다. 이에 더하여, 상기 콘택 플러그는 상기 하부 및 상부 플러그들(475, 490c) 사이에 개재된 오믹층(483)을 더 포함할 수 있다. 상기 오믹층(483)은 금속-반도체 화합물(ex, 금속 실리사이드 등)을 포함할 수 있다.
공극(AGa)이 상기 하부 플러그(475) 및 상기 각 라인 패턴(430) 사이에 배치될 수 있다. 평면적 관점에서 상기 공극(AGa)은 상기 각 라인 패턴(430)의 측벽을 따라 연장된 라인 형태일 수 있다. 다시 말해서, 한 쌍의 상기 공극들(AGa)이 상기 하부 플러그(475)와 상기 하부 플러그(475) 일측의 라인 패턴(430) 사이, 및 상기 하부 플러그(475) 타측의 라인 패턴(430) 사이에 각각 배치될 수 있다. 상술된 제2 실시예와 다르게, 상기 한 쌍의 공극들(AGa)은 서로 분리 되어 있다. 다시 말해서, 상기 하부 플러그(475)와 상기 절연 펜스(465) 사이에는 상기 공극(AGa)이 존재하지 않을 수 있다. 예컨대, 상기 하부 플러그(475)는 상기 절연 펜스(465)와 접촉될 수 있다.
캡핑 스페이서(480)가 상기 상부 플러그(490c)와 상기 상부 플러그(490c) 양측에 위치한 상기 한 쌍의 라인 패턴들(430) 사이에 배치될 수 있다. 상기 캡핑 스페이서(480)는 상기 한 쌍의 공극들(AGa)의 상단들을 닫을 수 있다. 상기 캡핑 스페이서(480)는 상기 상부 플러그(490)의 측벽을 둘러싸는 형태일 수 있다. 즉, 상기 캡핑 스페이서(480)는 평면적 관점에서 폐루프 형태를 가질 수 있다. 상기 캡핑 스페이서(480)는 상기 콘택홀(470a)의 내측벽의 윗부분과 상기 상부 플러그(490c) 사이에 개재될 수 있다. 일 실시예에서, 상기 캡핑 스페이서(480)는 상기 하부 플러그(475)의 상부면의 가장자리를 덮을 수 있다. 이 경우에, 상기 상부 플러그(490c)는 상기 하부 플러그(475)의 상부면의 중앙부를 통하여 상기 하부 플러그(475)에 연결될 수 있다. 상기 캡핑 스페이서(480)은 절연 물질로 형성된다. 예컨대, 상기 캡핑 스페이서(480)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
상술된 바와 같이, 본 실시예에서, 상술된 제1 내지 제3 실시예들의 기저 도전 패드들(120)이 생략될 수 있다. 이 경우에, 도 31b에 개시된 바와 같이, 상기 공극(AGa)의 하단은 아래로 연장되어, 상기 도전 배선(420)의 배선-콘택부(410a) 옆에도 배치될 수 있다.
일 실시예에 따르면, 도 31a, 도 31b, 및 도 31c에 개시된 바와 같이, 상기 공극(AGa)은 상기 라인 패턴(430)의 길이 방향으로 상기 라인 패턴(430)의 측벽을 따라 연장되어, 상기 절연 펜스(465) 아래에 배치될 수도 있다. 이로써, 상기 라인 패턴(430)의 길이 방향(즉, y축 방향)으로 이웃한 하부 플러그들(475)과 이들의 일측에 위치한 라인 패턴(430) 사이의 공극들(AGa)은 상기 절연 펜스(465) 아래에 위치한 상기 공극(AGa) 서로 연결될 수 있다. 이와 마찬가지로, 상기 이웃한 하부 플러그들(475)과 이들의 타측에 위치한 라인 패턴(430) 사이의 공극들(AGa)도 서로 연결될 수 있다.
일 실시예에 따르면, 도 31a 및 도 31d에 개시된 바와 같이, 상기 하부 플러그(475)와 상기 각 라인 패턴(430) 사이의 공극(AGa)는 제1 높이(H1)를 가질 수 있으며, 상기 절연 펜스(465) 아래의 상기 공극(AGa)은 제2 높이(H2)를 가질 수 있다. 이때, 상기 제1 높이(H1)는 상기 제2 높이(H2)와 다를 수 있다. 상기 제1 높이(H1)가 상기 제2 높이(H2) 보다 클 수 있다. 이에 따라, 상기 이웃한 하부 플러그들(475)과 상기 각 라인 패턴(430) 사이의 공극들(AGa)의 윗 영역들은 상기 절연 펜스(465)에 의하여 서로 분리될 수 있으며, 상기 공극들(AGa)의 아랫 영역들은 서로 연결될 수 있다. 도 31d에 개시된 바와 같이, 상기 절연 펜스(465) 아래의 공극(AGa)의 높이는 위치에 따라 달라질 수 있다. 예컨대, 상기 절연 펜스(465)의 가장자리 아래에 위치한 공극(AGa)의 높이는 상기 절연 펜스(465)의 중앙 아래에 위치한 공극(AGa)의 높이 보다 클 수 있다. 상기 절연 펜스(465)의 중앙 아래에 위치한 공극(AGa)이 실질적으로 가장 작은 높이를 가질 수 있다.
계속해서, 도 31a 내지 도 31d를 참조하면, 제1 보호 스페이서(435a)가 상기 콘택 플러그와 상기 각 라인 패턴(430) 사이에 개재될 수 있으며, 제2 보호 스페이서(445a)가 상기 제1 보호 스페이서(435a) 및 상기 콘택 플러그 사이에 개재될 수 있다. 일 실시예에서, 상기 제2 보호 스페이서(445a)는 상기 제1 보호 스페이서(435a) 및 상기 하부 플러그(475) 사이에 배치될 수 있다. 즉, 상기 제2 보호 스페이서(445a)의 상단은 상기 라인 패턴(430)의 상부면 보다 낮을 수 있다. 상기 공극(AGa)은 상기 제1 및 제2 보호 스페이서들(435a, 445a) 사이에 개재될 수 있다. 상기 제1 보호 스페이서(435a)의 하단이 옆으로 연장되어, 상기 공극(AGa)의 하단을 닫을 수 있다. 즉, 상기 공극(AGa)은 상기 제1 및 제2 보호 스페이서들(435a, 445a) 및 상기 캡핑 스페이서(480)에 의해 둘러싸일 수 있다.
상기 공극(AGa)과 같이, 상기 제1 및 제2 보호 스페이서들(435a, 445a)도 상기 라인 패턴(430)의 길이 방향으로 연장되어, 상기 절연 펜스(430) 아래에도 배치될 수 있다. 일 실시예에 따르면, 상기 절연 펜스(430) 아래의 제2 보호 스페이서(445a)의 높이는 상기 하부 플러그(475) 옆의 상기 제2 보호 스페이서(445a) 보다 작은 높이를 가질 수 있다. 상기 제1 및 제2 보호 스페이서들(435a, 445a)은 절연 물질로 형성된다. 예컨대, 상기 제1 및 제2 보호 스페이서들(435a, 445a)은 실리콘 질화물 및/또는 실리콘 산화질화물 등을 포함할 수 있다.
랜딩 패드(490L)가 상기 상부 플러그(490c)의 상단으로부터 상기 콘택홀(470a) 외부로 연장될 수 있다. 본 실시예에서, 도면들에 개시된 바와 같이, 상기 랜딩 패드(490L)는 상기 콘택 플러그에 대하여 실질적으로 대칭적인 구조를 가질 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 상기 랜딩 패드(490L)는 상술된 제1 실시예와 같이 상기 콘택 플러그에 대하여 비대칭적인 구조를 가질 수도 있다. 상기 랜딩 패드(490L)는 상기 상부 플러그(490c)와 동일한 물질로 형성될 수 있다. 예컨대, 상기 랜딩 패드(490L)는 차례로 적층된 배리어 패턴(485L) 및 금속 패턴(487L)을 포함할 수 있다. 상기 랜딩 패드(490L)의 상기 배리어 패턴(485L) 및 금속 패턴(487L)은 상기 상부 플러그(490c)의 배리어 패턴(485c) 및 금속 패턴(487c)과 각각 동일한 물질로 형성될 수 있으며 이들로부터 각각 연장될 수 있다.
층간 절연막(173)이 상기 랜딩 패드들(490L)을 포함하는 기판(100) 상에 배치될 수 있으며, 비아-플러그들(175)이 상기 층간 절연막(173)을 관통하여 상기 랜딩 패드들(490L)에 각각 접속될 수 있다. 데이터 저장부들(DSP)이 상기 층간 절연막(173) 상에 배치되어 상기 비아-플러그들(175)에 각각 접속될 수 있다. 상기 데이터 저장부(DSP)는 도 3a 및 도 3b를 참조하여 설명한 정보 저장부들(DSP, DSP') 중에서 어느 하나일 수 있다.
본 실시예에 따른 반도체 소자에서, 상기 공극(AGa)이 상기 하부 플러그(475) 및 상기 라인 패턴(430), 특히, 도전 배선(420) 사이에 배치된다. 이로써, 상기 하부 플러그(475) 및 상기 도전 배선(420) 사이의 기생 정전용량이 감소되어, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 기생 정전용량이 감소됨으로써, 상기 콘택 플러그와 상기 라인 패턴(430)간의 간격을 감소시킬 수 있다. 이로써, 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
한편, 본 실시예에 따른 상기 절연 펜스들(465)의 기술적 특징은 상술된 제1 내지 제3 실시예들의 상부 절연 펜스들(147, 320)에 적용될 수도 있다. 예컨대, 상기 제1 내지 제3 실시예들의 상부 절연 펜스들(147, 320)은 본 실시예에 따른 상기 절연 펜스들(465)로 대체될 수 있다.
도 32a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 일 변형예를 설명하기 위하여 도 31a의 A-A' 및 B-B'을 따라 취해진 단면도이다. 도 32b는 도 32a의 변형예의 공극을 설명하기 위하여 도전 라인 레벨에서의 평면도이다. 도 32c는 도 32a의 변형예의 공극을 설명하기 위하여 공극의 길이 방향으로 취해진 단면도이다.
도 32a 내지 도 32c를 참조하면, 인접한 한 쌍의 상기 라인 패턴들(430) 사이에 복수의 콘택 플러그들이 배치되고, 한 쌍의 공극들(AGb)이 상기 각 콘택 플러그와 상기 한 쌍의 라인 패턴들(430) 사이에 각각 배치될 수 있다. 상기 각 공극(AGb)은 상기 콘택 플러그의 하부 플러그(475) 및 상기 라인 패턴(430) 사이에 배치될 수 있다. 상기 한 쌍의 라인 패턴들(430)과 상기 각 하부 플러그(475) 사이에 각각 배치된 상기 한 쌍의 공극들(AGb)은 서로 분리된다. 이에 더하여, 본 변형예에 따르면, 상기 한 쌍의 라인 패턴들(430) 사이에서 이웃한 하부 플러그들(475)과 상기 이웃한 하부 플러그들(475) 일측의 일 라인 패턴(430) 사이에 개재된 공극들(AGb)은 서로 완전히 분리될 수 있다.
좀 더 구체적으로, 일 라인 패턴(430)과 상기 하부 플러그들(475) 사이에 각각 배치된 공극들(AGb)은 상기 일 라인 패턴(430)의 길이 방향을 따라 배열되고 서로 완전히 분리될 수 있다. 도 32b 및 도 32c에 개시된 바와 같이, 상기 일 라인 패턴(430)과 상기 하부 플러그들(475) 사이에 각각 배치된 공극들(AGb)은 절연 펜스들(465')에 의해 서로 완전히 분리될 수 있다. 즉, 상기 공극(AGb)은 상기 하부 플러그(475)와 상기 일 라인 패턴(430) 사이, 및 서로 인접한 절연 펜스들(465') 사이에 한정적으로(confinedly) 배치될 수 있다.
이와 유사하게, 도 32a 및 도 32b에 개시된 바와 같이, 상기 일 라인 패턴(430)과 상기 하부 플러그들(475) 사이에 각각 개재된 제2 보호 스페이서들(445b)도 상기 절연 펜스들(465')에 의해 완전히 분리될 수 있다. 상기 제2 보호 스페이서(445b)는 상기 하부 플러그(475)의 일 측벽에 인접할 수 있다. 상기 공극(AGb0은 상기 제2 보호 스페이서(445b)와 상기 라인 패턴(430)에 인접한 상기 제1 보호 스페이서(435a) 사이에 개재될 수 있다.
도 33은 본 발명의 또 다른 실시예에 따른 반도체 소자의 다른 변형예를 설명하기 위하여 도 31a의 A-A'을 따라 취해진 단면도이다.
도 33을 참조하면, 본 변형예에서 캡핑 스페이서(480a)는 차례로 적층된 제1 서브-스페이서(478a, first sub-spacer) 및 제2 서브-스페이서(479a)를 포함할 수 있다. 상기 제1 및 제2 서브-스페이서들(478a, 479a)은 절연 물질로 형성된다. 이때, 상기 제1 서브-스페이서(478a)의 밀도는 상기 제2 서브-스페이서(479a)의 밀도와 다를 수 있다. 일 실시예에 따르면, 상기 제1 서브-스페이서(478a)의 밀도는 상기 제2 서브-스페이서(479a)의 밀도 보다 작을 수 있다. 이로써, 상기 제1 서브-스페이서(478a)의 단차도포성이 상기 제2 서브-스페이서(479a)의 단차도포성 보다 열악할 수 있다. 예컨대, 상기 제1 서브-스페이서(478a)는 다공성의 실리콘 질화물(porous silicon nitride)로 형성될 수 있으며, 상기 제2 서브-스페이서(479a)는 상기 제1 서브-스페이서(478a) 보다 높은 밀도를 갖는 실리콘 질화물로 형성될 수 있다.
다음으로, 본 실시예에 따른 반도체 소자의 제조 방법들을 도면들을 참조하여 설명한다.
도 34a 내지 도 45a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 34b 내지 도 45b는 각각 도 34a 내지 도 45a의 A-A' 및 B-B'을 따라 취해진 단면도들이다. 도 34c 내지 도 45c는 각각 도 34a 내지 도 45a의 C-C' 및 D-D'을 따라 취해진 단면도들이다. 도 38d는 도 38a의 희생 스페이서의 길이 방향을 따라 취해진 단면도이다. 도 39d는 도 38a의 희생 스페이서의 길이 방향을 따라 취해진 단면도이다.
도 34a 내지 도 34c를 참조하면, 활성부들(ACT), 게이트 전극들(GE), 게이트 캐핑 절연 패턴들(110a), 및 도핑된 영역들(112a, 112b)을 포함하는 기판(100) 상에 절연막(402)을 형성할 수 있다. 게이트 캐핑 절연 패턴들(110a)의 상부면들은 상기 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 절연막(402)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화 질화물 등을 포함할 수 있다. 일 실시예에 따르면, 상기 절연막(402)은 주변회로 영역(미도시함) 내 트랜지스터들의 게이트 절연막에 해당할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 절연막(402) 상에 기저 도전막(405, base conductive layer)을 형성할 수 있다. 예컨대, 상기 기저 도전막(405)은 도펀트로 도핑된 반도체 물질(ex, 도프트 실리콘)로 형성될 수 있다. 일 실시예에서, 상기 기저 도전막(405) 상에 식각 정지막(미도시함)을 형성할 수 있다. 상기 식각 정지막은 산화물, 질화물, 및/또는 산화 질화물 등을 포함할 수 있다. 상기 식각 정지막, 상기 기저 도전막(405) 및 절연막(402)을 연속적으로 패터닝하여 상기 제1 도핑된 영역들(112a)을 각각 노출시키는 홀들(407)을 형성할 수 있다. 상기 각 홀(407)의 바닥면은 상기 기판(100)의 상부면(예컨대, 상기 홀(407)에 노출되지 않은 상기 활성부(ACT)의 상부면) 보다 낮게 리세스될 수 있다.
이어서, 상기 홀들(407)을 채우는 콘택-도전막을 기판(100) 상에 형성하고, 상기 콘택-도전막을 상기 식각 정지막이 노출될 때까지 평탄화시키어, 상기 홀들(407)을 각각 채우는 콘택 도전 패턴들(410, filling conductive pattern)을 형성할 수 있다. 이어서, 상기 식각 정지막을 제거하여, 상기 기저 도전막(405)을 노출시킬 수 있다. 상기 각 콘택 도전 패턴(410)은 상기 각 홀(407)에 노출된 상기 제1 도핑된 영역(112a)과 접속될 수 있다.
도 34b 및 도 34c에 개시된 바와 같이, 상기 콘택 도전 패턴들(410)의 상부면들은 상기 기저 도전막(405)의 상부면과 실질적으로 동일한 높이에 위치할 수 있다. 상기 콘택 도전 패턴들(410)의 측벽들은 상기 홀들(407)의 측벽들을 이루는 상기 기저 도전막(405)과 접촉될 수 있다. 상기 콘택 도전 패턴들(410)은 도펀트로 도핑된 반도체 물질(ex, 도프트 실리콘)으로 형성될 수 있다.
도 35a 내지 도 35c를 참조하면, 배리어 도전막 및 금속막을 상기 기저 도전막(405) 및 상기 콘택 도전 패턴들(410)을 갖는 기판(100) 상에 차례로 형성할 수 있다. 상기 배리어 도전막은 상기 기저 도전막(405) 및 상기 콘택 도전 패턴들(410)과 접속될 수 있다. 상기 금속막 상에 하드마스크막을 형성할 수 있다.
상기 하드마스크막, 금속막, 배리어 도전막, 기저 도전막(405), 콘택 도전 패턴들(410) 및 상기 절연막(402)을 연속적으로 패터닝하여, x축 방향으로 나란히 연장된 라인 패턴들(430)을 형성할 수 있다. 상기 각 라인 패턴(430) 아래에 절연 패턴(402)이 형성될 수 있다.
상기 각 라인 패턴(430)은 차례로 적층된 도전 배선(420) 및 하드마스크 패턴(425)을 포함할 수 있다. 상기 도전 배선(420)은 기저 도전 패턴(405a) 및 배선-콘택부(410a, wire-contact part)를 포함할 수 있다. 상기 기저 도전 패턴(405a)은 상기 기저 도전막(405)의 일부분에 해당하고, 상기 배선-콘택부(410a)는 상기 콘택 도전 패턴(410)의 일부분에 해당한다. 상기 기저 도전 패턴(405a)은 상기 절연막(402) 상에 배치되며, 상기 배선-콘택부(410a)는 상기 제1 도핑된 영역(112a)과 접속된다. 상기 기저 도전 패턴(405a)은 상기 배선-콘택부(410a)와 옆으로 접촉될 수 있다. 상기 배선-콘택부(410a)는 상기 x축 방향으로 상기 기저 도전 패턴(405a)의 양 측벽들에 각각 정렬된 양 측벽들을 갖는다. 상기 도전 배선(420)은 상기 기저 도전 패턴(405a) 및 상기 배선-콘택부(410a) 상에 차례로 적층된 배리어 도전 패턴(412a) 및 금속 패턴(415a)을 더 포함할 수 있다.
도 36a 내지 도 36c를 참조하면, 상기 라인 패턴들(430)을 갖는 기판(100) 상에 제1 보호 스페이서막(435)을 콘포말하게 형성할 수 있다. 이로써, 상기 제1 보호 스페이서막(435)은 상기 각 라인 패턴(430)의 양 측벽들 및 상부면을 덮을 수 있다. 상기 제1 보호 스페이서막(435)을 갖는 기판(100) 상에 희생 스페이서막을 콘포말하게 형성하고, 상기 희생 스페이서막에 에치백 공정을 수행하여, 상기 각 라인 패턴(430)의 양 측벽들 상에 희생 스페이서들(440)을 각각 형성할 수 있다. 이어서, 제2 보호 스페이서막(445)이 상기 희생 스페이서들(440)을 갖는 기판(100) 상에 콘포말하게 형성될 수 있다. 상기 희생 스페이서들(440)은 상기 제1 및 제2 보호 스페이서들(435, 445)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 제1 및 제2 보호 스페이서막들(435, 445)는 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있으며, 상기 희생 스페이서들(440)은 실리콘 산화물로 형성될 수 있다.
도 37a 내지 도 37c를 참조하면, 이어서, 충전막을 기판(100) 전면 상에 형성하여, 상기 라인 패턴들(430) 사이의 공간들을 채운다. 상기 충전막을 평탄화시키어 충전 라인 패턴들(450, filling line patterns)을 형성할 수 있다. 상기 각 충전 라인 패턴(450)은 인접한 한 쌍의 상기 라인 패턴들(430) 사이의 상기 공간을 채운다. 상기 충전 라인 패턴들(450)은 서로 이격될 수 있다. 따라서, 상기 충전 라인 패턴들(450)은 상기 라인 패턴들(430)과 평행하게 연장될 수 있다. 상기 충전 라인 패턴들(450)은 실리콘 산화물로 형성될 수 있다.
이어서, 상기 충전 라인 패턴들(450)을 갖는 상기 기판(100) 상에 캡핑 마스크막을 형성하고, 상기 캡핑 마스크막을 패터닝하여 캡핑 마스크 패턴들(455)을 형성할 수 있다. 상기 캡핑 마스크 패턴들(455)은 상기 충전 라인 패턴들(450) 및 상기 라인 패턴들(430)을 가로지를 수 있다. 예컨대, 상기 캡핑 마스크 패턴들(455)은 y축 방향으로 연장될 수 있다. 상기 캡핑 마스크 패턴들(455)은 상기 x축 방향으로 서로 이격된다. 이로써, 상기 캡핑 마스크 패턴들(455) 사이에 라인형 개구부들(457)이 정의될 수 있다. 상기 각 라인형 개구부(457)는 서로 인접한 한 쌍의 상기 캡핑 마스크 패턴들(455) 사이에 정의되며, 상기 충전 라인 패턴들(450)의 일부분들 및 상기 라인 패턴들(430) 상의 제2 보호 스페이서막(445)의 일부분들을 노출시킬 수 있다. 상기 각 캡핑 마스크 패턴(455)은 상기 각 게이트 전극(GE) 및 상기 각 게이트 캡핑 절연 패턴(110a)과 중첩될 수 있다.
상기 캡핑 마스크 패턴(455)은 상기 제1 및 제2 보호 스페이서막들(435, 445), 상기 라인 패턴(430)의 하드마스크 패턴(425), 및 충전 라인 패턴(450)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다.
일 실시예에 따르면, 주변회로 영역(미도시함) 상에 상기 캡핑 마스크막이 잔존될 수 있다. 상기 캡핑 마스크막은, 상기 주변회로 영역에 배치된 상기 충전 라인 패턴(450)과 동일한 물질로 형성된 구조물을 보호할 수 있다.
도 38a 내지 38d를 참조하면, 상기 충전 라인 패턴(450) 아래의 제2 보호 스페이서막(445)이 노출될 때까지, 상기 캡핑 마스크 패턴들(455)을 식각 마스크들로 사용하여 상기 노출된 충전 라인 패턴들(450)을 식각한다. 이에 따라, 펜스-오목부들(460, fence concave regions) 및 충전 필라 패턴들(450a, filling pillar patterns)이 형성될 수 있다.
상기 충전 필라 패턴들(450a)은 상기 캡핑 마스크 패턴들(455) 아래에 배치되며, 서로 이격된다. 상기 각 충전 필라 패턴들(450a)은 상기 각 제2 도핑된 영역(112b)의 적어도 일부분과 중첩될 수 있다.
상기 펜스-오목부들(460)의 형성 시에, 상기 각 라인형 개구부(457)에 의해 노출된 상기 제2 보호 스페이서막(445), 제1 보호 스페이서막(435), 하드마스크 패턴들(425), 및 희생 스페이서들(440)의 일부분들이 리세스될 수 있다. 이때, 상기 하드마스크 패턴(425) 아래의 상기 도전 배선(420)은 노출되지 않는 것이 바람직하다. 이에 따라, 상기 각 라인형 개구부(457) 아래에 형성된 상기 펜스-오목부(460)는 그루브 영역 및 홀 영역들을 포함할 수 있다. 상기 펜스-오목부(460)의 그루브 영역은 상기 리세스된 하드마스크 패턴들(425) 위에 배치될 수 있으며, 상기 캡핑 마스크 패턴들(455)과 평행하게 연장되어, 상기 라인 패턴들(430)을 가로지를 수 있다. 상기 펜스-오목부(460)의 홀 영역들은 상기 각 라인형 개구부(457) 아래의 상기 라인 패턴들(430) 사이에 정의될 수 있다. 상기 펜스-오목부(460)의 상기 각 홀 영역은 서로 인접한 한 쌍의 상기 라인 패턴들(430) 및, 상기 인접한 한 쌍의 상기 라인 패턴들(430) 사이에 배치되고 서로 인접한 한 쌍의 상기 충전 필라 패턴들(450a) 사이에 정의될 수 있다.
상기 펜스-오목부들(460) 및 상기 충전 필라 패턴들(450a)의 형성을 위한 상기 식각 공정은 상기 기판(100)에 실질적으로 수직한 우세한 이방성 식각성을 가질 수 있다. 이에 더하여, 상기 식각 공정은 측방 식각성(lateral etching characteristic)도 가질 수 있다. 상기 측벽 식각성에 의하여 상기 희생 스페이서(440)의 측벽을 덮는 상기 제2 보호 스페이서막(445)이 더 리세스될 수 있다. 이로써, 상기 라인 패턴(430)의 측벽 상의 상기 희생 스페이서(440) 및 제2 보호 스페이서막(445)은 상기 리세스된 하드마스크 패턴(425)의 상부면 보다 더 낮게 리세스될 수 있다. 도 38d는 상기 희생 스페이서(440)의 길이 방향으로 취해진 상기 희생 스페이서(440)의 단면도를 보여준다. 도 38d에 개시된 바와 같이, 상기 라인형 개구부(457)의 중앙 영역 아래의 상기 희생 스페이서(440)가 상기 라인형 개구부(457)의 가장자리 영역 아래의 상기 희생 스페이서(440) 보다 더 낮게 리세스될 수 있다. 일 실시예에 따르면, 도 38b에 개시된 바와 같이, 상기 펜스-오목부(460) 아래의 상기 희생 스페이서(440)는 상기 라인 패턴(430) 내 도전 배선(420)의 상부면 보다 낮게 리세스될 수 있다.
도 39a 내지 도 39d를 참조하면, 펜스-절연막을 상기 기판(100) 상에 형성하여, 상기 펜스-오목부들(460)을 채울 수 있다. 상기 펜스-절연막을 상기 캡핑 마스크 패턴들(455)이 노출될 때까지 평탄화시키어, 상기 펜스-오목부들(460)을 각각 채우는 절연 펜스들(465)을 형성할 수 있다. 상기 캡핑 마스크 패턴들(455)은 또한 상기 절연 펜스들(465)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 절연 펜스들(465)은 상기 충전 필라 패턴들(450a)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 캡핑 마스크 패턴(455)은 반도체 물질(ex, 폴리실리콘 등)로 형성될 수 있으며, 상기 절연 펜스들(465)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다. 일 실시예에 따르면, 상기 절연 펜스들(465)의 상부면들은 상기 캡핑 마스크 패턴들(455)의 상부면들 보다 낮을 수 있다. 이때, 상기 절연 펜스들(465)의 상부면들은 상기 충전 필라 패턴들(450a)의 상부면들 보다 높을 수 있다.
상기 절연 펜스(465)는 상기 펜스-오목부(460)에 노출된 상기 희생 스페이서들(440)의 리세스된 부분들을 덮을 수 있다.
한편, 상술된 캡핑 마스크 패턴(455)를 이용한 펜스-오목부들(460)의 형성 방법 및 절연 펜스(465)의 형성 방법은 상술된 제1 내지 제3 실시예들에도 적용될 수 있다. 즉, 상술된 제1 내지 제3 실시예들의 상부 절연 펜스들(147, 320)의 형성 방법들은 상술된 캡핑 마스크 패턴(455)를 이용한 펜스-오목부들(460)의 형성 방법 및 절연 펜스(465)의 형성 방법으로 대체될 수 있다.
도 40a 내지 도 40c를 참조하면, 상기 캡핑 마스크 패턴들(455)을 제거하여, 상기 충전 필라 패턴들(450a)을 노출시킬 수 있다. 일 실시예에 따르면, 이 경우에 상기 주변회로 영역(미도시함)을 덮는 상기 캡핑 마스크막은 잔존될 수 있다.
도 41a 내지 도 41c를 참조하면, 상기 노출된 충전 필라 패턴들(450a)을 제거하여, 예비 콘택홀들(470)을 형성할 수 있다. 상기 충전 필라 패턴들(450a)은 등방성 식각 공정(예컨대, 습식 식각 공정)으로 제거될 수 있다. 상기 예비 콘택홀(470)은 상기 충전 필라 패턴(450a)이 제거된 영역에 해당한다. 상기 예비 콘택홀(470)은 서로 인접한 한 쌍의 상기 라인 패턴들(430) 및 서로 인접한 한 쌍의 상기 절연 펜스들(465)에 의해 둘러싸인다. 상기 예비 콘택홀(470)의 바닥면은 상기 제1 보호 스페이서막(445)으로 형성될 수 있다.
일 실시예에 따르면, 상기 예비 콘택홀들(470)을 형성한 후에, 상기 주변회로 영역(미도시함) 내 잔존된 상기 캡핑 마스크막을 제거할 수 있다. 상기 주변회로 영역 내 잔존된 상기 캡핑 마스크막은 상기 예비 콘택홀들(470)을 형성하는 동안에 상기 주변회로 영역 내 상기 충전 필라 패턴(450a)과 동일한 물질로 형성된 구조물을 보호할 수 있다.
도 42a 내지 도 42c를 참조하면, 상기 예비 콘택홀들(470)을 형성한 후에, 상기 제2 및 제1 보호 스페이서막들(445, 435)을 연속적으로 이방성 식각한다. 이로써, 상기 예비 콘택홀들(470)의 바닥면 아래의 상기 제2 보호 스페이서막(445) 및 제1 보호 스페이서막(435)이 식각되어, 상기 제2 도핑된 영역들(112b)을 각각 노출시키는 콘택홀들(470a)이 형성할 수 있다. 또한, 상기 라인 패턴(430)의 각 측벽 상에 제1 보호 스페이서(435a) 및 제2 보호 스페이서(445a)가 형성될 수 있다. 즉, 상기 제1 보호 스페이서(435a), 상기 희생 스페이서(440a) 및 상기 제2 보호 스페이서(445a)가 상기 라인 패턴(430)의 각 측벽 상에 차례로 적층될 수 있다. 이때, 상기 절연 펜스들(465) 사이의 상기 희생 스페이서들(440)의 상단들이 노출된다.
도 43a 내지 도 43c를 참조하면, 이어서, 상기 콘택홀들(470a)을 채우는 제1 도전막을 형성하고, 상기 제1 도전막에 에치백 공정을 수행하여, 상기 각 콘택홀(470a)의 아랫 영역을 채우는 하부 플러그(475)를 형성할 수 있다. 상기 하부 플러그(475)는 상기 콘택홀(470a) 아래의 상기 제2 도핑된 영역(112b)와 접촉될 수 있다. 상기 하부 플러그(475)는 제1 도전 물질을 포함할 수 있다. 예컨대, 상기 하부 플러그(475)는 도핑된 반도체 물질(ex, 도핑된 실리콘)으로 형성될 수 있다.
상기 하부 플러그(475)의 형성을 위한 상기 에치백 공정 시에, 상기 콘택홀(470a)의 윗영역 양 측의 상기 제2 보호 스페이서들(445a)의 윗부분들이 리세스될 수 있다. 즉, 상기 에치백 공정은 우세한 이방성 식각성을 포함할 뿐만 아니라 측방 식각성도 포함할 수 있다. 상기 에치백 공정에 의해 상기 제2 보호 스페이서들(445a)의 윗부분들이 식각됨으로서, 상기 콘택홀(470a)의 상기 윗영역의 폭이 넓어질 수 있다.
일 실시예에 있어서, 도 43b에 개시된 바와 같이, 상기 하부 플러그(475)의 상부면은 상기 절연 펜스(465) 아래의 상기 리세스된 희생 스페이서(440)의 상단 보다 높을 수 있다. 또한, 상기 리세스된 제2 보호 스페이서(445a)의 상단도 상기 절연 펜스(465) 아래의 상기 리세스된 희생 스페이서(440)의 상단 보다 높을 수 있다.
도 44a 내지 도 44c를 참조하면, 상기 노출된 희생 스페이서들(440)을 제거하여, 공극들(AGa)을 형성할 수 있다. 상기 노출된 희생 스페이서들(440)은 등방성 식각 공정(예컨대, 습식 식각 공정)으로 제거될 수 있다. 이에 따라, 상기 절연 펜스(465) 아래의 리세스된 희생 스페이서들(440)도 제거될 수 있다. 이로써, 도 31a 내지 도 31d를 참조하여 설명한 상기 공극들(AGa)이 형성될 수 있다. 상기 하부 플러그들(475)은 상기 절연 펜스들(465)과 접촉되어 있다. 이로써, 상기 희생 스페이서들(440)의 제거하는 공정에서, 상기 하부 플러그들(475)은 상기 절연 펜스들(465)에 의해 지지될 수 있다.
도 45a 내지 도 45c를 참조하면, 상기 공극(AGa)을 갖는 기판(100) 상에 캡핑 스페이서막을 형성할 수 있다. 상기 캐핑 스페이서막은 낮은 단차도포성을 가질 수 있다. 이에 따라, 상기 캡핑 스페이서막은 상기 공극(AGa)을 채우지 않으며, 상기 공극(AGa)의 상단을 닫을 수 있다. 상기 캡핑 스페이서막은 절연 물질(예컨대, 실리콘 질화물 및/또는 실리콘 산화질화물)로 형성될 수 있다. 이어서, 상기 캐핑 스페이서막에 에치백 공정을 수행하여, 상기 콘택홀(470a)의 상기 윗영역의 측벽 상에 캡핑 스페이서(480)를 형성할 수 있다. 상기 캡핑 스페이서(480)는 상기 하부 플러그(475)의 상부면의 가장자리를 덮을 수 있다. 즉, 상기 하부 플러그(475)의 상부면의 중앙 영역이 노출될 수 있다.
도 31a 내지 도 31d를 다시 참조하면, 이어서, 상기 콘택홀(470a)의 윗 영역을 채우는 제2 도전막을 형성할 수 있다. 상기 제2 도전막은 상기 하부 플러그(475)의 상기 제1 도전 물질과 다른 제2 도전 물질을 포함할 수 있다. 예컨대, 상기 제2 도전막은 차례로 적층된 배리어막(예컨대, 전이 금속(ex, 티타늄, 탄탈륨), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈륨) 및 금속막(예컨대, 텅스텐, 알루미늄)을 포함할 수 있다. 일 실시예에 따르면, 상기 배리어막 내에 포함된 전이금속과 상기 하부 플러그(475)가 반응하여 오믹층(485)이 형성될 수 있다. 상기 제2 도전막을 패터닝하여, 상기 상부 플러그(490c) 및 상기 랜딩 패드(490L)을 형성할 수 있다.
이어서, 상기 층간 절연막(173), 상기 비아-플러그(175), 및 데이터 저장부(DSP)를 형성할 수 있다. 이로써, 도 31a 내지 도 31d에 개시된 반도체 소자를 구현할 수 있다.
다음으로, 도 32a 내지 도 32c에 개시된 반도체 소자의 제조 방법을 특징적인 부분들을 중심으로 설명한다.
도 46a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법의 일 변형예를 설명하기 위하여 평면도이다. 도 46b는 도 46a의 A-A' 및 B-B'을 따라 취해진 단면도이다. 도 46c는 도 46a의 희생 스페이서의 길이 방향을 따라 취해진 단면도이다. 이 방법은 도 34a 내지 37a, 도 34b 내지 도 37b, 및 도 34c 내지 도 37c를 참조하여 설명한 공정들을 포함할 수 있다.
도 37a 내지 도 37c 및 도 46a 내지 도 46c를 참조하면, 상기 캡핑 마스크 패턴들(455)을 식각 마스크로 사용하여 상기 충전 라인 패턴들(450)을 식각하여 펜스-오목부들(460')을 형성할 수 있다. 이때, 상기 라인형 개구부(457) 아래의 상기 희생 스페이서(440)가 제거되어, 상기 캐핑 마스크 패턴들(455) 아래에 각각 위치한 상기 희생 스페이서의 일부분들(440c)이 서로 완전히 분리될 수 있다. 또한, 상기 라인형 개구부(457) 아래의 상기 제2 보호 스페이서막(445)이 제거되어, 상기 캐핑 마스크 패턴들(455) 아래에 각각 위치한 상기 제2 보호 스페이서막(445)의 일부분들이 서로 분리될 수 있다.
이어서, 도 32a 내지 도 32c에 개시된 상기 절연 펜스들(465')을 상기 펜스-오목부들(460') 내에 각각 형성할 수 있다. 이 후의 후속 공정들은 도 40a 내지 도 45a, 도 40b 내지 도 45b, 및 도 40c 내지 도 45c과 동일하게 수행할 수 있다. 이어서, 도 32a 내지 도 32c의 상부 플러그(490c), 랜딩 패드(490L), 층간 절연막(173), 비아-플러그들(175) 및 데이터 저장부들(DSP)을 형성할 수 있다. 이로써, 도 32a 내지 도 32c에 개시된 반도체 소자를 구현할 수 있다.
다음으로, 도 33에 개시된 반도체 소자의 제조 방법을 설명한다.
도 47a 및 도 47b는 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 47a를 참조하면, 도 44a 내지 도 44c를 참조하여 설명한 공극들(AGa)을 형성 후에, 상기 기판(100) 상에 제1 서브-스페이서막(478)을 형성할 수 있다. 이어서, 상기 제1 서브-스페이서막(478) 상에 제2 서브-스페이서막(479)을 형성할 수 있다. 상기 제1 서브-스페이서막(478)의 단차도포성은 상기 제2 서브-스페이서막(479)의 단차도포성 보다 열악할 수 있다. 이로써, 열악한 단차도포성의 상기 제1 서브-스페이서막(478)에 의하여 상기 공극(AGa)의 상단은 실질적으로 닫힐 수 있으며, 상대적으로 좋은 단차도포성을 갖는 상기 제2 서브-스페이서막(479)에 의하여 상기 공극(AGa)의 상단의 커버링(covering) 효과를 강화시킬 수 있다. 예컨대, 상기 제1 서브-스페이서막(478)은 다공성의 실리콘 질화물로 형성될 수 있으며, 상기 제2 서브-스페이서막(479)은 상기 다공성의 실리콘 질화물 보다 높은 밀도를 갖는 실리콘 질화물로 형성될 수 있다.
도 47b를 참조하면, 상기 제2 및 제1 서브-스페이서막들(478, 479)에 에치백 공정을 수행하여 상기 콘택홀(470a)의 측벽의 윗부분 상에 캡핑 스페이서(480a)를 형성할 수 있다. 상기 캡핑 스페이서(480a)는 차례로 적층된 제1 서브-스페이서(478a) 및 제2 서브-스페이서(479a)를 포함할 수 있다. 도시된 바와 같이, 상기 제1 서브-스페이서(478a)는 'L'자 형태의 단면을 가질 수 있다. 이어서, 도 33에 개시된 상부 플러그(490c), 랜딩 패드(490L), 층간 절연막(173), 비아-플러그들(175) 및 데이터 저장부들(DSP)을 형성할 수 있다. 이로써, 도 33에 개시된 반도체 소자를 구현할 수 있다.
상술된 본 발명의 실시예들에 따른 반도체 소자들은 반도체 기억 소자들로 구현된다. 하지만, 본 발명은 여기에 한정되지 않는다. 상술된 실시예들에 따른 반도체 소자들의 라인 패턴들, 콘택 플러그들 및 공극들과 관련된 기술적 특징들은 로직 소자와 같은 비 메모리 소자들에도 적용될 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 48은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 48을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 49는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 49를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
140: 라인 패턴
160, 330: 콘택 플러그
LP, 240L: 랜딩 패드
AG, AGL, AGa, AGb: 공극
143a, 143a', 300a, 435: 제1 보호 스페이서
152, 152', 305, 440: 희생 스페이서
155, 155a, 310a, 445: 제2 보호 스페이서
DSP, DSP': 정보 저장부

Claims (20)

  1. 기판 상에 배치된 한 쌍의 라인 패턴들;
    상기 한 쌍의 라인 패턴들 사이에 배치된 콘택 플러그;
    상기 콘택 플러그와 상기 라인 패턴들 사이에 개재된 공극;
    상기 콘택 플러그의 상단으로부터 연장되어 상기 공극의 제1 부분을 덮는 랜딩 패드; 및
    적어도 상기 랜딩 패드에 의해 덮혀지지 않는 상기 공극의 제2 부분 상에 배치된 절연막을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 랜딩 패드에 의해 덮힌 상기 공극의 상기 제1 부분의 높이는 상기 랜딩 패드에 덮혀지지 않는 상기 공극의 상기 제2 부분의 높이 보다 큰 반도체 소자.
  3. 청구항 1에 있어서,
    상기 라인 패턴과 상기 콘택 플러그 사이에 개재된 제1 보호 스페이서; 및
    상기 콘택 플러그와 상기 제1 보호 스페이서 사이에 개재된 제2 보호 스페이서를 더 포함하되,
    상기 공극은 상기 제1 보호 스페이서 및 상기 제2 보호 스페이서 사이에 개재된 반도체 소자.
  4. 청구항 1에 있어서,
    상기 한 쌍의 라인 패턴들 사이에 개재된 한 쌍의 절연 펜스들(fences)을 더 포함하되,
    상기 콘택 플러그는 상기 한 쌍의 라인 패턴들 및 상기 한 쌍의 절연 펜스들 사이에 배치되고,
    평면적 관점에서 상기 콘택 플러그의 바닥면은 사각형 형상인 반도체 소자.
  5. 기판 상에 배치된 한 쌍의 라인 패턴들;
    상기 한 쌍의 라인 패턴들 사이에 배치된 콘택 플러그;
    상기 콘택 플러그와 상기 각 라인 패턴 사이에 개재된 스페이서 구조체를 포함하되,
    상기 스페이서 구조체는 상기 각 라인 패턴에 인접한 제1 보호 스페이서, 상기 콘택 플러그의 측벽에 인접한 제2 보호 스페이서, 및 상기 제1 및 제2 보호 스페이서들 사이에 개재된 공극을 포함하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제2 보호 스페이서는 연장되어 상기 콘택 플러그의 측벽을 둘러싸고, 평면적 관점에서 폐루프 형태를 갖고,
    상기 공극도 연장되어 상기 콘택 플러그의 측벽을 둘러싸고, 평면적 관점에서 폐루프 형태를 갖는 반도체 소자.
  7. 청구항 5에 있어서,
    평면적으로 상기 스페이서 구조체의 제1 보호 스페이서, 공극 및 제2 보호 스페이서는 상기 각 라인 패턴의 측벽을 따라 연장된 라인 형태를 갖는 반도체 소자.
  8. 기판 상에 배치된 한 쌍의 라인 패턴들;
    상기 한 쌍의 라인 패턴들 사이에 개재된 콘택 플러그;
    상기 콘택 플러그의 아랫부분과 상기 각 라인 패턴 사이에 개재된 공극;
    상기 콘택 플러그의 윗부분과 상기 각 라인 패턴 사이에 개재되고, 상기 공극 상에 배치된 캡핑 스페이서를 포함하되,
    상기 콘택 플러그의 아랫부분은 제1 도전 물질을 포함하고, 상기 콘택 플러그의 윗부분은 상기 제1 도전 물질과 다른 제2 도전 물질을 포함하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 콘택 플러그와 상기 라인 패턴 사이에 개재된 제1 보호 스페이서; 및
    상기 콘택 플러그와 상기 제1 보호 스페이서 사이에 개재된 제2 보호 스페이서를 더 포함하되,
    상기 공극은 상기 제1 보호 스페이서와 상기 제2 보호 스페이서 사이에 배치되고,
    상기 캡핑 스페이서는 상기 제1 및 제2 보호 스페이서들 사이의 상기 공극의 상단을 닫는 반도체 소자.
  10. 청구항 8에 있어서,
    상기 한 쌍의 라인 패턴들과 상기 콘택 플러그의 아랫부분의 양측벽들 사이에 각각 배치된 한 쌍의 상기 공극들은 서로 분리되고,
    상기 공극들은 평면적 관점에서 상기 한 쌍의 라인 패턴들의 길이 방향들을 따라 연장된 라인 형태들을 갖는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 콘택 플러그는 상기 한 쌍의 라인 패턴들 사이에 복수로 제공되고, 상기 공극은 상기 각 콘택 플러그의 아랫부분 및 상기 각 라인 패턴 사이에 개재되되,
    상기 복수의 콘택 플러그들 사이에 각각 배치된 절연 펜스들을 더 포함하는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 한 쌍의 라인 패턴들 중 일 라인 패턴과 서로 이웃한 상기 콘택 플러그들 사이에 각각 배치된 상기 공극들의 적어도 윗 영역들은 서로 분리된 반도체 소자.
  13. 청구항 12에 있어서,
    상기 일 라인 패턴과 상기 이웃한 콘택 플러그들 사이에 각각 배치된 상기 공극들의 아랫 영역들은 상기 절연 펜스 아래에서 상기 일 라인 패턴의 길이 방향으로 연장되어 서로 연결된 반도체 소자.
  14. 청구항 13에 있어서,
    상기 절연 펜스의 중앙 아래에 위치한 상기 공극의 높이는 상기 절연 펜스의 가장자리 아래에 위치한 상기 공극의 높이 보다 작은 반도체 소자.
  15. 청구항 12에 있어서,
    상기 일 라인 패턴과 상기 이웃한 콘택 플러그들 사이에 각각 배치된 상기 공극들은 상기 절연 펜스에 의해 완전히 분리된 반도체 소자.
  16. 청구항 8에 있어서,
    상기 캡핑 스페이서는 제1 밀도를 갖는 제1 서브-스페이서 및 상기 제1 밀도 높다 높은 제2 밀도를 갖는 제2 서브-스페이서를 포함하는 반도체 소자.
  17. 청구항 8에 있어서,
    상기 콘택 플러그의 아랫부분은 도펀트로 도핑된 반도체 물질로 형성되고,
    상기 콘택 플러그의 윗부분은 금속을 포함하고,
    상기 콘택 플러그는 상기 콘택 플러그의 아랫부분 및 윗부분 사이에 개재된 오믹층을 더 포함하는 반도체 소자.
  18. 기판 상에 한 쌍의 라인 패턴들을 형성하는 것;
    상기 한 쌍의 라인 패턴들 사이에 콘택홀 및 상기 콘택홀과 상기 각 라인 패턴 사이의 희생 스페이서를 형성하는 것;
    상기 콘택홀 내에 콘택 플러그를 형성하는 것; 및
    상기 희생 스페이서를 제거하여 공극을 형성하는 것을 포함하되,
    상기 콘택홀을 형성하는 것은,
    상기 한 쌍의 라인 패턴들 사이에 충전 라인 패턴을 형성하는 것;
    상기 한 쌍의 라인 패턴들 및 충전 라인 패턴을 가로지르는 라인형 개구부들을 정의하는 캡핑 마스크 패턴들을 형성하는 것;
    상기 라인형 개구부들에 노출된 상기 충전 라인 패턴을 제거하여, 펜스-오목부들 및 상기 각 캡핑 마스크 패턴 아래의 충전 필라 패턴을 형성하는 것;
    상기 펜스-오목부들을 각각 채우는 절연 펜스들을 형성하는 것; 및
    상기 캡핑 마스크 패턴들 및 상기 충전 필라 패턴들을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  19. 청구항 18에 있어서,
    상기 캡핑 마스크 패턴들은 상기 충전 라인 패턴, 및 상기 절연 펜스에 대하여 식각 선택비를 갖는 물질로 형성하고,
    상기 절연 펜스는 상기 충전 라인 패턴에 대하여 식각 선택비를 갖는 물질로 형성되는 반도체 소자의 제조 방법.
  20. 청구항 18에 있어서,
    상기 희생 스페이서들을 형성하기 전에 상기 한 쌍의 라인 패턴들을 갖는 기판 상에 제1 보호 스페이서막을 콘포말하게 형성하되, 상기 희생 스페이서들은 상기 제1 보호 스페이서막을 개재하여 상기 라인 패턴들의 측벽들 상에 형성되는 것; 및
    상기 희생 스페이서들을 형성한 후 및 상기 충전 라인 패턴을 형성하기 전에, 상기 기판 상에 제2 보호 스페이서막을 콘포말하게 형성하는 것을 더 포함하되,
    상기 제1 및 제2 보호 스페이서막들은 상기 희생 스페이서들에 대하여 식각 선택비를 갖는 절연 물질로 형성된 반도체 소자의 제조 방법.
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