JP2012212752A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、接合リーク電流を低減可能で、かつトランジスタの信頼性を向上させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極６１よりも上方に配置されたゲート絶縁膜２１、及びゲート電極６１の上面６１ａを覆う水素含有絶縁膜６２と、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むフッ素含有絶縁膜６３と、を備え、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、半導体基板１３に含まれるシリコンと水素含有絶縁膜６２に含まれる水素とが結合したＳｉ−Ｈ結合、及び半導体基板１３に含まれるシリコンとフッ素含有絶縁膜６３に含まれるフッ素とが結合したＳｉ−Ｆ結合を有する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。
従来の半導体装置として、特許文献１には、半導体基板に形成された溝、該溝に形成されたゲート絶縁膜、溝に設けられたゲート電極（埋め込み型ゲート電極）、半導体基板の表面まで達するようにゲート電極上に形成された凹部（上記溝の一部）を埋め込む絶縁膜（例えば、シリコン酸化膜）、溝の一方の側に位置する半導体基板に形成された第１の不純物拡散領域（ソース領域）、及び溝の他方の側に位置する半導体基板に形成された第２の不純物拡散領域（ドレイン領域）を有したＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開示されている。
上記構成とされたＤＲＡＭの場合、半導体基板の表面に形成されるソース／ドレイン拡散層の底面、すなわち接合は溝の側壁部分でゲート絶縁膜と接触する構成となる。
したがって、ゲート絶縁膜と半導体基板（シリコン基板）との界面における界面準位が高い（言い換えれば、ゲート絶縁膜と接触する半導体基板の面に単結晶シリコンの未結合手に起因する欠陥が多い）と、上記ソース／ドレイン拡散層の接合が接触した部分では欠陥を介してリーク電流が生じる問題がある。
特に、ＤＲＡＭでは、例えば、ドレイン拡散層に接続された容量素子の蓄積電荷がリーク電流となって漏洩してしまうため、リフレッシュ特性に悪影響を及ぼす問題が顕著となる。
特許文献２には、上記接合リーク電流を低減する目的で、多層配線の形成後に水素アニールを行なうことが開示されている。
特開２００１−２１０８０１号公報 特開平１１−３１７５００号公報
しかしながら、特許文献２の記載の水素アニールは、製造工程の最後に実施する必要があるため、半導体基板上にはトランジスタ、複数の配線層、及び層間絶縁膜等が既に形成されてしまった後の状態、すなわち半導体基板の表面から上方に遠く離れた構造物の上面から水素を拡散させていた。
そのため、水素雰囲気とゲート絶縁膜との距離が長くなり、ゲート絶縁膜と半導体基板との界面に十分な量の水素を供給することが困難であった。また、近年、半導体装置の微細化を実現する高精度エッチングの要求に対応するために、エッチングストッパーとして、水素の拡散のバリアとなってしまう窒化シリコン膜が一部の層間絶縁膜として用いられるようになっており、この構成も上記界面への水素の拡散を阻害する原因となっている。
これにより、ゲート絶縁膜と接触する半導体基板に存在する欠陥を水素で十分にターミネートすることが困難となるため、接合リーク電流を十分に低減できないという問題やＭＯＳトランジスタの特性が劣化してしまうという問題があった。
また、ＤＲＡＭでは、上記接合リーク電流が増加した場合、リフレッシュ特性が低下してしまう。
本発明の一観点によれば、第１の方向に延在するように、シリコンを含む半導体基板に形成され、底面及び対向する第１及び第２の側面を含む内面により区画されたゲート電極用溝と、前記ゲート電極用溝の内面を覆うゲート絶縁膜と、前記ゲート電極用溝の下部に、前記ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極よりも上方に配置された前記ゲート絶縁膜、及び前記ゲート電極の上面を覆う水素含有絶縁膜と、前記水素含有絶縁膜を介して、前記ゲート電極用溝の上部を埋め込むフッ素含有絶縁膜と、前記ゲート電極よりも上方に位置する前記半導体基板に設けられ、前記第１の側面に配置された前記ゲート絶縁膜と接触する第１の不純物拡散領域と、前記ゲート電極よりも上方に位置する前記半導体基板に設けられ、前記第２の側面に配置された前記ゲート絶縁膜と接触する第２の不純物拡散領域と、を備え、前記ゲート絶縁膜と接触する前記第１及び第２の不純物拡散領域の面に、前記シリコンと前記水素とが結合したＳｉ−Ｈ結合、及び前記シリコンと前記フッ素とが結合したＳｉ−Ｆ結合を有することを特徴とする半導体装置が提供される。
本発明の半導体装置によれば、ゲート電極よりも上方に配置されたゲート絶縁膜、及びゲート電極の上面を覆う水素含有絶縁膜と、水素含有絶縁膜を介して、ゲート電極用溝の上部を埋め込むフッ素含有絶縁膜と、を備え、ゲート絶縁膜と接触する第１及び第２の不純物拡散領域の面に、半導体基板に含まれるシリコンと水素含有絶縁膜に含まれる水素とが結合したＳｉ−Ｈ結合、及び半導体基板に含まれるシリコンとフッ素含有絶縁膜に含まれるフッ素とが結合したＳｉ−Ｆ結合を有することにより、ゲート絶縁膜と接触する第１及び第２の不純物拡散領域の面に存在する欠陥をターミネートすることが可能となるため、接合リーク電流を低減することができる。また、例えば、半導体装置としてＤＲＡＭを用いた場合、リフレッシュ特性を改善することができる。
また、ゲート絶縁膜と接触する第１及び第２の不純物拡散領域の面に、Ｓｉ−Ｈ結合と比較して結合エネルギーが高く、熱で解離しにくいＳｉ−Ｆ結合を設けることにより、半導体装置を製造後に行なう後工程（具体的には、例えば、ダイシング工程、ダイボンディング工程、ワイヤボンディング工程、半導体装置の樹脂封止する工程、リード加工等）において、不良モードであるＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）、及びＨＣ劣化を抑制可能となるので、半導体装置に設けられたトランジスタの信頼性を向上できる。
本発明の実施の形態に係る半導体装置のメモリセルの平面図である。 図１に示す半導体装置のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、図２に示す構造体のＡ−Ａ線方向の断面図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置のメモリセルの平面図であり、図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。
図１では、本実施の半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。また、図１では、ＤＲＡＭのメモリセル１１のレイアウトの一例を図示している。
図１において、Ｘ方向は、第２の方向（ビット線２９の延在方向）を示しており、Ｙ方向は、Ｘ方向に対して交差する第１の方向（ゲート電極用溝１７の延在方向）を示している。
図１では、説明の便宜上、半導体基板１３、活性領域１４、素子分離領域１５、ゲート電極用溝１７と、ダミーゲート電極用溝１８と、ダミーゲート電極２３、シリコン層２１、シリコン層２２（他のシリコン層）、ビット線２９、コンタクトプラグ３６、及び容量コンタクトパッド３８のみを図示し、これら以外のメモリセル１１の構成要素の図示を省略する。また、図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
本実施の形態の半導体装置１０は、図１及び図２に示すメモリセル１１が形成されるメモリセル領域と、該メモリセル領域の周囲に配置され、周辺回路用トランジスタ（図示せず）を備えた周辺回路領域（図示せず）と、を有する。
ここで、図１及び図２を参照して、本実施の形態の半導体装置１０に設けられたメモリセル１１の構成について説明する。
図１及び図２を参照するに、メモリセル１１は、半導体基板１３と、素子分離領域１５と、ゲート電極用溝１７と、ダミーゲート電極用溝１８と、ゲート絶縁膜２１と、ダミーゲート電極２３と、トランジスタ２５と、第１の層間絶縁膜２６と、ビットコンタクト２７と、サイドウォール膜３２と、ビット線２９と、キャップ絶縁膜３１と、第２の層間絶縁膜３３と、コンタクト孔３５と、コンタクトプラグ３６と、容量コンタクトパッド３８と、シリコン窒化膜３９と、キャパシタ４１と、第３の層間絶縁膜４３と、ビア４４，４８と、配線４５，４９と、第４の層間絶縁膜４７と、保護膜５１と、を有する。
なお、本実施の形態において、請求項８，９に記載の層間絶縁膜は、第１の層間絶縁膜２６及び第２の層間絶縁膜３３により構成されており、請求項１０記載の積層された複数の絶縁膜は、シリコン窒化膜３９、第３の層間絶縁膜４３、第４の層間絶縁膜４７、及び保護膜５１により構成されている。
図１を参照するに、半導体基板１３は、板状とされており、シリコンからなる単結晶半導体基板である。半導体基板１３の上面１３ａには、素子分離領域１５に囲まれ、Ｘ方向に所定角度傾斜した方向に対して帯状に延在する複数の活性領域１４が形成されている。半導体基板１３としては、例えば、ｐ型単結晶シリコン基板を用いることができる。
なお、本実施の形態では、半導体基板１３としてｐ型単結晶シリコン基板を用いた場合を例に挙げて、以下の説明を行う。
図１を参照するに、素子分離領域１５は、半導体基板１３に形成されており、上記複数の活性領域１４を区画している。素子分離領域１５は、ゲート電極用溝１７により分断されている。素子分離領域１５は、半導体基板１３に形成された素子分離用溝（図示せず）を絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで構成されている。
図２を参照するに、ゲート電極用溝１７は、Ｙ方向に延在するよう半導体基板１３に形成されており、底面１７ｃ及び対向する第１及び第２の側面１７ａ，１７ｂを含む内面（以下、「ゲート電極用溝１７の底面１７ｃ及び対向する第１及び第２の側面１７ａ，１７ｂを含む内面」を単に「ゲート電極用溝１７の内面」という）により区画されている。ゲート電極用溝１７の幅Ｗ１は、例えば、４５ｎｍとすることができる。この場合、ゲート電極用溝１７の深さＤ１は、例えば、２００ｎｍとすることができる。
図１を参照するに、ゲート電極用溝１７は、Ｙ方向に延在する２つのダミーゲート電極用溝１８の間に２つ配置されている。２つのゲート電極用溝１７は、第１の側面１７ａが対向するように配置されている。
図２を参照するに、ダミーゲート電極用溝１８は、Ｙ方向に延在するよう半導体基板１３に形成されており、底面１８ｃ及び対向する側面１８ａ，１８ｂを含む内面（以下、「ダミーゲート電極用溝１８の底面１８ｃ及び対向する側面１８ａ，１８ｂを含む内面」を単に「ダミーゲート電極用溝１８の内面」という）により区画されている。ダミーゲート電極用溝１８の幅Ｗ２は、ゲート電極用溝１７の幅Ｗ１と略等しく、例えば、４５ｎｍとすることができる。また、ダミーゲート電極用溝１８の深さＤ２は、ゲート電極用溝１７の深さＤ１と略等しく、例えば、２００ｎｍとすることができる
図１を参照するに、ダミーゲート電極用溝１８は、Ｙ方向に延在する２つのゲート電極用溝１７を挟み込むように配置されている。
図２を参照するに、ゲート絶縁膜２１は、ゲート電極用溝１７の内面、及びダミーゲート電極用溝１８の内面を覆うように設けられている。
ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜２１として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜２１の厚さは、例えば、４ｎｍとすることができる。
図２を参照するにダミーゲート電極２３は、ゲート絶縁膜２１を介して、ダミーゲート電極用溝１８の下部１８Ａに設けられている。ダミーゲート電極２３の上面２３ａは、半導体基板１３の上面１３ａよりも下方に配置されている。半導体基板１３の上面１３ａからダミーゲート電極２３の上面２３ａまでの深さは、例えば、６０ｎｍとすることができる。
ダミーゲート電極２３は、ゲート絶縁膜２１と接触し、バリア膜として機能する第１の金属膜５５と、第１の金属膜５５を介して、ダミーゲート電極用溝１８の下部１８Ａを埋め込む第２の金属膜５６と、有する。
第１の金属膜５５としては、例えば、厚さ５ｎｍの窒化チタン膜（ＴｉＮ膜）を用いることができる。また、第２の金属膜５６としては、例えば、タングステン膜（Ｗ膜）を用いることができる。
図２を参照するに、トランジスタ２５は、トレンチゲート構造とされた選択用のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
トランジスタ２５は、ゲート電極用溝１７の内面に設けられたゲート絶縁膜２１と、ゲート電極６１と、水素含有絶縁膜６２と、フッ素含有絶縁膜６３と、第１の不純物拡散領域６５と、第２の不純物拡散領域６６と、を有する。
図２を参照するに、ゲート電極６１は、ゲート絶縁膜２１を介して、ゲート電極用溝１７の下部１７Ａを埋め込むように設けられている。図１を参照するに、ゲート電極６１は、複数の活性領域１４及び素子分離領域１５に跨って、Ｙ方向に延在している。ゲート電極６１は、ワード線として機能する電極である。
図２を参照するに、ゲート電極６１の上面６１ａは、半導体基板１３の上面１３ａよりも下方に配置されている。半導体基板１３の上面１３ａからゲート電極６１の上面６１ａまでの深さは、例えば、６０ｎｍとすることができる。
ゲート電極６１は、ゲート絶縁膜２１と接触し、バリア膜として機能する第１の金属膜５５と、第１の金属膜５５を介して、ゲート電極用溝１７の下部１７Ａを埋め込む第２の金属膜５６と、有する。つまり、ゲート電極６１は、先に説明したダミーゲート電極２３と同じ金属膜（具体的には、第１及び第２の金属膜５５，５６）により構成されている。
第１の金属膜５５としては、例えば、厚さ５ｎｍの窒化チタン膜（ＴｉＮ膜）を用いることができる。また、第２の金属膜５６としては、例えば、タングステン膜（Ｗ膜）を用いることができる。
図２を参照するに、水素含有絶縁膜６２は、ダミーゲート電極２３の上面２３ａと、ゲート電極６１の上面６１ａと、ダミーゲート電極２３の上面２３ａよりも上方に配置されたゲート絶縁膜２１と、ゲート電極６１の上面６１ａよりも上方に配置されたゲート絶縁膜２１と、を覆うように設けられている。
水素含有絶縁膜６２は、ゲート電極用溝１７の上部１７Ｂ（ゲート電極用溝１７の下部１７Ａよりも上方に位置する部分）を埋め込まない厚さとされている。
具体的には、ゲート電極用溝１７の幅Ｗ１が４５ｎｍで、かつ半導体基板１３の上面１３ａからゲート電極６１の上面６１ａまでの深さが６０ｎｍの場合、水素含有絶縁膜６２の厚さは、例えば、２０ｎｍとすることができる。
水素含有絶縁膜６２は、水素含有絶縁膜６２を形成後に行なう熱処理工程（後述する図１２に示す工程参照）により、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面（具体的には、ゲート電極形成用溝１７の上部１７Ｂを構成する第１及び第２の側面１７ａ，１７ｂ）に到達するように、水素含有絶縁膜６２に含まれる水素（Ｈ）を拡散させることで、第１及び第２の不純物拡散領域６５，６６が形成された半導体基板１３に含まれるシリコン（Ｓｉ）と水素（Ｈ）とを反応させて、Ｓｉ−Ｈ結合を形成するための絶縁膜である。図２には、図示していないがゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面には、上記Ｓｉ−Ｈ結合が設けられている。
ここでは、水素ターミネートが生じる領域をゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面として記載しているが、より具体的には、ゲート電極形成用溝１７の第１及び第２の側面１７ａ、１７ｂに対応する領域、および底面１７ｃに対応する領域の全体がターミネートされる。
すなわち、水素含有絶縁膜６２に含有される水素は、ゲート絶縁膜２１内を拡散して対向する半導体基板１３の表面に位置するシリコンの未結合手をターミネートする。
ゲート絶縁膜２１は、ゲート電極形成用溝１７の内面全体を覆うように形成されているので、上記のように第１及び第２の側面１７ａ、１７ｂ及び底面１７ｃの全体がターミネートされることとなる。
したがって、第１及び第２の不純物拡散領域６５，６６の面がターミネートされることは、ゲート電極形成用溝１７の内面全体のシリコン基板表面がターミネートされることを意味している。
このように、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面にＳｉ−Ｈ結合を設けることにより、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に存在する欠陥（具体的には、ドライエッチングによるダメージ、加工／成膜による応力、ストレス、及びイオン注入等に起因する欠陥）をターミネートすることが可能となるので、接合リーク電流を低減できる。これにより、半導体装置１０としてＤＲＡＭを用いた場合、リフレッシュ特性の低下を抑制できる。
図２を参照するに、水素含有絶縁膜６２は、ゲート電極６１の上面６１ａとフッ素含有絶縁膜６３との間に配置されている。
このように、ゲート電極６１の上面６１ａとフッ素含有絶縁膜６３との間に水素含有絶縁膜６２を設けることにより、フッ素（Ｆ）を含むフッ素含有絶縁膜６３と第１及び第２の金属膜５５，５６よりなるゲート電極２３とが直接接触することがなくなる。これにより、フッ素含有絶縁膜６３に含まれるフッ素により、第１及び第２の金属５５，５６で構成されたゲート電極６１が腐食することを抑制可能となる。
水素含有絶縁膜６２としては、水素含有絶縁膜６２中に含まれる水素が０．５〜２×１０２２（ａｔｍｏｓ／ｃｍ３）の濃度範囲となるプラズマＳｉＮ膜を用いるとよい。０．５×１０２２（ａｔｍｏｓ／ｃｍ３）より水素濃度が低くなるとターミネートの効果が不十分となり、２×１０２２（ａｔｍｏｓ／ｃｍ３）より高くなると、膜中の水素が凝集して気体となり、特に４００℃以上の熱処理が加わると膨張して膜の破裂を招くので好ましくない。
図２を参照するに、フッ素含有絶縁膜６３は、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むように設けられている。フッ素含有絶縁膜６３としては、例えば、フッ素含有シリコン酸化膜（具体的には、例えば、ＳｉＯＦ膜）を用いることができる。また、フッ素含有絶縁膜６３中に含まれるフッ素は、例えば、０．５〜１×１０２１ａｔｍｏｓ／ｃｍ３の濃度範囲にするとよい。この範囲より小さいとターミネーションの効果が不十分となり、高すぎるとゲート電極をエッチングしてしまう虞がある。
フッ素含有絶縁膜６３は、フッ素含有絶縁膜６３を形成後に行なう熱処理工程（後述する図１２に示す工程参照）により、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面（具体的には、ゲート電極形成用溝１７の上部１７Ｂを構成する第１及び第２の側面１７ａ，１７ｂ）にフッ素含有絶縁膜６３に含まれるフッ素（Ｆ）を拡散させることで、第１及び第２の不純物拡散領域６５，６６の面に存在するシリコンと該フッ素とを反応させてＳｉ−Ｆ結合を形成するための絶縁膜である。
このように、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、Ｓｉ−Ｆ結合を設けることにより、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に存在する欠陥をターミネートすることが可能となるので、接合リーク電流を低減できる。したがって、本実施の形態のように、半導体装置１０としてＤＲＡＭを用いた場合、リフレッシュ特性の低下を抑制できる。
また、Ｓｉ−Ｆ結合は、Ｓｉ−Ｈ結合と比較して結合エネルギーが高い（Ｋａｎｇ−ｉｌｌ Ｓｅｏ，Ｒａｇｈａｖａｓｉｍｈａｎ Ｓｒｅｅｎｉｖａｓａｎ，Ｐａｕｌ Ｃ．Ｍｃｌｎｔｙｒｅ，ａｎｄ Ｋｒｉｓｈｎａ Ｃ．Ｓａｒａｓｗａｔ：“Ｉｍｐｒｏｖｅｍｅｎｔ ｉｎ Ｈｉｇｈ−ｋ（ＨｆＯ／ＳｉＯ２）Ｒｅｌｉａｂｉｌｉｔｙ ｂｙ Ｉｎｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ｆｌｕｏｒｉｎｅ”，２００５ ＩＥＥＥ参照）
）。
このため、半導体装置１０を製造後に行なう後工程（具体的には、例えば、ダイシング工程、ダイボンディング工程、ワイヤボンディング工程、半導体装置１０を樹脂により封止する工程、リード加工等）において、半導体装置１０に応力や熱が印加された際、Ｓｉ−Ｆ結合は、Ｓｉ−Ｈ結合と比較して解離しにくい。
よって、後工程処理された半導体装置１０において、不良モードであるＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）、及びＨＣ劣化を抑制可能となるので、トランジスタ２５の信頼性を向上できる。
図２を参照するに、第１の不純物拡散領域６５は、隣り合うように形成された２つのゲート電極用溝１７の第１の側面１７ａ間に位置する半導体基板１３（活性領域１４）のうち、ゲート電極６１の上面６１ａよりも上方に位置する部分に形成されている。第１の不純物拡散領域６５の上面６５ａは、半導体基板１３の上面１３ａに対して略面一とされている。
第１の不純物拡散領域６５は、ソース／ドレイン領域として機能する不純物拡散領域である。図２に示す半導体装置１０の構造の場合、第１の不純物拡散領域６５は、ドレイン領域として機能する。半導体基板１３がｐ型シリコン基板の場合、第１の不純物拡散領域６５は、ｎ型不純物（例えば、リン（Ｐ））を半導体基板１３にイオン注入することで形成する。
図２を参照するに、第２の不純物拡散領域６６は、ゲート電極用溝１７の第２の側面１７ｂとダミーゲート電極用溝１８の側面１８ａとの間に位置する半導体基板１３（活性領域１４）のうち、ゲート電極６１の上面６１ａよりも上方に位置する部分に形成されている。第２の不純物拡散領域６６の上面６６ａは、半導体基板１３の上面１３ａに対して略面一とされている。
第２の不純物拡散領域６６は、ソース／ドレイン領域として機能する不純物拡散領域である。図２に示す半導体装置１０の構造の場合、第２の不純物拡散領域６６は、ソース領域として機能する領域である。半導体基板１３がｐ型シリコン基板の場合、第２の不純物拡散領域６６は、ｎ型不純物（例えば、リン（Ｐ））を半導体基板１３にイオン注入することで形成する。
図２を参照するに、第１の層間絶縁膜２６は、ゲート絶縁膜２１の上端面、水素含有絶縁膜６２の上端面、フッ素含有絶縁膜６３の上面６３ａ、及び第２の不純物拡散領域６６の上面６６ａに設けられている。
第１の層間絶縁膜２６は、第１の不純物拡散領域６５の上面６５ａを露出する開口部２６Ａを有する。第１の層間絶縁層２６としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
図２を参照するに、ビットコンタクト２７は、第１の層間絶縁膜２６の開口部２６Ａを埋め込むように設けられている。ビットコンタクト２７の下端は、第１の不純物拡散領域６５の上面６５ａと接触している。これにより、ビットコンタクト２７は、第１の不純物拡散領域６５と電気的に接続されている。ビットコンタクト２７は、金属膜により構成されている。具体的には、ビットコンタクト２７は、例えば、ポリシリコン膜により構成することができる。
図１及び図２を参照するに、ビット線２９は、Ｘ方向に延在するように、第１の層間絶縁膜２６の上面２６ａに設けられている。これにより、ビット線２９は、ゲート電極６１と交差している。ビット線２９は、ビットコンタクト２７と一体に構成されている。これにより、ビット線２９は、ビットコンタクト２７を介して、第１の不純物拡散領域６５と電気的に接続されている。ビット線２９は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
図２を参照するに、キャップ絶縁膜３１は、ビット線２９の上面２９ａを覆うように設けられている。キャップ絶縁膜３１は、ビット線２９の上面２９ａを保護すると共に、異方性エッチング（具体的には、ドライエッチング）によりビット線２９の母材となる金属膜をエッチングする際のエッチングマスクとして機能する膜である。キャップ絶縁膜３１の上面３１ａは、平坦な面とされている。キャップ絶縁膜３１としては、シリコン窒化膜（ＳｉＮ膜）を用いる。
図２を参照するに、サイドウォール膜３２は、ビット線２９の側面及びキャップ絶縁膜３１の側面を覆うように、第１の層間絶縁膜２６の上面２６ａに設けられている。サイドウォール膜３２としては、シリコン窒化膜（ＳｉＮ膜）を用いる。
図２を参照するに、第２の層間絶縁膜３３は、キャップ絶縁膜３１の上面３１ａを露出するように、第１の層間絶縁膜２６の上面２６ａに設けられている。第２の層間絶縁膜３３の上面３３ａは、平坦な面とされており、キャップ絶縁膜３１の上面３１ａに対して略面一とされている。第２の層間絶縁層３３としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
図２を参照するに、コンタクト孔３５は、第１及び第２の層間絶縁膜２６，３３よりなる層間絶縁膜を貫通すると共に、サイドウォール膜３２の側面、第２の不純物拡散領域６６の上面６６ａの一部、及びフッ素含有絶縁膜６３の上面６３ａの一部を露出するように設けられている。
図２を参照するに、コンタクトプラグ３６は、コンタクト孔３５を埋め込むように設けられている。つまり、コンタクトプラグ３６は、第１及び第２の層間絶縁膜２６，３３を貫通し、かつフッ素含有絶縁膜６３の上面６３ａ及び第２の不純物拡散領域６６の上面６６ａに到達している。コンタクトプラグ３６の上面３６ａは、平坦な面とされており、第２の層間絶縁膜３３の上面３３ａに対して略面一とされている。
図２を参照するに、容量コンタクトパッド３８は、その一部がコンタクトプラグ３６の上面３６ａと接触するように、第２の層間絶縁膜３３の上面３３ａに設けられている。容量コンタクトパッド３８上には、キャパシタ４１を構成する下部電極７１が設けられている。これにより、容量コンタクトパッド３８は、コンタクトプラグ３６と下部電極７１とを電気的に接続している。
図１を参照するに、容量コンタクトパッド３８は、円形状とされており、Ｙ方向において、コンタクトプラグ３６に対して互い違いの位置に配列されている。これらの容量コンタクトパッド３８は、Ｘ方向において、隣り合うビット線２９間に配置されている。
つまり、容量コンタクトパッド３８は、Ｙ方向に沿って１つおきにゲート電極６１上に容量コンタクトパッド３８の中心部を配置するか、Ｙ方向に沿って１つおきにゲート電極６１の側面上方に容量コンタクトパッド３８の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。つまり、容量コンタクトパッド３８は、Ｙ方向に千鳥状に配置されている。
図２を参照するに、シリコン窒化膜３９は、容量コンタクトパッド３８の外周を囲むように、第２の層間絶縁膜３３の上面３３ａに設けられている。
シリコン窒化膜３９には製造方法の説明で述べるように、シリコン酸化膜のエッチングに対するストッパーとしての機能が要求されるため、プラズマを用いない熱ＣＶＤ法で形成される緻密な膜が必要となる。
上記シリコン窒化膜３９は、ジクロロシランとアンモニアとを原料ガスとして６５０〜８００℃の温度範囲で形成され、かつ膜中の水素含有量は１〜２×１０２１ａｔｍｏｓ／ｃｍ３の範囲である。
前述のように、上記濃度範囲では、ゲート電極形成用溝１７の内面をターミネートする水素としては機能しない。逆に、シリコン窒化膜３９は、緻密であるが故に最後の水素アニールで気相から供給される水素の拡散バリアとして機能するため、ゲート絶縁膜２１までの水素の拡散の阻害要因となる。
図２を参照するに、キャパシタ４１は、容量コンタクトパッド３８に対してそれぞれ１つ設けられている。キャパシタ４１は、下部電極７１と、容量絶縁膜７２と、上部電極７３と、を有する。
下部電極７１は、容量コンタクトパッド３８上に設けられており、容量コンタクトパッド３８と接続されている。下部電極７１は、王冠形状とされている。
容量絶縁膜７２は、シリコン窒化膜３９から露出された複数の下部電極７１の表面、及びシリコン窒化膜３９の上面を連続して覆うように設けられている。つまり、容量絶縁膜７２は、複数の下部電極７１に亘るように配置されている。
上部電極７３は、容量絶縁膜７２の表面を覆うように設けられている。上部電極７３は、容量絶縁膜７２が形成された下部電極７１の内部、及び複数の下部電極７１間を埋め込むように配置されている。上部電極７３の上面７３ａは、複数の下部電極７１の上端よりも上方に配置されており、かつ平坦な面とされている。
上記構成とされたキャパシタ４１は、容量コンタクトパッド３８を介して、第２の不純物拡散領域６６と電気的に接続されている。
図２を参照するに、第３の層間絶縁膜４３は、上部電極７３の上面７３ａに設けられている。第３の層間絶縁層４３としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
図２を参照するに、ビア４４は、第３の層間絶縁膜４３に内設されている。ビア４４の下端は、上部電極７３の上面７３ａと接触している。これにより、ビア４４は、上部電極７３と電気的に接続されている。
図２を参照するに、配線４５は、第３の層間絶縁膜４３の上面４３ａに配置されており、ビア４４の上端と接続されている。これにより、配線４５は、ビア４４を介して、キャパシタ４１の上部電極７３と電気的に接続されている。
図２を参照するに、第４の層間絶縁膜４７は、配線４５を覆うように、第３の層間絶縁膜４３の上面４３ａに設けられている。第４の層間絶縁膜４７としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
図２を参照するに、ビア４８は、配線４５上に位置する第４の層間絶縁膜４７に内設されている。ビア４８の上端は、第４の層間絶縁膜４７の上面４７ａから露出されており、ビア４８の下端は、配線４５と接触している。
図２を参照するに、配線４９は、第４の層間絶縁膜４７の上面４７ａに設けられており、ビア４８の上端と接続されている。配線４９は、ビア４８を介して、キャパシタ４１の上部電極７３と電気的に接続されている。配線４９は、半導体装置１０に設けられた配線のうち、最上層に配置された配線である。
図２を参照するに、保護膜５１は、最上層の配線４９を覆うように、第４の層間絶縁膜４７の上面４７ａに設けられている。保護膜５１は、機械的損傷、化学薬品等の化学的損傷、及び静電破壊等の電気的損傷から半導体装置１０を保護するためのパッシベーション膜である。
保護膜５１としては、例えば、ポリイミド膜、ＰＳＧ膜、及びＳｉ３Ｎ４膜等を用いることができる。
本実施の形態の半導体装置によれば、ゲート電極６１よりも上方に配置されたゲート絶縁膜２１、及びゲート電極６１の上面６１ａを覆う水素含有絶縁膜６２と、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むフッ素含有絶縁膜６３と、を備え、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、半導体基板１３に含まれるシリコンと水素含有絶縁膜６２に含まれる水素とが結合したＳｉ−Ｈ結合、及び半導体基板１３に含まれるシリコンとフッ素含有絶縁膜６３に含まれるフッ素とが結合したＳｉ−Ｆ結合を有することにより、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に存在する欠陥をターミネートすることが可能となるため、接合リーク電流を低減することができる。また、例えば、半導体装置１０としてＤＲＡＭを用いた場合、リフレッシュ特性を改善することができる。
また、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、Ｓｉ−Ｈ結合と比較して結合エネルギーが高く、熱で解離しにくいＳｉ−Ｆ結合を設けることにより、半導体装置１０を製造後に行なう後工程（具体的には、例えば、ダイシング工程、ダイボンディング工程、ワイヤボンディング工程、半導体装置１０の樹脂封止する工程、リード加工等）において、不良モードであるＰＢＴＩ、ＮＢＴＩ、及びＨＣ劣化を抑制可能となるので、半導体装置１０に設けられたトランジスタ２５の信頼性を向上できる。
なお、本実施の形態の半導体装置１０において、コンタクトプラグ３６の下端と第２の不純物拡散領域６６との間に、図示していないシリサイド層（例えば、チタンシリサイド層（ＴｉＳｉ２層））を設けてもよい。これにより、コンタクトプラグ３６と第２の不純物拡散領域６６との間のコンタクト抵抗を小さくすることができる。
図３〜図１５は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図３〜図１５は、図２に示す半導体装置１０の切断面に対応する断面図である。図３〜図１５において、図２に示す半導体装置１０と同一構成部分には、同一符号を付す。
始めに、図３に示す工程では、半導体基板１３の上面１３ａに、図示していない素子分離領域１５（図１参照）を形成する。これにより、図１に示すように、Ｘ方向に所定角度傾斜した方向に対して帯状に延在し、かつＹ方向に所定の間隔で離間した状態で配置された複数の活性領域１４を区画する。
半導体基板１３としては、シリコンを含む半導体基板を準備する。具体的には、半導体基板１３として、例えば、ｐ型単結晶シリコン基板を準備する。なお、以下の説明では、半導体基板１３としてｐ型単結晶シリコン基板を用いた場合を例に挙げる。
素子分離領域１５は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成する。
具体的には、素子分離領域１５は、エッチングにより半導体基板１３に溝（図示せず）を形成し、該溝に絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで形成する。このとき、素子分離領域１５の上面が、半導体基板１３の上面１３ａに対して略面一となるように、素子分離領域１５を形成する。
次いで、半導体基板１３の上面１３ａ及び素子分離領域１５の上面に、シリコン窒化膜（ＳｉＮ膜）よりなるエッチング用マスク７６を形成する。
このとき、エッチング用マスク７６（図１には図示せず）は、図１において、Ｙ方向に延在する帯状形状とされ、かつＸ方向に等ピッチ間隔で複数配置されたライン状（帯状）に形成する。
具体的には、ＣＶＤ法により、半導体基板１３の上面１３ａ及び素子分離領域１５の上面を覆うシリコン窒化膜を成膜し、次いで、ホトリソグラフィ技術により、シリコン窒化膜上にパターニングされたホトレジスト（図示せず）を形成する。
次いで、該ホトレジスト（図示せず）をマスクとする異方性エッチング（具体的には、ドライエッチング）によりシリコン窒化膜をエッチングすることで、シリコン窒化膜よりなるエッチング用マスク７６を形成する。
次いで、図４に示す工程では、エッチング用マスク７６を介した異方性エッチング（具体的には、ドライエッチング）により、エッチング用マスク７６から露出された半導体基板１３及び素子分離領域１５（図示せず）をエッチングすることで、図１に示すＹ方向に延在し、かつＸ方向に配置されたゲート電極用溝１７及びダミーゲート電極用溝１８を複数形成する。
このとき、ダミーゲート電極用溝１８は、図１に示すＸ方向に対して隣り合うように配置された２本のゲート電極用溝１７を、Ｘ方向から挟み込むように形成する。
ゲート電極用溝１７は、対向する側面１７ａ，１７ｂ、及び底面１７ｃを含む内面により区画され、ダミーゲート電極用溝１８は、対向する側面１８ａ，１８ｂ及び底面１８ｃを含む内面により区画されている。
上記ドライエッチングにより、ゲート電極用溝１７の幅Ｗ１は、ダミーゲート電極用溝１８の幅Ｗ２と略等しく形成されると共に、ゲート電極用溝１７の深さＤ１は、ダミーゲート電極用溝１８の深さＤ２と略等しく形成される。
ゲート電極用溝１７及びダミーゲート電極用溝１８の幅Ｗ１，Ｗ２は、例えば、４５ｎｍとすることができる。この場合、 ゲート電極用溝１７及びダミーゲート電極用溝１８の深さＤ１，Ｄ２は、例えば、２００ｎｍとすることができる。
なお、図示してはいないが、ゲート電極用溝１７及びダミーゲート電極用溝１８は、ゲート電極用溝１７及びダミーゲート電極用溝１８の下面１７ｃ，１８ｃが図１に示す素子分離領域１５の下端よりも上方に位置するように形成する。
次いで、図５に示す工程では、ゲート電極用溝１７の内面、及びダミーゲート電極用溝１８の内面を覆うゲート絶縁膜２１を形成する。
ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜２１として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜２１は、熱酸化法により形成する。具体的には、Ｏ２雰囲気とされ、１０００℃に加熱され酸化炉内で、シリコン酸化膜（ＳｉＯ２膜）よりなるゲート絶縁膜２１を形成する。ゲート絶縁膜２１としてシリコン酸化膜（ＳｉＯ２膜）を形成する場合、ゲート絶縁膜２１の厚さは、例えば、４ｎｍとすることができる。
次いで、図６に示す工程では、ゲート絶縁膜２１を介して、ゲート電極用溝１７の下部１７Ａを埋め込むゲート電極６１と、ゲート絶縁膜２１を介して、ダミーゲート電極用溝１８の下部１８Ａを埋め込むダミーゲート電極２３と、を同時に形成する。
具体的には、ゲート絶縁膜２１及びエッチング用マスク７６を覆う第１の金属膜５５を形成し、次いで、第１の金属膜５５の表面に、ゲート電極用溝１７及びダミーゲート電極用溝１８を埋め込む第２の金属膜５６を形成する。より具体的には、第１の金属膜５５として、厚さ５ｎｍの窒化チタン膜（ＴｉＮ膜）を形成し、その後、第２の金属膜５６としてタングステン膜（Ｗ膜）を形成する。
次いで、ゲート電極用溝１７の下部１７Ａ及びダミーゲート電極用溝１８の下部１８Ａに、第１及び第２の金属膜５５，５６が残存するように、第１及び第２の金属膜５５，５６をエッチバックすることで、第１及び第２の金属膜５５，５６よりなるゲート電極６１と、第１及び第２の金属膜５５，５６よりなるダミーゲート電極２３と、を同時に形成する。上記エッチバックにより、ゲート電極６１の上面６１ａ及びダミーゲート電極２３の上面２３ａは、半導体基板１３の上面１３ａよりも下方に配置される。
次いで、図７に示す工程では、ゲート電極６１の上面６１ａ、ダミーゲート電極２３の上面２３ａ、ゲート電極６１及びダミーゲート電極２３よりも上方に形成されたゲート絶縁膜２１、及びエッチング用マスク７６を覆う水素含有絶縁膜６２を形成する。
このように、ゲート電極６１よりも上方に形成されたゲート絶縁膜２１を覆う水素含有絶縁膜６２を形成することで、後述する図１２に示す工程で行なう熱処理により、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に到達するように、水素含有絶縁膜６２に含まれる水素を拡散させ、第１及び第２の不純物拡散領域６５，６６の面を構成する半導体基板１３に含まれるシリコンと水素含有絶縁膜６２に含まれていた水素とを反応させてＳｉ−Ｈ結合を形成することが可能となる。
これにより、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に存在する欠陥をターミネートすることが可能となるので、接合リーク電流を低減できる。また、本実施の形態のように、半導体装置１０としてＤＲＡＭを製造する場合、半導体装置１０のリフレッシュ特性の低下を抑制できる。
図７に示す工程では、具体的には、プラズマＣＶＤ法により、水素含有絶縁膜６２としてプラズマＳｉＮ膜（例えば、厚さ２０ｎｍ）を形成する。該プラズマＳｉＮ膜を形成する際のガスとしては、例えば、ＳｉＨ４及びＮＨ３等を用いることができる。この場合、処理温度（成膜温度）としては、例えば、３００℃を用いることができる。
このように、プラズマＣＶＤ法を用いて、水素含有絶縁膜６２を形成することにより、プラズマ中には水素（Ｈ）が豊富に含まれるので、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＬＰ−ＣＶＤ法を用いて水素含有絶縁膜６２を形成した場合と比較して、水素含有絶縁膜６２が含有する水素濃度を高くすることができる。
また、水素含有絶縁膜６２となるプラズマＳｉＮ膜中に含まれる水素が０．５〜２×１０２２（ａｔｍｏｓ／ｃｍ３）の濃度範囲となるように形成するとよい。０．５×１０２２（ａｔｍｏｓ／ｃｍ３）より水素濃度が低くなるとターミネートの効果が不十分となり、２×１０２２（ａｔｍｏｓ／ｃｍ３）より高くなると、膜中の水素が凝集して気体となり、特に４００℃以上の熱処理が加わると膨張して膜の破裂を招くので好ましくない。
次いで、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂ及びダミーゲート電極用溝１８の上部１８Ｂ（ダミーゲート電極用溝１８の下部１８Ａよりも上方に位置する部分）を埋め込むフッ素含有絶縁膜６３を形成する。このとき、図７に示すように、エッチング用マスク７６、及びエッチング用マスク７６間に形成される凹部は、フッ素含有絶縁膜６３に覆われる。
具体的には、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法により、フッ素含有絶縁膜６３としてＳｉＯＦ膜を形成する。
このとき、フッ素含有絶縁膜６３中に含まれるフッ素は、例えば、０．５〜１×１０２１ａｔｍｏｓ／ｃｍ３の濃度範囲にするとよい。この範囲より小さいとターミネーションの効果が不十分となり、高すぎるとゲート電極をエッチングしてしまう虞がある。
ＨＤＰ−ＣＶＤ法では、ＳｉＯＦ膜を成膜する際のガスとしてＳｉＯＦ及びＮＦ３等を用いることができる。この場合、処理温度（成膜温度）としては、例えば、３００℃を用いることができる。
このように、水素含有絶縁膜６２を介して、ゲート電極６１及びダミーゲート電極２３の上方に形成されたゲート絶縁膜２１を覆うフッ素含有絶縁膜６３を形成することで、後述する図１２に示す工程で行なう熱処理により、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に到達するように、フッ素含有絶縁膜６３に含まれるフッ素を拡散させ、第１及び第２の不純物拡散領域６５，６６の面を構成する半導体基板１３に含まれるシリコンとフッ素含有絶縁膜６３に含まれていたフッ素とを反応させてＳｉ−Ｆ結合を形成することが可能となる。
これにより、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に存在する欠陥をターミネートすることが可能となるので、接合リーク電流を低減できる。また、本実施の形態のように、半導体装置１０としてＤＲＡＭを製造する場合、半導体装置１０のリフレッシュ特性の低下を抑制できる。
また、先に説明したように、Ｓｉ−Ｆ結合は、Ｓｉ−Ｈ結合と比較して結合エネルギーが高いため、半導体装置１０に応力や熱が印加された際、解離しにくい。
よって、後工程（具体的には、例えば、ダイシング工程、ダイボンディング工程、ワイヤボンディング工程、半導体装置１０を樹脂により封止する工程、リード加工等）処理された半導体装置１０において、不良モードであるＰＢＴＩ、ＮＢＴＩ、及びＨＣ劣化を抑制可能となるので、後述する工程において形成されるトランジスタ２５（図９参照）の信頼性を向上できる。
また、水素含有絶縁膜６２を介して、ゲート電極６１上及びダミーゲート電極２３上にフッ素含有絶縁膜６３を形成することにより、フッ素含有絶縁膜６３とゲート電極６１及びダミーゲート電極２３を構成する金属膜（具体的には、第１及び第２の金属膜５５，５６）とが直接接触することがなくなるので、フッ素含有絶縁膜６３に含まれるフッ素により、ゲート電極６１及びダミーゲート電極２３を構成する金属膜が腐食することを抑制できる。
次いで、図８に示す工程では、図７に示す水素含有絶縁膜６２及びフッ素含有絶縁膜６３をエッチバックすることで、ゲート電極用溝１７の上部１７Ｂ及びダミーゲート電極用溝１８の上部１８Ｂに水素含有絶縁膜６２及びフッ素含有絶縁膜６３を残存させる。
このとき、フッ素含有絶縁膜６３の上面６３ａが半導体基板１３の上面１３ａに対して略面一となるように、上記エッチバックを行なう。これにより、図２に示す形状とされた水素含有絶縁膜６２及びフッ素含有絶縁膜６３が形成される。
次いで、図９に示す工程では、図８に示すエッチング用マスク７６を除去する。これにより、半導体基板１３の上面１３ａが露出される。
次いで、ゲート電極６１よりも上方に位置する半導体基板１３に、第１の側面１７ａに形成されたゲート絶縁膜２１と接触する第１の不純物拡散領域６５と、第２の側面１７ｂに形成されたゲート絶縁膜２１と接触する第２の不純物拡散領域６６と、を同時に形成する。
これにより、第１の側面１７ａ間に位置する半導体基板１３に第１の不純物拡散領域６５が形成され、第２の側面１７ｂと側面１８ａとの間に位置する半導体基板１３に第２の不純物拡散領域６６が形成される。
具体的には、半導体基板１３がｐ型シリコン基板の場合、半導体基板１３に、ｎ型不純物であるリン（Ｐ）をイオン注入することで、第１及び第２の不純物拡散領域６５，６６を形成する。これにより、ゲート絶縁膜２１、ゲート電極６１、第１の不純物拡散領域６５、及び第２の不純物拡散領域６６を有したトランジスタ２５が形成される。
上記第１及び第２の不純物拡散領域６５，６６を形成する場合、第１及び第２の不純物拡散領域６５，６６の下面がゲート電極６１の上面６１ａに対して略一致するようにする。
また、第１及び第２の不純物拡散領域６５，６６は、半導体基板１３の上面１３ａにｎ型不純物をイオン注入して形成するため、第１及び第２の不純物拡散領域６５，６６の上面６５ａ，６６ａは、半導体基板１３の上面１３ａに対して略面一となる。
次いで、図１０に示す工程では、ゲート絶縁膜２１の上端面、水素含有絶縁膜６２の上端面、フッ素含有絶縁膜６３の上面６３ａ、及び第２の不純物拡散領域６６の上面６６ａを覆うと共に、第１の不純物拡散領域６５の上面６５ａを露出する溝状の開口部２６Ａを有した第１の層間絶縁層２６を形成する。
具体的には、ＣＶＤ法により、図９に示す構造体の上面を覆うシリコン酸化膜（ＳｉＯ２膜）を成膜し、次いで、ホトリソグラフィ技術及びドライエッチング技術により、該シリコン酸化膜（ＳｉＯ２膜）に第１の不純物拡散領域６５の上面６５ａを露出する開口部２６Ａを形成することで、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の層間絶縁層２６を形成する。
次いで、図１１に示す工程では、開口部２６Ａを充填し、第１の不純物拡散領域６５の上面６５ａと接触するビットコンタクト２７と、ビットコンタクト２７と一体とされたビット線２９と、ビット線２９の上面２９ａを覆うキャップ絶縁膜３１と、を同時に形成する。
具体的には、開口部２７Ａを充填し、かつ第１の層間絶縁膜２６の上面２６ａを覆うように、ビットコンタクト２７及びビット線２９の母材となる導電膜（図示せず）を成膜し、次いで、該導電膜上にキャップ絶縁膜３１の母材となる図示していないシリコン窒化膜（ＳｉＮ膜）を成膜する。
次いで、ホトリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜（ＳｉＮ膜）及び導電膜をパターニングすることで、キャップ絶縁膜３１と、ビットコンタクト２７と、ビットコンタクト２７と一体とされたビット線２９と、を同時に形成する。
ビットコンタクト２７及びビット線２９の母材となる導電膜としては、例えば、ポリシリコン膜と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。この場合、ポリシリコン膜は、開口部２６Ａを埋め込む厚さで形成する。
次いで、ビット線２９の側面、及びキャップ絶縁膜３１を覆うように、図示していないシリコン窒化膜（ＳｉＮ膜）と、図示していないシリコン酸化膜（ＳｉＯ２膜）と、を順次成膜する。その後、該シリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ２膜）を全面エッチバックすることで、キャップ絶縁膜３１の側面及びビット線２９の側面を覆うと共に、シリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ２）よりなるサイドウォール膜３２を形成する。
このように、サイドウォール膜３２を、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２）と、を積層して形成することにより、後述する図１２に示す工程において、第２の層間絶縁膜３３としてＳＯＤ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により塗布系絶縁膜を成膜した場合、該塗布系絶縁膜の濡れ性が改善されるため、塗布系絶縁膜中へのボイドの発生を抑制できる。
次いで、図１２に示す工程では、図１１に示す構造体の上面側に、キャップ絶縁膜３１の上面３１ａに対して略面一とされた上面３３ａを有した第２の層間絶縁膜３３を形成する。これにより、キャップ絶縁膜３１の上面３１ａは、第２の層間絶縁膜３３から露出される。
具体的には、図１１に示す構造体の上面側に、キャップ絶縁膜３１及びサイドウォール膜３２を覆うように、ＳＯＧ法により、第２の層間絶縁膜３３の母材となる塗布系絶縁膜（シリコン酸化膜）を塗布する。上記塗布系絶縁膜を形成する際には、ポリシラザンを含有した塗布液を用いるとよい。
次いで、熱処理を行なうことで、該塗布系絶縁膜の膜質を緻密にすると共に、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に到達するように、水素含有絶縁膜６２に含まれる水素、及びフッ素含有絶縁膜６３に含まれるフッ素を拡散させる。
これより、第１及び第２の不純物拡散領域６５，６６の面を構成する半導体基板１３に含まれるシリコンと拡散した水素とが反応してＳｉ−Ｈ結合が形成されると共に、第１及び第２の不純物拡散領域６５，６６の面を構成する半導体基板１３に含まれるシリコンと拡散したフッ素とが反応してＳｉ−Ｆ結合が形成される。
これにより、先に説明したように、リーク電流を低減できると共に、トランジスタ２５の信頼性を向上させることができる。
上記熱処理の条件としては、例えば、温度が７００〜８００℃、処理時間１０分を用いることができる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
また、水素含有絶縁膜６２に含まれる水素、及びフッ素含有絶縁膜６３に含まれるフッ素を拡散させるための熱処理工程は、ビット線２９を形成する工程よりも後の工程で行なうとよい。
このように、水素含有絶縁膜６２に含まれる水素、及びフッ素含有絶縁膜６３に含まれるフッ素を拡散させるための熱処理工程を、ビット線２９を形成する工程よりも後の工程で行なうことで、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に存在し、かつドライエッチングによるダメージ、加工／成膜による応力、ストレス、及びイオン注入等に起因する欠陥を十分にターミネートすることが可能となる。
なお、本実施の形態では、第２の層間絶縁膜３３を形成する際の熱処理を利用して、水素含有絶縁膜６２に含まれる水素、及びフッ素含有絶縁膜６３に含まれるフッ素を拡散させる場合を例に挙げて説明したが、水素及びフッ素を拡散させる熱処理は、ビット線２９を形成後であればよく、本実施の形態に限定されない。
次いで、ＣＭＰ法により、キャップ絶縁膜３１の上面３１ａが露出するまで、熱処理された塗布系絶縁膜（シリコン酸化膜）の研磨を行なう。これにより、図１２に示すように、平坦な上面３３ａを有し、かつ塗布系絶縁膜（シリコン酸化膜）よりなる第２の層間絶縁膜３３が形成される。
なお、図１２には図示していないが、上記研磨後に、ＣＶＤ法により、キャップ絶縁膜３１の上面３１ａ及び第２の層間絶縁膜３３の上面３３ａを覆うシリコン酸化膜（ＳｉＯ２膜）を形成してもよい。
次いで、図１３に示す工程では、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法により、第１及び第２の層間絶縁膜２６，３３を異方性エッチング（具体的には、ドライエッチング）することで、第１及び第２の層間絶縁膜２６，３３を貫通し、かつ第２の不純物拡散領域６６の上面６６ａの一部、及びフッ素含有絶縁膜６３の上面の一部に到達するコンタクト孔３５を形成する。
次いで、コンタクト孔３５内を埋め込むように、ＣＶＤ法により、窒化チタン膜（図示せず）と、タングステン膜（図示せず）とを順次積層させる。
次いで、ＣＭＰ法により、第２の層間絶縁膜３３の上面３３ａに形成された不要な窒化チタン膜及びタングステン膜を研磨除去することで、窒化チタン膜及びタングステン膜よりなり、かつ上面３６ａが第２の層間絶縁膜３３の上面３３ａに対して面一とされたコンタクトプラグ３６を形成する。これにより、コンタクトプラグ３６は、第２の不純物拡散領域６６の上面６６ａと接触し、第２の不純物拡散領域６６と電気的に接続される。
次いで、第２の層間絶縁膜３３の上面３３ａに、コンタクトプラグ３６の上面３６ａの一部と接触する容量コンタクトパッド３８を形成する。
具体的には、キャップ絶縁膜３１の上面３１ａ、コンタクトプラグ３６の上面３６ａ、及び第２の層間絶縁膜３３の上面３３ａを覆うように、コンタクトプラグ３６の母材となる金属膜（図示せず）を成膜する。
次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド３８の形成領域に対応する面を覆うホトレジスト（図示せず）を形成する。次いで、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、金属膜よりなる容量コンタクトパッド３８を形成する。その後、ホトレジスト（図示せず）を除去する。
次いで、図１４に示す工程では、キャップ絶縁膜３１の上面３１ａ、コンタクトプラグ３６の上面３６ａ、及び第２の層間絶縁膜３３の上面３３ａに、容量コンタクトパッド３８を覆うシリコン窒化膜３９を形成する。
シリコン窒化膜３９には、シリコン酸化膜のエッチングに対するストッパーとしての機能が要求されるため、プラズマを用いない熱ＣＶＤ法で形成される緻密な膜が必要となる。
具体的には、上記シリコン窒化膜３９は、ジクロロシランとアンモニアとを原料ガスとして６５０〜８００℃の温度範囲で形成される。このとき、シリコン窒化膜３９中の水素含有量が１〜２×１０２１ａｔｍｏｓ／ｃｍ３の範囲内となるように形成する。
上記濃度範囲とされたシリコン窒化膜３９は、ゲート電極形成用溝１７の内面をターミネートする水素としては機能しない。逆に、シリコン窒化膜３９は、緻密であるが故に最後の水素アニールで気相から供給される水素の拡散バリアとして機能するため、ゲート絶縁膜２１までの水素の拡散の阻害要因となる。
次いで、シリコン窒化膜３９上に、図示していない厚さの厚いシリコン酸化膜（ＳｉＯ２膜）を成膜する。該シリコン酸化膜（ＳｉＯ２膜）の厚さは、例えば、厚さ１５００ｎｍとすることができる。
次いで、ホトリソグラフィ技術により、シリコン酸化膜（ＳｉＯ２膜）上にパターニングされたホトレジスト（図示せず）を形成する。次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド３８と対向するシリコン酸化膜（図示せず）及びシリコン窒化膜３９をエッチングすることで、容量コンタクトパッド３８を露出するシリンダ孔（図示せず）を形成する。その後、ホトレジスト（図示せず）を除去する。
次いで、シリンダ孔（図示せず）の内面、及び容量コンタクトパッド３８の上面に、金属膜（例えば、窒化チタン膜）を成膜することで、該金属膜よりなり、かつ王冠形状とされた下部電極７１を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜（図示せず）を除去する。次いで、シリコン窒化膜３９の上面を露出させる。このとき、シリコン窒化膜３９は、該ウエットエッチングにより、シリコン窒化膜３９の下方に形成された構造体がエッチングされることを防止するエッチング防止膜として機能する。
次いで、シリコン窒化膜３９の上面、及び下部電極７１を覆う容量絶縁膜７２を形成する。次いで、容量絶縁膜７２の表面を覆うように、容量絶縁膜７２が形成された下部電極７１の内部、及び複数の下部電極７１間を埋め込む上部電極７３を形成する。
このとき、上部電極７３は、上部電極７３の上面７３ａの位置が容量絶縁膜７２よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド３８上に、下部電極７１、容量絶縁膜７２、及び平坦な上面７３ａを有した上部電極７３よりなるキャパシタ４１が形成される。
次いで、図１５に示す工程では、上部電極７３の上面７３ａを覆う第３の層間絶縁膜４３を形成する。具体的には、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、該シリコン酸化膜（ＳｉＯ２膜）よりなる第３の層間絶縁層４３を形成する。
次いで、ホトリソグラフィ技術及びドライエッチング技術により、第３の層間絶縁層４３に、上部電極７３の上面７３ａを露出する開口部８１を形成する。
次いで、第３の層間絶縁層４３の上面４３ａに、開口部８１を埋め込む金属膜（図示せず）を形成する。
次いで、ホトリソグラフィ技術及びドライエッチング技術により、該金属膜をパターニングすることで、該金属膜よりなり、上部電極７３の上面７３ａと接触するビア４４と、該金属膜よりなり、かつビア４４と一体形成された配線４５と、を同時に形成する。これにより、配線４５は、ビア４４を介して、上部電極７３と電気的に接続される。
次いで、第３の層間絶縁膜４３の上面４３ａに、配線４５を覆う第４の層間絶縁膜４７を形成する。具体的には、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、該シリコン酸化膜（ＳｉＯ２膜）よりなる第４の層間絶縁層４７を形成する。
次いで、先に説明した開口部８１の形成方法と同様な手法により、第４の層間絶縁層４７をエッチングすることで、配線４５の上面４５ａを露出する開口部８２を形成する。
次いで、先に説明したビア４４及び配線４５の形成方法と同様な手法により、開口部８２を埋め込み、かつ配線４５の上面４５ａと接続されたビア４８と、第４の層間絶縁層４７の上面４７ａに、ビア４８と一体形成された配線４９と、を同時に形成する。これにより、配線４９は、ビア４８を介して、上部電極７３と電気的に接続される。
その後、第４の層間絶縁膜４７の上面４７ａに、最上層の配線４９を覆う保護膜５１を形成する。具体的には、保護膜５１として、例えば、ポリイミド膜、ＰＳＧ膜、及びＳｉ３Ｎ４膜等を形成する。これにより、図１５に示すように、本実施の形態の半導体装置１０が製造される。
本実施の形態の半導体装置の製造方法によれば、ゲート電極６１よりも上方に形成されたゲート絶縁膜２１、及びゲート電極６１の上面６１ａを覆う水素含有絶縁膜６２を形成する工程と、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むフッ素含有絶縁膜６３を形成する工程と、シリコンを含む半導体基板１３を熱処理することで、水素含有絶縁膜６２に含まれる水素、及びフッ素含有絶縁膜６３に含まれるフッ素を拡散させて、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面にＳｉ−Ｈ結合及びＳｉ−Ｆ結合を形成する工程、とを含むことで、Ｓｉ−Ｈ結合及びＳｉ−Ｆ結合により、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に存在する欠陥をターミネートすることが可能となるため、接合リーク電流を低減できる。
したがって、本実施の形態のように、半導体装置１０としてＤＲＡＭを用いた場合、リフレッシュ特性の低下を抑制できる。
また、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、Ｓｉ−Ｈ結合よりも結合力の高いＳｉ−Ｆ結合を形成することにより、後工程処理された半導体装置１０において、不良モードであるＰＢＴＩ、ＮＢＴＩ、及びＨＣ劣化を抑制することが可能となるため、トランジスタ２５の信頼性を向上できる。
なお、コンタクトプラグ３６の下端と第２の不純物拡散領域６６との間に、図示していないシリサイド層（例えば、チタンシリサイド層（ＴｉＳｉ２層））を形成してもよい。これにより、コンタクトプラグ３６と第２の不純物拡散領域６６との間のコンタクト抵抗を小さくすることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、半導体装置及びその製造方法に適用可能である。
１０…半導体装置、１１…メモリセル、１３…半導体基板、１３ａ、２３ａ，２６ａ，２９ａ，３１ａ，３３ａ，３６ａ，４３ａ，４５ａ，４７ａ，６１ａ，６３ａ，６５ａ，６６ａ，７３ａ…上面、１４…活性領域、１５…素子分離領域、１７…ゲート電極用溝、１７ａ…第１の側面、１７ｂ…第２の側面、１７ｃ，１８ｃ…底面、１７Ａ，１８Ａ…下部、１７Ｂ，１８Ｂ…上部、１８…ダミーゲート電極用溝、１８ａ，１８ｂ…側面、２１…ゲート絶縁膜、２３…ダミーゲート電極、２５…トランジスタ、２６…第１の層間絶縁膜、２６Ａ，８１，８２…開口部、２７…ビットコンタクト、２９…ビット線、３１…キャップ絶縁膜、３２…サイドウォール膜、３３…第２の層間絶縁膜、３５…コンタクト孔、３６…コンタクトプラグ、３８…容量コンタクトパッド、３９…シリコン窒化膜、４１…キャパシタ、４３…第３の層間絶縁膜、４４，４８…ビア、４５，４９…配線、４７…第４の層間絶縁膜、５１…保護膜、５５…第１の金属膜、５６…第２の金属膜、６１…ゲート電極、６２…水素含有絶縁膜、６３…フッ素含有絶縁膜、６５…第１の不純物拡散領域、６６…第２の不純物拡散領域、７１…下部電極、７２…容量絶縁膜、７３…上部電極、７６…エッチング用マスク、Ｗ１，Ｗ２…幅、Ｄ１，Ｄ２…深さ

Claims (20)

  1. 第１の方向に延在するように、シリコンを含む半導体基板に形成され、底面及び対向する第１及び第２の側面を含む内面により区画されたゲート電極用溝と、
    前記ゲート電極用溝の内面を覆うゲート絶縁膜と、
    前記ゲート電極用溝の下部に、前記ゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極よりも上方に配置された前記ゲート絶縁膜、及び前記ゲート電極の上面を覆う水素含有絶縁膜と、
    前記水素含有絶縁膜を介して、前記ゲート電極用溝の上部を埋め込むフッ素含有絶縁膜と、
    前記ゲート電極よりも上方に位置する前記半導体基板に設けられ、前記第１の側面に配置された前記ゲート絶縁膜と接触する第１の不純物拡散領域と、
    前記ゲート電極よりも上方に位置する前記半導体基板に設けられ、前記第２の側面に配置された前記ゲート絶縁膜と接触する第２の不純物拡散領域と、
    を備え、
    前記ゲート絶縁膜と接触する前記第１及び第２の不純物拡散領域の面に、前記シリコンと前記水素とが結合したＳｉ−Ｈ結合、及び前記シリコンと前記フッ素とが結合したＳｉ−Ｆ結合を有することを特徴とする半導体装置。
  2. 前記半導体基板は、シリコン基板であることを特徴とする請求項１記載の半導体装置。
  3. 前記水素含有絶縁膜は、前記水素を含んだプラズマＳｉＮ膜であることを特徴とする請求項１または２記載の半導体装置。
  4. 前記フッ素含有絶縁膜は、フッ素含有シリコン酸化膜であることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
  5. 前記ゲート電極は、前記ゲート絶縁膜と接触し、かつバリア膜となる第１の金属膜と、前記第１の金属膜よりも抵抗が小さく、かつ前記第１の金属膜を介して前記ゲート電極用溝の下部を埋め込む第２の金属膜と、を有することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
  6. 前記半導体基板に設けられ、前記第１の方向と交差する方向に延在する帯状の活性領域を区画すると共に、前記ゲート電極用溝に分断される素子分離領域を有することを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置。
  7. 前記第１の不純物拡散領域の上方に、前記第１の方向と交差する第２の方向に延在し、かつ第１の不純物拡散領域と電気的に接続されたビット線を有することを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
  8. 前記半導体基板上に設けられた層間絶縁膜と、
    前記層間絶縁膜を貫通し、前記第２の不純物拡散領域の上面に到達するコンタクトプラグと、
    前記層間絶縁膜の上方に設けられ、前記コンタクトプラグを介して、前記第２の不純物拡散領域と電気的に接続されたキャパシタと、
    を有することを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
  9. 前記層間絶縁膜上に、前記コンタクトプラグの上面と接触する容量コンタクトパッドを設けると共に、前記容量コンタクトパッド上に前記キャパシタを配置したことを特徴とする請求項８記載の半導体装置。
  10. 前記層間絶縁膜上には、積層された複数の絶縁膜が設けられており、
    前記積層された複数の絶縁膜のうち、少なくとも１つが熱ＣＶＤ法で形成されたシリコン窒化膜であることを特徴とする請求項８または９記載の半導体装置。
  11. シリコンを含む半導体基板に、第１の方向に延在し、かつ底面及び対向する第１及び第２の側面を含む内面により区画されたゲート電極用溝を形成する工程と、
    前記ゲート電極用溝の内面を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して、前記ゲート電極用溝の下部にゲート電極を形成する工程と、
    前記ゲート電極よりも上方に形成された前記ゲート絶縁膜、及び前記ゲート電極の上面を覆う水素含有絶縁膜を形成する工程と、
    前記水素含有絶縁膜を介して、前記ゲート電極用溝の上部を埋め込むフッ素含有絶縁膜を形成する工程と、
    前記ゲート電極よりも上方に位置する前記半導体基板に、前記第１の側面に形成された前記ゲート絶縁膜と接触する第１の不純物拡散領域と、前記第２の側面に形成された前記ゲート絶縁膜と接触する第２の不純物拡散領域と、を同時に形成する工程と、
    前記半導体基板を熱処理することで、前記水素含有絶縁膜に含まれる水素、及び前記フッ素含有絶縁膜に含まれるフッ素を拡散させて、前記ゲート絶縁膜と接触する前記第１及び第２の不純物拡散領域の面にＳｉ−Ｈ結合及びＳｉ−Ｆ結合を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 前記半導体基板としてシリコン基板を用いることを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記水素含有絶縁膜として、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により前記水素を含むプラズマＳｉＮ膜を形成することを特徴とする請求項１１または１２記載の半導体装置の製造方法。
  14. 前記フッ素含有絶縁膜として、ＳｉＯＦ膜を形成することを特徴とする請求項１１ないし１３記載のうち、いずれか１項記載の半導体装置の製造方法。
  15. 前記ゲート電極は、前記ゲート絶縁膜を覆うように、バリア膜となる第１の金属膜を成膜し、次いで、該第１の金属膜を介して前記ゲート電極用溝を埋め込む第２の金属膜を成膜した後、エッチバックにより、前記ゲート電極用溝の下部に前記第１及び第２の金属膜を残存させることで形成することを特徴とする請求項１１ないし１４のうち、いずれか１項記載の半導体装置の製造方法。
  16. 前記ゲート電極用溝を形成する前に、前記半導体基板に、前記第１の方向と交差する方向に延在する帯状の活性領域を区画し、かつ前記ゲート電極用溝に分断される素子分離領域を形成する工程を含むことを特徴とする請求項１１ないし１５のうち、いずれか１項記載の半導体装置の製造方法。
  17. 前記第１の不純物拡散領域の上方に、該第１の不純物拡散領域と電気的に接続されるビット線を形成する工程を含むことを特徴とする請求項１１ないし１６記載の半導体装置の製造方法。
  18. 前記水素及び前記フッ素を拡散させる前記熱処理は、前記ビット線を形成する工程よりも後の工程で行なうことを特徴とする請求項１１ないし１７のうち、いずれか１項記載の半導体装置の製造方法。
  19. 前記半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通し、かつ前記第２の不純物拡散領域の上面に到達するコンタクトプラグを形成する工程と、
    前記層間絶縁膜の上方に、前記コンタクトプラグを介して、前記第２の不純物拡散領域と電気的に接続されるキャパシタを形成する工程と、
    を含むことを特徴とする請求項１１ないし１８のうち、いずれか１項記載の半導体装置の製造方法。
  20. 前記キャパシタを形成する前に、前記層間絶縁膜上に、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程を有し、
    前記キャパシタを前記容量コンタクトパッド上に形成することを特徴とする請求項１９記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014077209A1 (ja) * 2012-11-14 2014-05-22 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびその製造方法
WO2014112496A1 (ja) * 2013-01-16 2014-07-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5701736B2 (ja) * 2011-12-20 2015-04-15 株式会社東芝 平坦化方法および平坦化装置
KR101979752B1 (ko) 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101907070B1 (ko) * 2012-05-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US8741781B2 (en) * 2012-06-21 2014-06-03 Micron Technology, Inc. Methods of forming semiconductor constructions
US8921181B2 (en) * 2012-12-27 2014-12-30 Intermolecular, Inc. Flourine-stabilized interface
US8779546B1 (en) * 2013-03-07 2014-07-15 Sony Corporation Semiconductor memory system with bit line and method of manufacture thereof
KR102032369B1 (ko) 2013-05-06 2019-10-15 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자
KR102198857B1 (ko) * 2014-01-24 2021-01-05 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102185661B1 (ko) 2014-02-07 2020-12-02 삼성전자주식회사 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
US9378968B2 (en) * 2014-09-02 2016-06-28 United Microelectronics Corporation Method for planarizing semiconductor device
KR102303302B1 (ko) * 2017-04-28 2021-09-16 삼성전자주식회사 반도체 장치 제조 방법
KR102369630B1 (ko) 2018-01-03 2022-03-03 삼성전자주식회사 메모리 소자 및 이의 제조방법
CN110061000B (zh) 2018-01-18 2021-07-27 联华电子股份有限公司 半导体存储装置以及其制作方法
US20220278207A1 (en) * 2019-08-26 2022-09-01 Rohm Co., Ltd. Semiconductor device and method for producing same
KR20220042665A (ko) 2020-09-28 2022-04-05 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20230021400A (ko) * 2021-08-05 2023-02-14 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW405155B (en) * 1997-07-15 2000-09-11 Toshiba Corp Semiconductor device and its manufacture
JP3269528B2 (ja) 1998-03-04 2002-03-25 日本電気株式会社 容量素子を有する半導体装置及びその製造方法
JP4860022B2 (ja) 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP2008262956A (ja) * 2007-04-10 2008-10-30 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014077209A1 (ja) * 2012-11-14 2014-05-22 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびその製造方法
WO2014112496A1 (ja) * 2013-01-16 2014-07-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

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