TWI792300B - 記憶元件及其形成方法 - Google Patents

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Abstract

一種記憶元件，包括：基底、多個位元線結構、多個位元線接觸窗以及多個保護結構。基底具有多個主動區。多個位元線結構沿著X方向平行配置於基底上。多個位元線接觸窗分別配置在多個位元線結構與多個主動區的重疊處且電性連接多個位元線結構與多個主動區。多個保護結構至少配置在多個位元線接觸窗的第一側壁與第二側壁上。另提供一種記憶元件的形成方法。

Description

記憶元件及其形成方法
本發明是有關於一種記憶元件及其形成方法。
動態隨機存取記憶體(dynamic random access memory，DRAM)屬於一種揮發性記憶體，其是由多個記憶胞所構成。詳細地說，每一個記憶胞主要是由一個電晶體與一個由電晶體所操控的電容器所構成，且每一個記憶胞藉由字元線與位元線彼此電性連接。為提升動態隨機存取記憶體的積集度以加快元件的操作速度，並符合消費者對於小型化電子裝置的需求，近年來發展出埋入式字元線動態隨機存取記憶體，以滿足上述種種需求。
隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展。然而，在這趨勢之下，DRAM的臨界尺寸亦逐漸縮小，其導致DRAM的製程將面臨許多挑戰。舉例來說，在矽基底中形成位元線接觸窗開口時，矽殘渣(Si residue)會殘留在主動區的角落，進而導致電容器接觸窗與位元線接觸窗之間的短路。又或者是，在定義位元線接觸窗時，多晶矽殘渣(poly-Si residue)也會 殘留在主動區的角落，進而導致電容器接觸窗與位元線接觸窗之間的短路。
本發明提供一種記憶元件，包括：基底、多個位元線結構、多個位元線接觸窗以及多個保護結構。基底具有多個主動區。多個位元線結構沿著X方向平行配置於基底上。多個位元線接觸窗分別配置在多個位元線結構與多個主動區的重疊處且電性連接多個位元線結構與多個主動區。多個保護結構至少配置在多個位元線接觸窗的第一側壁與第二側壁上。
本發明提供一種記憶元件的形成方法，包括：提供具有多個主動區的基底；在基底中形成多條埋入式字元線，其中多條埋入式字元線沿著Y方向延伸並穿過多個主動區；在相鄰兩條埋入式字元線之間形成第一開口，以暴露出相應的主動區；形成保護層以覆蓋第一開口的側壁；在第一開口中形成導體材料；在基底上形成多個位元線結構，其中多個位元線結構沿著X方向延伸並覆蓋導體材料的第一部分；進行第一蝕刻製程，移除未被多個位元線結構所覆蓋的導體材料的第二部分，以使導體材料的第一部分形成位元線接觸窗且在保護層與位元線接觸窗之間形成第二開口；進行第二蝕刻製程，移除未被多個位元線結構所覆蓋的保護層的一部分，以使保護層的剩餘部分形成多個保護結構且擴大第二開口以形成第三開口；在第三開口中形成介電層。
本發明提供另一種記憶元件的形成方法，包括：提供具有多個主動區的基底；在基底中形成多條埋入式字元線，其中多條埋入式字元線沿著Y方向延伸並穿過多個主動區；在相鄰兩條埋入式字元線之間形成第一開口，以暴露出相應的主動區；形成保護結構以覆蓋第一開口的側壁；在第一開口中形成導體材料；在基底上形成多個位元線結構，其中多個位元線結構沿著X方向延伸並覆蓋導體材料的第一部分；移除未被多個位元線結構所覆蓋的導體材料的第二部分，以使導體材料的第一部分形成位元線接觸窗且在保護結構與位元線接觸窗之間形成第二開口；以及在第二開口中形成介電層。
基於上述，本發明實施例將保護結構與介電層以封閉路徑的形式環繞位元線接觸窗，以電性隔離位元線接觸窗與電容器接觸窗且避免位元線接觸窗與電容器接觸窗之間的短路，進而提升記憶元件的可靠度。
10、20、30:記憶元件
12、14、16:開口
12s、220s:側壁
12w:寬度
100:基底
101:隔離結構
102:位元線結構
104、104a:阻障層
106、106a:位元線
108、108a:頂蓋層
110、110a:罩幕層
112:襯層
114、314:介電層
116、222:導體材料
116a、222a:導體層
118:金屬層
202:埋入式字元線
202d:距離
202w:寬度
204:導體層
206:阻障層
208:密封層
210:閘介電層
212、216:氧化矽層
214:氮化矽層
220:保護材料
220a:保護層
220b、320:保護結構
AA:主動區
BC:位元線接觸窗
CC:電容器接觸窗
IS:電性絕緣結構
L1:長邊
L2:短邊
S1:第一側壁
S2:第二側壁
S3:第三側壁
S4:第四側壁
W1、W2、W3:寬度
圖1是本發明之一實施例的記憶元件的上視示意圖。
圖2A至圖2E是依照本發明的第一實施例的一種記憶元件之製造流程的上視示意圖。
圖3A至圖3E分別是沿著圖2A之I-I線段的記憶元件之製造流程的剖面示意圖。
圖3F至圖3J分別是沿著圖2B至圖2E之I-I線段的記憶元件之製造流程的剖面示意圖。
圖4A至圖4D分別是沿著圖2B至圖2E之II-II線段的記憶元件之製造流程的剖面示意圖。
圖4E至圖4G分別是圖4D的記憶元件之後續製造流程的剖而示意圖。
圖5A至圖5B是依照本發明的第二實施例的一種記憶元件之製造流程的上視示意圖。
圖6A至圖6B分別是沿著圖5A至圖5B之I-I線段的記憶元件之製造流程的剖面示意圖。
圖7A至圖7B分別是沿著圖5A至圖5B之II-II線段的記憶元件之製造流程的剖面示意圖。
圖7C至圖7E分別是圖7B的記憶元件之後續製造流程的剖面示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
圖1是本發明之一實施例的記憶元件的上視示意圖。以下實施例的記憶元件是以動態隨機存取記憶體為例來說明，但本 發明不以此為限。
請參照圖1，本實施例提供一種記憶元件10包括：基底100、多個隔離結構101、多個主動區AA、多個位元線結構102、多條埋入式字元線202、多個電容器接觸窗CC、多個位元線接觸窗BC以及多個電性絕緣結構IS。為圖面清楚起見，圖1僅顯示上述構件，其他結構可見於後續圖3A至圖3J以及圖4A至圖4G的剖面圖。
如圖1所示，基底100包括多個主動區(active areas)AA。在一實施例中，主動區AA的形成方法可以是將隔離結構101形成在基底100中，以將基底100定義出多個主動區AA。也就是說，相鄰兩個主動區AA之間具有隔離結構101。在一實施例中，一個主動區AA上只形成有一個記憶單元，且各記憶單元由隔離結構101分隔，以有效減少記憶單元之間的干擾問題。
位元線結構102位於基底100上，且橫越主動區AA。在一實施例中，位元線結構102沿著X方向延伸，且沿著Y方向相互排列。埋入式字元線202位於基底100中。在一實施例中，埋入式字元線202沿著Y方向延伸，且沿著X方向相互排列。在本實施例中，X方向與Y方向實質上互相垂直。
如圖1所示，每一主動區AA具有長邊L1與短邊L2，且長邊L1橫跨相應的兩條埋入式字元線202與一個位元線結構102。每一主動區AA與相應的位元線結構102的重疊處具有位元線接觸窗BC。在此情況下，位元線接觸窗BC可用以電性連接位 元線結構102與相應的主動區AA中的摻雜區(未繪示)。所述摻雜區可位於兩條埋入式字元線202之間。
電容器接觸窗CC分別配置在埋入式字元線202與位元線結構102所圍繞的空間中。詳細地說，電容器接觸窗CC分別配置在主動區AA的長邊L1的兩端點上，其可電性連接主動區AA與後續形成的電容器(未繪示)。另外，雖然電容器接觸窗CC在圖1中顯示為矩形，但實際上形成的接觸窗會略呈圓形，且其尺寸可依製程需求來設計。
值得注意的是，如圖1所示，電性絕緣結構IS可以封閉路徑的形式橫向環繞位元線接觸窗BC的側壁，以電性隔離位元線接觸窗BC與電容器接觸窗CC且避免位元線接觸窗BC與電容器接觸窗CC之間的短路，進而提升記憶元件10的可靠度。雖然圖1中所繪示的電性絕緣結構IS具有方環形佈局，但本發明不以此為限。在其他實施例中，電性絕緣結構IS亦可適用其他合適的佈局，例如圓環形佈局、橢圓環形佈局等。
圖2A至圖2E是依照本發明的第一實施例的一種記憶元件之製造流程的上視示意圖。圖3A至圖3E分別是沿著圖2A之I-I線段的記憶元件之製造流程的剖面示意圖。圖3F至圖3J分別是沿著圖2B至圖2E之I-I線段的記憶元件之製造流程的剖面示意圖。圖4A至圖4D分別是沿著圖2B至圖2E之II-II線段的記憶元件之製造流程的剖面示意圖。圖4E至圖4G分別是圖4D的記憶元件之後續製造流程的剖面示意圖。
本實施例提供一種記憶元件20的形成方法，其包括以下步驟。首先，請參照圖3A，提供一初始結構，其包括基底100、多個隔離結構101以及多條埋入式字元線202。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(SOI)。在本實施例中，基底100為矽基底。
如圖3A所示，隔離結構101配置於基底100中，以將基底100分隔出多個主動區AA。在一實施例中，隔離結構101包括介電材料，所述介電材料可以是氧化矽、氮化矽或其組合。另外，隔離結構101可包括單層結構、雙層結構或是多層結構。舉例來說，隔離結構101可包括第一隔離層以及裝襯該第一隔離層以分隔該第一隔離層與基底100的第二隔離層。第一隔離層可以是氮化矽層，而第二隔離層可以是熱氧化物層。在替代實施例中，隔離結構101可例如是淺溝渠隔離結構(STI)。
如圖3A所示，每一條埋入式字元線202包括導體層204、阻障層206、密封層208以及閘介電層210。閘介電層210包覆導體層204的表面，以使導體層204與基底100電性隔離。阻障層206位於導體層204與閘介電層210之間。密封層208覆蓋導體層204的頂面、阻障層206的頂面以及閘介電層210的頂面。在一實施例中，導體層204可視為閘極，導體層204的材料可包括金屬材料，例如是W。阻障層206的材料可包括阻障金屬材料，例如是Ti、TiN、Ta、TaN或其組合。閘介電層210的材料可包括介電材料，例如是氧化矽。密封層208的材料可包括介電材料，例如 是氮化矽。在本實施例中，密封層208與閘介電層210可具有不同介電材料。
另外，該初始結構更包括氧化矽層212、氮化矽層214以及氧化矽層216。詳細地說，氧化矽層212配置在基底100上並延伸覆蓋密封層208的頂面。氮化矽層214配置在氧化矽層212上。氧化矽層216配置在氮化矽層214上，以使氮化矽層214位於氧化矽層212與氧化矽層216之間。
在形成該初始結構之後，在相鄰兩條埋入式字元線202之間形成開口12(亦可稱為第一開口)，如圖3A所示。具體來說，開口12貫穿氧化矽層216、氮化矽層214以及氧化矽層212，以暴露主動區AA。在一實施例中，開口12還貫穿部分覆蓋密封層208。在一實施例中，開口12對應於圖1的位元線接觸窗BC的位置。在一實施例中，開口12的寬度12w大於相鄰兩條埋入式字元線202之間的距離202d，如圖2A所示。開口12的側壁12s可超過相應的埋入式字元線202的寬度202w的一半。也就是說，開口12的寬度12w可大於字元線202的寬度202w與相鄰兩條埋入式字元線202之間的距離202d的總和。在此情況下，可擴大後續形成的位元線接觸窗BC(如圖2D所示)與主動區AA之間的接觸面積，進而降低兩者之間的電阻值。
請參照圖3B，在形成開口12之後，在基底100上形成保護材料220。具體來說，保護材料220共形地覆蓋開口12的表面以及氧化矽層216的頂面。在一實施例中，保護材料220包括 介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。保護材料220的形成方法可以是原子層沉積法(ALD)、化學氣相沈積法(CVD)等類似方法。值得注意的是，在形成開口12時，蝕刻基底100所產生的矽殘渣會殘留在開口12的角落。該矽殘渣會導致後續形成的位元線接觸窗BC與電容器接觸窗CC(如圖4G所示)之間的短路。在本實施例中，覆蓋開口12的保護材料220可有效地阻擋該矽殘渣，以電性隔離位元線接觸窗BC與電容器接觸窗CC。
請參照圖3C，進行蝕刻製程，移除部分保護材料220，以暴露出主動區AA並形成保護層220a。在一實施例中，該蝕刻製程包括乾式蝕刻製程，例如是反應性離子蝕刻製程(RIE)。在此情況下，保護層220a可以間隙壁的形式形成在開口12的側壁12s上。
請參照圖3D，形成導體材料222以填入開口12中並延伸覆蓋氧化矽層216的頂面。在一實施例中，導體材料222包括摻雜多晶矽或矽鍺。該摻雜多晶矽可例如是摻雜有N型摻質(例如磷)的多晶矽，其可有效降低導體材料222與主動區AA之間的電阻值。導體材料222的形成方法可以是化學氣相沈積法(CVD)、磊晶生長法等。
請參照圖3E，進行回蝕刻製程，移除部分導體材料222、氧化矽層216以及部分保護層220a，以暴露出氮化矽層214並形成導體層222a。在進行回蝕刻製程之後，如圖2A所示，保護層 220a以封閉路徑的形式橫向環繞導體層222a的側壁。另外，亦可以化學機械研磨製程(CMP)來形成導體層222a，在此情況下，保護層220a、導體層222a以及氮化矽層214可具有齊平的頂面。
請參照圖3F，在基底100上依序形成阻障層104、位元線106、頂蓋層108以及罩幕層110。在一實施例中，阻障層104的材料包括阻障金屬材料，其可例如是Ti、TiN、Ta、TaN或其組合。位元線106的材料可以是金屬材料，其可例如是W。另外，阻障層104與位元線106之間亦可具有薄的金屬矽化物層，例如是鎢化矽(WSix)。頂蓋層108的材料可以是氮化矽。罩幕層110的材料可以是氧化矽、碳、氮氧化矽或其組合。在本實施例中，罩幕層110可以是多層結構的硬罩幕層，但本發明不以此為限。
請參照圖2B、圖3G以及圖4A，圖案化阻障層104、位元線106、頂蓋層108以及罩幕層110，以形成多個位元線結構102。具體來說，每一個位元線結構102由下而上包括阻障層104a、位元線106a、頂蓋層108a以及罩幕層110a。如上視圖2B所示，位元線結構102沿著X方向延伸且橫越主動區AA與兩條埋入式字元線202。如剖面圖3G與剖面圖4A所示，位元線結構102可藉由導體層222a與基底100(或主動區AA)電性連接。
請參照圖2C、圖3H以及圖4B，進行第一蝕刻製程，移除未被位元線結構102所覆蓋的導體層222a的一部分，以使導體層222a的剩餘部分形成位元線接觸窗BC。在此情況下，開口14(亦可稱為第二開口)可形成在保護層220a與位元線接觸窗BC 之間，如圖2C與圖4B所示。在一實施例中，第一蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程或其組合。在本實施例中，導體層222a與保護層220a之間具有高蝕刻選擇性。也就是說，在第一蝕刻製程中，導體層222a的蝕刻速率大於保護層220a的蝕刻速率。因此，在第一蝕刻製程之後，外露的導體層222a被完全移除，而外露的保護層220a則保留下來。
值得注意的是，在進行第一蝕刻製程時，蝕刻導體層222a所產生的多晶矽殘渣會殘留在開口14的角落。該多晶矽殘渣會導致後續形成的位元線接觸窗BC與電容器接觸窗CC(如圖4G所示)之間的短路。在本實施例中，保護層220a橫向環繞開口14，其可有效地阻擋該多晶矽殘渣，以電性隔離位元線接觸窗BC與電容器接觸窗CC。
請參照圖2D、圖3I以及圖4C，進行第二蝕刻製程，移除未被位元線結構102所覆蓋的保護層220a的一部分，以使保護層220a的剩餘部分形成多個保護結構220b。在此情況下，開口14可被擴大並形成開口16(亦可稱為第三開口)。如圖2D與圖4C所示，保護結構220b分別配置在位元線接觸窗BC的第一側壁S1與第二側壁S2上，而開口16暴露出位元線接觸窗BC的第三側壁S3與第四側壁S4。保護結構220b自位元線接觸窗BC的第一側壁S1與第二側壁S2分別延伸至相應的埋入式字元線202中。在本實施例中，第二蝕刻製程可以是濕式蝕刻製程。由於保護層220a被等向性蝕刻，因此，保護結構220b的側壁220s可內 凹於位元線接觸窗BC的第三側壁S3或第四側壁S4。在此情況下，如圖2D的放大圖所示，保護結構220b在Y方向上的寬度W1可小於位元線結構102在Y方向上的寬度W2，且可小於位元線接觸窗BC在Y方向上的寬度W3。但本發明不以此為限，在其他實施例中，保護結構220b在Y方向上的寬度亦可等於位元線結構102在Y方向上的寬度，且可等於位元線接觸窗BC在Y方向上的寬度。
請參照圖2E、圖3J以及圖4D，在基底100上形成襯層112。具體來說，襯層112共形地覆蓋圖4C所繪示的結構，以保護位元線結構102，如圖4D所示。在一實施例中，襯層112的材料包括介電材料，其可例如是氧化矽、氮化矽、氮氧化矽或其組合。接著，在開口16中形成介電層114。介電層114覆蓋位元線接觸窗BC的第三側壁S3與第四側壁S4。在此情況下，如上視圖2E所示，介電層114與保護結構220b可視為電性絕緣結構IS，此電性絕緣結構IS可以封閉路徑的形式橫向環繞位元線接觸窗BC的所有側壁(即S1、S2、S3、S4)。因此，電性絕緣結構IS可電性隔離位元線接觸窗BC與後續形成的電容器接觸窗CC(如圖4G所示)，且避免位元線接觸窗BC與電容器接觸窗CC之間的短路，進而提升記憶元件的可靠度。在替代實施例中，此電性絕緣結構IS更包括配置在介電層114與位元線接觸窗BC之間以及介電層114與保護結構220b之間的部分襯層112。在一實施例中，介電層114的材料包括含氮介電材料，其可例如是氮化矽、氮氧 化矽或其組合。
在形成介電層114之後，可在主動區AA的兩端點上形成電容器接觸窗CC。由於電容器接觸窗CC只會出現在II-II線段的剖面上，因此，後續圖式僅繪示出II-II線段的剖面圖4E至圖4G，而省略I-I線段的剖面圖。
在形成介電層114之後，如圖4E所示，以位元線結構102為罩幕，移除部分襯層112、部分氮化矽層214、部分氧化矽層212以及部分介電層114，以暴露出主動區AA的表面。
接著，請參照圖4F，形成導體材料116，以填入位元線結構102之間的開口中，並覆蓋位元線結構102的頂面。在一實施例中，導體材料116包括多晶矽，其形成方法可以是CVD。
請參照圖4G，進行回蝕刻製程，移除部分導體材料116，以使導體層116a的頂面低於位元線結構102的頂面。接著，在導體層116a上形成金屬層118。在一實施例中，金屬層118的材料可例如是W，其形成方法可以是物理氣相沈積法(PVD)。另外，導體層116a與金屬層118之間亦可具有薄的金屬矽化物層，例如是鎢化矽(WSix)。
如圖4G所示，導體層116a與金屬層118的複合結構可視為電容器接觸窗CC。電容器接觸窗CC可配置在主動區AA的兩端點上，以電性連接主動區AA與後續形成的電容器(未繪示)。
圖5A至圖5B是依照本發明的第二實施例的一種記憶元件之製造流程的上視示意圖。圖6A至圖6B分別是沿著圖5A至 圖5B之I-I線段的記憶元件之製造流程的剖面示意圖。圖7A至圖7B分別是沿著圖5A至圖5B之II-II線段的記憶元件之製造流程的剖面示意圖。圖7C至圖7E分別圖7B的記憶元件之後續製造流程的剖面示意圖。
本實施例提供另一種記憶元件30的形成方法。與記憶元件20的不同之處在於：記憶元件30並未進行上述的第二蝕刻製程。也就是說，記憶元件30保留環形的保護結構320，以環繞位元線接觸窗BC。另外，第二實施例的圖5A、圖6A以及圖7A的結構與第一實施例的圖2C、圖3H以及圖4B的結構相同，於此便不再贅述。
接著，參照圖5B、圖6B以及圖7B，在開口14中形成介電層314。介電層314覆蓋位元線接觸窗BC的第三側壁S3與第四側壁S4，且配置在位元線接觸窗BC與保護結構320之間。具體來說，如上視圖5B所示，保護結構320可以封閉路徑的形式橫向環繞位元線接觸窗BC與介電層314，以達到雙重保護的功效。在此情況下，介電層314與保護結構320可視為電性絕緣結構IS，以電性隔離位元線接觸窗BC與後續形成的電容器接觸窗CC(如圖7E所示)，且避免位元線接觸窗BC與電容器接觸窗CC之間的短路，進而提升記憶元件的可靠度。
值得注意的是，在一實施例中，介電層314與保護結構320的材料包括含氮介電材料，其可例如是氮化矽、氮氧化矽或其組合。在本實施例中，介電層314與保護結構320可具有相同介 電材料，例如是氮化矽。在此情況下，介電層314與保護結構320可用以當作阻擋結構，以避免在形成電容器開口時的過度蝕刻，而導致相鄰兩個電容器接觸窗CC電性連接所造成的短路問題。
之後，請參照圖7C，以位元線結構102為罩幕，移除部分襯層112、部分氮化矽層214、部分氧化矽層212、部分介電層314以及部分保護結構320，以暴露出主動區AA的表面。
然後，請參照圖7D與圖7E，將電容器接觸窗CC形成在位元線結構102之間的開口中，以電性連接主動區AA與後續形成的電容器(未繪示)。圖7E的電容器接觸窗CC的結構、材料以及形成方法與圖4G的電容器接觸窗CC的結構、材料以及形成方法，且已於上述實施例中詳述過，於此便不再贅述。
綜上所述，本發明實施例具有由保護結構與介電層所構成的電性絕緣結構。此電性絕緣結構可以封閉路徑的形式環繞位元線接觸窗，以電性隔離位元線接觸窗與電容器接觸窗且避免位元線接觸窗與電容器接觸窗之間的短路，進而提升記憶元件的可靠度。
10:記憶元件
100:基底
101:隔離結構
102:位元線結構
202:埋入式字元線
AA:主動區
BC:位元線接觸窗
CC:電容器接觸窗
IS:電性絕緣結構
L1:長邊
L2:短邊

Claims (13)

  1. 一種記憶元件，包括：基底，具有多個主動區；多個位元線結構，沿著X方向平行配置於所述基底上；多個位元線接觸窗，分別配置在所述多個位元線結構與所述多個主動區的重疊處且電性連接所述多個位元線結構與所述多個主動區；以及多個保護結構，至少配置在所述多個位元線接觸窗的第一側壁與第二側壁上，其中所述多個保護結構的頂部低於所述多個位元線結構的頂部。
  2. 如請求項1所述的記憶元件，更包括：多條埋入式字元線沿著Y方向平行配置於所述基底中，其中每一個位元線接觸窗配置在相鄰兩條埋入式字元線之間。
  3. 如請求項2所述的記憶元件，其中每一個保護結構自相應的位元線接觸窗的第一側壁或第二側壁延伸至相應的埋入式字元線中。
  4. 如請求項2所述的記憶元件，其中每一個主動區橫跨兩條埋入式字元線與一個位元線結構。
  5. 如請求項1所述的記憶元件，更包括：多個電容器接觸窗分別配置在所述多個主動區的長邊的兩端點上，且分別配置在所述多條埋入式字元線與所述多個位元線接觸窗所圍繞的空間中。
  6. 如請求項1所述的記憶元件，其中所述多個保護結構在所述Y方向上的寬度小於或等於所述多個位元線接觸窗在所述Y方向上的寬度。
  7. 如請求項1所述的記憶元件，更包括多個介電層分別配置在所述多個位元線接觸窗的第三側壁與第四側壁上。
  8. 如請求項1所述的記憶元件，其中每一個保護結構以封閉路徑的形式環繞相應的位元線接觸窗的第一側壁、第二側壁、第三側壁以及第四側壁。
  9. 一種記憶元件的形成方法，包括：提供具有多個主動區的基底；在所述基底中形成多條埋入式字元線，其中所述多條埋入式字元線沿著Y方向延伸並穿過所述多個主動區；在相鄰兩條埋入式字元線之間形成第一開口，以暴露出相應的主動區；形成保護層以覆蓋所述第一開口的側壁；在所述第一開口中形成導體材料；在所述基底上形成多個位元線結構，其中所述多個位元線結構沿著X方向延伸並覆蓋所述導體材料的第一部分；進行第一蝕刻製程，移除未被所述多個位元線結構所覆蓋的所述導體材料的第二部分，以使所述導體材料的所述第一部分形成位元線接觸窗且在所述保護層與所述位元線接觸窗之間形成第二開口； 進行第二蝕刻製程，移除未被所述多個位元線結構所覆蓋的所述保護層的一部分，以使所述保護層的剩餘部分形成多個保護結構且擴大所述第二開口以形成第三開口；以及在所述第三開口中形成介電層。
  10. 如請求項9所述的記憶元件的形成方法，其中所述第一開口的寬度大於相鄰兩條埋入式字元線之間的距離。
  11. 如請求項9所述的記憶元件的形成方法，更包括在所述多個位元線結構之間分別形成多個電容器接觸窗，以使所述多個電容器接觸窗分別配置在所述多個主動區的長邊的兩端點上。
  12. 一種記憶元件的形成方法，包括：提供具有多個主動區的基底；在所述基底中形成多條埋入式字元線，其中所述多條埋入式字元線沿著Y方向延伸並穿過所述多個主動區；在相鄰兩條埋入式字元線之間形成第一開口，以暴露出相應的主動區；形成保護結構以覆蓋所述第一開口的側壁；在所述第一開口中形成導體材料；在所述基底上形成多個位元線結構，其中所述多個位元線結構沿著X方向延伸並覆蓋所述導體材料的第一部分；移除未被所述多個位元線結構所覆蓋的所述導體材料的第二部分，以使所述導體材料的所述第一部分形成位元線接觸窗且在 所述保護結構與所述位元線接觸窗之間形成第二開口；以及在所述第二開口中形成介電層。
  13. 如請求項12所述的記憶元件的形成方法，更包括在所述多個位元線結構之間分別形成多個電容器接觸窗，以使所述多個電容器接觸窗分別配置在所述多個主動區的長邊的兩端點上。
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