KR20210032906A - 반도체 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 소자는, 활성 영역들을 포함하는 기판, 상기 기판 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 활성 영역들과 전기적으로 연결되는 비트 라인들, 상기 비트 라인들 상에 배치되며, 상기 활성 영역들과 전기적으로 연결되는 캐패시터들, 및 상기 캐패시터들과 상기 활성 영역들의 사이에서, 상기 캐패시터들과 상기 활성 영역들을 전기적으로 연결하는 스토리지 노드 콘택들을 포함하고, 상기 스토리지 노드 콘택들 각각은, 상기 활성 영역과 접촉되며 상기 제2 방향을 따라 제1 폭을 갖는 제1 영역 및 상기 제1 영역의 상부에 배치되며 상기 제2 방향을 따라 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역을 포함한다.
Description
본 발명은 반도체 소자에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고도로 스케일링(scaling)된 반도체 소자를 제조하기 위해서, 인접하는 도전 구조물들 사이의 저항을 최소화하면서 상기 도전 구조물들을 안정적으로 연결하기 위한 콘택 기술들이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역들을 포함하는 기판, 상기 기판 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 활성 영역들과 전기적으로 연결되는 비트 라인들, 상기 비트 라인들 상에 배치되며, 상기 활성 영역들과 전기적으로 연결되는 캐패시터들, 및 상기 캐패시터들과 상기 활성 영역들의 사이에서, 상기 캐패시터들과 상기 활성 영역들을 전기적으로 연결하는 스토리지 노드 콘택들을 포함하고, 상기 스토리지 노드 콘택들 각각은, 상기 활성 영역과 접촉되며 상기 제2 방향을 따라 제1 폭을 갖는 제1 영역 및 상기 제1 영역의 상부에 배치되며 상기 제2 방향을 따라 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 기판의 상부에 배치되며, 상기 활성 영역과 전기적으로 연결되는 캐패시터, 상기 캐패시터와 상기 활성 영역의 사이에서, 상기 캐패시터와 상기 활성 영역을 전기적으로 연결하는 스토리지 노드 콘택, 및 상기 스토리지 노드 콘택과 상기 캐패시터를 연결하는 랜딩 패드를 포함하고, 상기 스토리지 노드 콘택은, 상기 활성 영역과 접촉하는 하부의 제1 영역 및 상기 제1 영역 상에서 상기 랜딩 패드와 인접하는 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 사이에 폭이 변경되는 절곡부를 가질 수 있다.
스토리지 노드 콘택의 구조를 최적화함으로써, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 사시도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 5a 내지 도 12b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대 사시도들이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 사시도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 5a 내지 도 12b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대 사시도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 2는 도 1의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 사시도이다. 도 3은 도 2의 스토리지 노드 콘택을 포함하는 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는, 활성 영역들(ACT)을 포함하는 기판(101), 기판(101) 내에 매립되어 연장되는 워드 라인들(WL), 기판(101) 상에서 워드 라인들(WL)과 교차하여 연장되는 비트 라인들(BL), 비트 라인들(BL)의 상부에 배치되는 캐패시터들(CAP), 및 캐패시터들(CAP)과 활성 영역들(ACT)을 전기적으로 연결하는 스토리지 노드 콘택들(BC)을 포함할 수 있다. 반도체 소자(100)는, 비트 라인들(BL)의 측면들 상의 비트 라인 스페이서들(BS) 및 스토리지 노드 콘택들(BC)과 캐패시터들(CAP) 사이의 랜딩 패드들(LP)을 더 포함할 수 있다. 또한, 반도체 소자(100)는, 활성 영역들(ACT)을 정의하는 소자분리층(110), 워드 라인(WL)의 일부를 둘러싸는 게이트 유전층(120), 워드 라인(WL) 상의 매립 절연층(125), 스토리지 노드 콘택(BC) 상의 금속-반도체층(160), 및 기판(101) 상의 층간 절연층(170)을 더 포함할 수 있다. 반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array) 영역에 적용될 수 있으나, 이에 한정되는 것은 아니다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(ACT)은 소자분리층들(110)에 의해 기판(101) 내에 정의될 수 있다. 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 w 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 w 방향은 워드 라인들(WL) 및 비트 라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다.
활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 불순물 영역(105)을 가질 수 있다. 불순물 영역(105)은 워드 라인들(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드 라인들(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드 라인들(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 불순물 영역(105)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 불순물 영역(105)은 기판(101)의 상면으로부터 연장되어, 워드 라인(WL)의 상면보다 낮은 레벨에 위치하도록 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 불순물 영역(105)의 깊이가 서로 다를 수도 있을 것이다.
소자분리층(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층(110)은 활성 영역들(ACT)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다.
워드 라인들(WL)은 기판(101)의 상면으로부터 연장된 트렌치들 내에 배치될 수 있다. 워드 라인들(WL)은 기판(101) 내에서 활성 영역들(ACT)을 가로질러 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 예를 들어, 한 쌍의 워드 라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드 라인들(WL)은 BCAT(buried channel array transistor)을 구성할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 워드 라인들(WL)은 기판(101)의 상부에 배치되는 형태를 갖는 것도 가능할 것이다.
워드 라인(WL)은 상기 트렌치의 하부에 소정 두께로 배치될 수 있다. 워드 라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 워드 라인(WL)은 복수의 층으로 구성될 수도 있다.
게이트 유전층(120)은 상기 트렌치의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
매립 절연층(125)은 워드 라인(WL)의 상부에서 상기 트렌치를 채우도록 배치될 수 있다. 매립 절연층(125)은 절연 물질, 예를 들어, 실리콘 질화막으로 이루어질 수 있다.
스토리지 노드 콘택들(BC)은 활성 영역(ACT)의 일 영역, 예를 들어, 소스 영역에 연결될 수 있다. 스토리지 노드 콘택들(BC)은, 도 1에 도시된 것과 같이, x 방향을 따라 인접하는 비트 라인들(BL)의 사이에 배치될 수 있으며, 특히, 비트 라인 구조물들의 사이 영역에 배치될 수 있다. 상기 비트 라인 구조물은 비트 라인(BL) 및 양측의 비트 라인 스페이서들(BS)을 포함할 수 있다. 스토리지 노드 콘택들(BC)은 x 방향 및 y 방향을 따라 열과 행을 이루어 배치될 수 있다. 스토리지 노드 콘택(BC)은 층간 절연층(170)을 관통하여, 상기 소스 영역과 캐패시터(CAP)를 전기적으로 연결할 수 있다.
도 2 및 도 3에 도시된 것과 같이, 스토리지 노드 콘택(BC)은 상하로 적층된 제1 영역(142) 및 제2 영역(144)을 포함할 수 있다. 제1 영역(142) 및 제2 영역(144)은 서로 다른 공정 단계에서 형성된 영역들일 수 있다. 제1 영역(142)은 활성 영역(ACT)과 접촉되는 영역일 수 있다. 제1 영역(142)은 활성 영역(ACT)의 상부에서 활성 영역(ACT)의 측면들을 일부 둘러쌀 수 있다. 다만, 실시예들에 따라, 제1 영역(142)은 활성 영역(ACT)의 상부를 일부 리세스한 형태로 배치될 수도 있다. 또한, 실시예들에 따라, 제1 영역(142)에 의해 둘러싸이는 활성 영역(ACT)의 측면들의 높이는 다양하게 변경될 수 있다. 제2 영역(144)은 제1 영역(142)의 상면과 접촉되며, 상부의 금속-반도체층(160) 또는 랜딩 패드(LP)와 접하는 층일 수 있다.
비트 라인(BL)의 연장 방향인 y 방향을 따라, 제1 영역(142)은 제1 폭(W1)을 갖고, 제2 영역(144)은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 이에 따라, 비트 라인(BL)은 제1 영역(142)과 제2 영역(144)의 사이에서 폭이 변경됨에 따른 절곡부(SR)를 가질 수 있다. 절곡부(SR)는 스토리지 노드 콘택(BC)의 y 방향을 따른 적어도 일 측면에 형성될 수 있으며, 도 2에 도시된 것과 같이 y 방향을 따른 양 측면들에 형성될 수 있다. 도 3에 도시된 것과 같이, 워드 라인(WL)의 연장 방향인 x 방향을 따라, 제1 영역(142)은 제1 길이(L1)를 갖고, 제2 영역(144)은 제1 길이(L1)와 동일하거나 유사한 제2 길이(L2)를 가질 수 있다. 다만, 본 명세서에서, "폭" 및 "길이"의 용어는 모두 치수(dimension)를 나타내기 위한 것으로, 서로 교차되어 사용될 수 있다.
스토리지 노드 콘택(BC)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 제1 영역(142) 및 제2 영역(144)은 서로 동일한 물질을 포함하거나, 다른 물질을 포함할 수 있다. 제1 영역(142) 및 제2 영역(144)이 서로 다른 물질을 포함하는 경우, 제1 영역(142)과 제2 영역(144)의 사이의 경계가 구분될 수 있다. 제1 영역(142) 및 제2 영역(144)이 서로 동일한 물질, 예를 들어 다결정 실리콘을 포함하는 경우, 제1 영역(142)과 제2 영역(144)의 사이의 경계는 명확하게 구분되지 않을 수 있다.
본 실시예의 스토리지 노드 콘택(BC)은 서로 폭이 다른 제1 영역(142) 및 제2 영역(144)을 포함함으로써, 하부에서 인접하는 스토리지 노드 콘택들(BC) 사이의 전기적 분리를 확보하면서, 콘택 저항을 최소화할 수 있다.
금속-반도체층(160)은 스토리지 노드 콘택(BC)과 랜딩 패드(LP)의 사이에 배치될 수 있다. 금속-반도체층(160)은 예를 들어, 스토리지 노드 콘택(BC)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 금속-반도체층(160)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체층(160)은 생략되는 것도 가능하다.
랜딩 패드들(LP)은 금속-반도체층들(160)의 상부에 배치되어, 스토리지 노드 콘택들(BC)을 캐패시터들(CAP)과 전기적으로 연결할 수 있다. 랜딩 패드들(LP)은, 평면 상에서의 배열이 서로 다른 스토리지 노드 콘택들(BC)과 캐패시터들(CAP)을 서로 연결하기 위하여, 도 1에 도시된 것과 같이, 스토리지 노드 콘택들(BC)과 다른 형태의 패턴으로 배열될 수 있다. 구체적으로, 평면 상에서, 스토리지 노드 콘택들(BC)은 사각형을 이루는 격자 형태로 배열되고, 랜딩 패드들(LP)은 육각형을 이루는 격자 형태로 배열될 수 있다. 이러한 랜딩 패드들(LP)의 배열 형태는 캐패시터들(CAP)의 배열에 대응되는 것일 수 있다. 랜딩 패드(LP)는 최대 폭이 스토리지 노드 콘택(BC)의 최대 폭보다 클 수 있다. 랜딩 패드(LP)는 도전성 물질을 포함할 수 있으며, 실시예들에 따라 복수의 층들로 구성될 수도 있다. 이 경우, 상기 복수의 층들은 서로 쉬프트된 형태로 배치될 수 있으며, 이에 따라 랜딩 패드(LP)는 절곡부를 가질 수 있다.
층간 절연층(170)은, 기판(101)의 상면을 덮고, x 방향을 따라 인접하는 상기 비트 라인 구조물들의 사이를 채울 수 있다. 층간 절연층(170)은 y 방향을 따라 인접하는 스토리지 노드 콘택들(BC), 금속-반도체층들(160), 및 랜딩 패드들(LP)의 사이를 채울 수 있다. 실시예들에 따라, 층간 절연층(170)은 복수의 절연층들로 구성될 수 있다.
도 2 및 도 3에 도시된 것과 같이, 한 쌍의 스토리지 노드 콘택들(BC)의 사이에서, 층간 절연층(170)은, y 방향을 따라 제3 폭(W3)을 갖는 하부 영역 및 상기 하부 영역 상에 배치되며 제3 폭(W3)보다 작은 제4 폭(W4)을 갖는 상부 영역을 포함할 수 있다. 상기 상부 영역은 상기 하부 영역의 y 방향을 따른 양단으로부터 이격되어, 중앙에 배치될 수 있다. 층간 절연층(170)은 이에 따라, 상기 하부 영역과 상기 상부 영역의 사이에서 절곡부를 가질 수 있다. 이러한 층간 절연층(170)의 형상은, 스토리지 노드 콘택들(BC)의 형상에 따른 것일 수 있다. 도 3에 도시된 것과 같이, 층간 절연층(170)은, 스토리지 노드 콘택들(BC)과 함께, y 방향을 따른 라인 형태로 배치될 수 있다. 층간 절연층(170)은 x 방향을 따른 길이가 스토리지 노드 콘택들(BC)과 동일하거나 유사할 수 있다. 층간 절연층(170)은 절연 물질을 포함하며, 예를 들어, 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다.
캐패시터들(CAP)은 층간 절연층(170)의 상부에서 랜딩 패드들(LP)과 접하도록 배치될 수 있다. 캐패시터(CAP)는 하부 전극(182), 캐패시터 유전층(184), 및 상부 전극(186)을 포함할 수 있다. 하부 전극(182) 및 상부 전극(186)은 도핑된 반도체, 금속 질화물, 금속, 및 금속산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(182) 및 상부 전극(186)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 캐패시터 유전층(184)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 도 2에서, 캐패시터(CAP)는 실린더(cylinder) 형상으로 도시되었으나 이에 한정되지 않으며, 예시적인 실시예들에서, 필라(pillar)형의 형태를 가질 수도 있을 것이다.
비트 라인들(BL)은 워드 라인들(WL)과 수직하게 일 방향, 예를 들어 y 방향으로 연장될 수 있다. 비트 라인들(BL)은 적어도 하나의 도전층 및 상기 도전층 상의 절연성의 캡핑층을 포함할 수 있다.
비트 라인 스페이서들(BS)은 비트 라인들(BL) 각각의 양 측벽 상에 배치될 수 있다. 비트 라인 스페이서들(BS)은 산화막, 질화막, 에어 스페이서(air spacer), 또는 이들의 조합으로 이루어질 수 있다. 상기 에어 스페이서는 대기 또는 반도체 소자의 제조 공정 중에 존재할 수 있는 가스들을 포함할 수 있다.
비트 라인들(BL)은, 도시하지는 않았으나, 다이렉트 콘택들을 통하여 활성 영역들(ACT)과 전기적으로 연결될 수 있다. 상기 다이렉트 콘택은, 비트 라인(BL)이 활성 영역(ACT)의 중심부와 교차하는 영역에서, 비트 라인(BL)과 활성 영역(ACT)의 사이에 배치되며, 활성 영역(ACT)의 드레인 영역에 연결될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다.
도 4를 참조하면, 반도체 소자(100a)의 스토리지 노드 콘택들(BCa)에서, 제1 영역(142a)은 활성 영역(ACT)의 상면과 접촉될 수 있다. 즉, 도 2의 실시예에서와 달리, 제1 영역(142a)은 활성 영역(ACT)의 측면들을 둘러싸지 않고 상면과 접할 수 있다. 실시예들에 따라, 이러한 형태는 활성 영역(ACT)의 최상면과 접하는 것이거나 활성 영역(ACT)의 상부를 일부 리세스하여 나타나는 형태일 수 있다. 후자의 경우, 활성 영역(ACT)은 도시되지 않은 영역에서 상대적으로 높은 최상면을 가질 수 있다. 또한, z 방향을 따른 제1 영역(142a)과 제2 영역(144)의 상대적인 두께는 실시예들에서 다양하게 변경될 수 있다. 스토리지 노드 콘택들(BCa)에 대한 그 밖의 설명은 도 1 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다.
도 5a 내지 도 12b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대 사시도들이다.
도 5a 및 도 5b를 참조하면, 기판(101) 내에 워드 라인들(WL)을 형성하고, 기판(101) 상에 비트 라인들(BL)(도 1 참조)을 형성한 후, 몰드 도전층(MP)을 형성할 수 있다.
먼저, 쉘로우 트렌치 소자 분리(STI) 공정에 따라, 기판(101)을 이방성 식각하여 트렌치들을 형성하고, 상기 트렌치들 내에 절연 물질들을 증착한 후 평탄화 공정을 수행함으로써 소자분리층들(110)을 형성할 수 있다. 소자분리층들(110)의 형성 전에 기판(101)에 불순물들을 주입하여 불순물 영역(105)을 형성할 수 있다. 다만, 실시예들에 따라, 불순물 영역(105)은 소자분리층들(110)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
다음으로, 기판(101)을 이방성 식각하여 워드 라인들(WL)이 배치되는 트렌치들을 형성할 수 있다. 상기 트렌치들은 x 방향으로 연장되며 활성 영역들(ACT) 및 소자분리층들(110)을 가로지를 수 있다. 상기 트렌치 내에, 게이트 유전층(120), 워드 라인(WL), 및 매립 절연층(125)을 순차적으로 형성할 수 있다. 게이트 유전층(120)은 상기 트렌치들의 내측벽 및 바닥면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 게이트 유전층(120)은 활성 영역(ACT)의 산화 공정에 의하거나, 유전 물질의 증착 공정에 의하여 형성할 수 있다. 워드 라인(WL)은 상기 트렌치 내에 도전성 물질을 증착하고, 상부로부터 소정 깊이로 리세스함으로써 형성될 수 있다. 매립 절연층(125)은 상기 트렌치를 채우도록 절연 물질을 증착한 후 평탄화 공정을 수행하여 형성할 수 있다.
다음으로, 비트 라인들(BL)은, 기판(101) 상에 비트 라인들(BL)을 이루는 층들을 순차적으로 적층하고 패터닝함으로써 형성될 수 있다. 비트 라인들(BL)의 형성 시에, 상술한 다이렉트 콘택이 함께 형성될 수 있다. 다음으로, 비트 라인(BL)의 측면들을 덮는 비트 라인 스페이서들(BS)(도 1 참조)을 형성하고, 비트 라인들(BL) 및 비트 라인 스페이서들(BS)의 비트 라인 구조물들을 덮는 절연층을 형성할 수 있다.
다음으로, 몰드 도전층(MP)을 형성하기 위하여, x 방향을 따라 인접하는 비트 라인들(BL)의 사이에서 상기 절연층을 제거하여, 활성 영역들(ACT)의 상면을 노출시키는 개구부들을 형성할 수 있다. 몰드 도전층(MP)은 상기 개구부들에 도전성 물질을 증착하고, 평탄화 공정을 수행함으로써 형성될 수 있다. 상기 도전성 물질은, 후속 공정을 통해 도 2의 스토리지 노드 콘택(BC)의 제1 영역(142)을 이루는 물질일 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이에 따라, 몰드 도전층(MP)은 상기 비트 라인 구조물들의 사이의 영역에 형성될 수 있으며, y 방향을 따라 연장되는 라인 형태로 형성될 수 있다.
본 단계에서, 상기 절연층의 제거 시에, 활성 영역들(ACT)의 노출된 상부 영역을 리세스하여 제거하거나, 상면만 노출시키는 경우, 도 4의 실시예의 스토리지 노드 콘택(BCa)이 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 몰드 도전층(MP)을 상부로부터 일부 제거할 수 있다.
몰드 도전층(MP)은 예를 들어, 에치-백(etch back) 공정에 의하여 상부 영역을 포함하는 일부가 제거될 수 있다. 몰드 도전층(MP)은 활성 영역들(ACT)의 상면 상에 소정 두께(T)로 잔존할 수 있다. 상기 두께(T)는 예를 들어, 약 50 Å 내지 약 150 Å의 범위일 수 있다.
도 7a 및 도 7b를 참조하면, 몰드 도전층(MP)이 제거된 영역에, 몰드 희생층(MO)을 형성할 수 있다.
몰드 희생층(MO)은, 상기 개구부들에서 몰드 도전층(MP)이 제거된 영역을 채우도록, 잔존하는 몰드 도전층(MP) 상에 형성될 수 있다. 몰드 희생층(MO)은 몰드 도전층(MP)과 식각 선택성을 갖도록 몰드 도전층(MP)과 다른 물질을 포함할 수 있다. 예를 들어, 몰드 희생층(MO)은 TOSZ(Tonen SilaZene)와 같은 절연 물질을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 몰드 희생층(MO)을 패터닝하여 몰드 희생 패턴층들(MOP)을 형성할 수 있다.
몰드 희생층(MO)과 교차하여 x 방향을 따라 연장되는 라인 형태의 마스크 패턴들을 포함하는 마스크층을 이용하여, 몰드 희생층(MO)을 패터닝할 수 있다. 이에 의해, 몰드 희생층(MO)은 y 방향을 따라 절단되어, 사각형 또는 직사각형의 형태를 갖는 몰드 희생 패턴층들(MOP)이 형성될 수 있다. 몰드 희생 패턴층들(MOP)이 형성되는 영역들은 후속 공정을 통해 스토리지 노드 콘택(BC)의 제2 영역(144)이 형성되는 영역에 대응될 수 있다.
도 9a 및 도 9b를 참조하면, 몰드 희생 패턴층들(MOP)로부터 노출된 하부의 몰드 도전층(MP)의 일부를 제거하여, 스토리지 노드 콘택(BC)의 제1 영역(142)을 형성할 수 있다.
먼저, 몰드 희생 패턴층들(MOP)의 하부에서 노출된 몰드 도전층(MP)을 선택적으로 제거할 수 있다. 다음으로, 몰드 도전층(MP)을 y 방향을 따른 측면들로부터 추가적으로 일부 제거하여 제1 영역(142)을 형성할 수 있다. 이에 따라, 제1 영역(142)은 몰드 희생 패턴층들(MOP)보다 y 방향을 따라 감소된 폭을 가질 수 있으며, 몰드 희생 패턴층들(MOP)과 제1 영역들(142)의 사이에 절곡부 또는 단차가 형성될 수 있다. 상기 추가 제거 공정에 의해, 제1 영역(142)의 y 방향을 따른 측면들 상에 존재하는 잔여물들이 완전히 제거될 수 있으며, 이에 의해 인접하는 제1 영역들(142)이 전기적으로 연결되는 불량을 방지할 수 있다.
본 공정에서, 몰드 도전층(MP)은 몰드 희생 패턴층들(MOP)에 대하여 선택적으로 제거되므로, 몰드 희생 패턴층들(MOP)의 손실이 발생하지 않아 몰드 희생 패턴층들(MOP)의 크기는 유지될 수 있으며, 이에 의해 후속 공정에서 형성되는 제2 영역(144)의 크기가 확보될 수 있다.
몰드 도전층(MP)의 x 방향을 따른 측면들은 상술한 비트 라인 구조물 또는 절연층 등으로 덮인 상태일 수 있으며, 이에 따라, x 방향을 따른 길이는 감소되지 않을 수 있다. 다만, 실시예들에 따라, 몰드 도전층(MP)이 x 방향을 따른 측면들로부터도 일부 제거되어 x 방향을 따른 폭도 몰드 희생 패턴층들(MOP)에 비하여 감소된 형태를 가질 수도 있을 것이다.
도 10a 및 도 10b를 참조하면, 스토리지 노드 콘택(BC)의 제1 영역들(142)의 사이 및 몰드 희생 패턴층들(MOP)의 사이를 채우는 제1 층간 절연층(170)을 형성할 수 있다.
제1 층간 절연층(170)은 예를 들어, SiN, SiOC, SiO, SiCN, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 몰드 희생 패턴층들(MOP)을 제거하여 콘택 개구부들(CR)을 형성할 수 있다.
몰드 희생 패턴층들(MOP)은 예를 들어, 습식 식각 공정에 의해 제1 층간 절연층(170) 등에 대하여 선택적으로 제거될 수 있다. 선택적으로, 몰드 희생 패턴층들(MOP)의 제거 후에, 실리콘 질화물(SiN) 등의 물질을 추가적으로 증착하여 제1 층간 절연층(170)을 확장시킬 수도 있다.
도 12a 및 도 12b를 참조하면, 콘택 개구부들(CR)에 도전성 물질을 증착하여 스토리지 노드 콘택(BC)의 제2 영역(144)을 형성할 수 있다.
상기 도전성 물질의 증착 전에, 세정 공정이 더 수행될 수 있다. 제2 영역(144)은 제1 영역(142)과 동일하거나 다른 물질로 형성될 수 있다. 예를 들어, 제2 영역(144)은 다결정 실리콘으로 형성될 수 있다. 도전성 물질을 증착하고 평탄화 공정을 수행하여 제2 영역(144)을 형성할 수 있으며, 이에 따라, 적어도 y 방향을 따라 서로 다른 폭을 갖는 제1 영역(142) 및 제2 영역(144)을 포함하는 스토리지 노드 콘택(BC)이 형성될 수 있다. 제2 영역(144)의 형성 후, 열처리 공정이 추가적으로 수행될 수 있다.
스토리지 노드 콘택(BC)은 이와 같이 음각 공정에 의해 제조됨으로써, 하나의 도전층을 형성하고 이를 패터닝하여 제조되는 경우에 비하여, 스토리지 노드 콘택들(BC)이 하부에서 제1 영역들(142) 사이의 브릿지(bridge) 발생과 같은 불량없이 완전하게 서로 분리될 수 있다. 또한, 제2 영역(144)의 크기, 특히 y 방향을 따른 크기가 확보되어 상부에 형성되는 금속-반도체층(160)의 면적도 확보될 수 있어, 콘택 저항을 최소화할 수 있다.
다음으로, 도 2를 함께 참조하면, 스토리지 노드 콘택(BC) 상에 금속-반도체층(160) 및 랜딩 패드(LP)를 형성하고, 상부에 캐패시터(CAP)를 형성할 수 있다. 이에 의해, 최종적으로 도 1 내지 도 3의 반도체 소자(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
Claims (10)
- 활성 영역들을 포함하는 기판;
상기 기판 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 활성 영역들과 전기적으로 연결되는 비트 라인들;
상기 비트 라인들 상에 배치되며, 상기 활성 영역들과 전기적으로 연결되는 캐패시터들; 및
상기 캐패시터들과 상기 활성 영역들의 사이에서, 상기 캐패시터들과 상기 활성 영역들을 전기적으로 연결하는 스토리지 노드 콘택들을 포함하고,
상기 스토리지 노드 콘택들 각각은, 상기 활성 영역과 접촉되며 상기 제2 방향을 따라 제1 폭을 갖는 제1 영역 및 상기 제1 영역의 상부에 배치되며 상기 제2 방향을 따라 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역을 포함하는 반도체 소자.
- 제1 항에 있어서,
상기 스토리지 노드 콘택들과 상기 캐패시터들의 사이에 각각 배치되며, 상기 스토리지 노드 콘택들과 다른 형태로 배열되는 랜딩 패드들을 더 포함하는 반도체 소자.
- 제1 항에 있어서,
상기 스토리지 노드 콘택들 각각은, 상기 제1 영역과 상기 제2 영역의 사이에서, 상기 제2 방향을 따른 적어도 일 측면에 절곡부를 갖는 반도체 소자.
- 제1 항에 있어서,
상기 제1 영역 및 상기 제2 영역은 상기 제1 방향을 따라 동일한 길이를 갖는 반도체 소자.
- 제1 항에 있어서,
상기 제2 방향을 따라 인접하는 상기 스토리지 노드 콘택들의 사이에 배치되는 층간 절연층을 더 포함하고,
상기 층간 절연층은, 상기 제2 방향을 따라 인접하는 상기 제1 영역들의 사이에 위치하는 하부 영역 및 상기 제2 방향을 따라 인접하는 상기 제2 영역들의 사이에 위치하는 상부 영역을 포함하고,
상기 제2 방향을 따라 상기 하부 영역의 폭은 상기 상부 영역의 폭보다 큰 반도체 소자.
- 제5 항에 있어서,
상기 상부 영역은 상기 하부 영역의 상기 제2 방향을 따른 양단으로부터 이격되어 배치되는 반도체 소자.
- 제1 항에 있어서,
상기 제2 방향을 따라 인접하는 상기 스토리지 노드 콘택들의 사이에 배치되는 층간 절연층을 더 포함하고,
상기 층간 절연층과 상기 스토리지 노드 콘택들은 상기 제1 방향을 따라 동일한 길이를 갖는 반도체 소자.
- 제1 항에 있어서,
상기 스토리지 노드 콘택들은 상기 제1 방향을 따라 인접하는 비트 라인들의 사이에 배치되는 반도체 소자.
- 활성 영역을 포함하는 기판;
상기 기판의 상부에 배치되며, 상기 활성 영역과 전기적으로 연결되는 캐패시터;
상기 캐패시터와 상기 활성 영역의 사이에서, 상기 캐패시터와 상기 활성 영역을 전기적으로 연결하는 스토리지 노드 콘택; 및
상기 스토리지 노드 콘택과 상기 캐패시터를 연결하는 랜딩 패드를 포함하고,
상기 스토리지 노드 콘택은, 상기 활성 영역과 접촉하는 하부의 제1 영역 및 상기 제1 영역 상에서 상기 랜딩 패드와 인접하는 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 사이에 폭이 변경되는 절곡부를 갖는 반도체 소자.
- 제9 항에 있어서,
상기 제1 영역은 제1 폭을 갖고, 상기 제2 영역은 상기 제1 폭보다 큰 제2 폭을 갖는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200115385A KR20210032906A (ko) | 2020-09-09 | 2020-09-09 | 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2020
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Cited By (3)
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|---|---|---|---|---|
| CN113097144A (zh) * | 2021-03-30 | 2021-07-09 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN113097144B (zh) * | 2021-03-30 | 2022-05-27 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| US12058850B2 (en) | 2021-07-02 | 2024-08-06 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of fabricating the same |
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