KR20210116837A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 메모리 소자가 제공된다. 이 소자는 기판에 배치되며 서로 이격된 제 1 불순물 영역과 제 2 불순물 영역, 상기 제 2 불순물 영역의 상면은 상기 제 1 불순물 영역의 상면보다 높고; 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이에 개재되는 소자분리 패턴; 상기 제 1 불순물 영역과 접하며, 상기 제 2 불순물 영역의 상면보다 낮은 하부면을 가지는 제 1 콘택 플러그; 상기 제 1 콘택 플러그와 상기 제 2 불순물 영역 사이에 개재되는 매립 절연 패턴; 상기 매립 절연 패턴과 상기 제 2 불순물 영역 사이에 개재되는 제 1 보호 스페이서; 상기 제 1 콘택 플러그의 측면 및 상기 소자분리 패턴과 접하며, 상기 제 1 보호 스페이서와 상기 매립 절연 패턴 사이로 개재되는 제 1 스페이서를 포함한다.

Description

반도체 메모리 소자 및 이의 제조 방법{Semiconductor memory device and method of fabricating the same}
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자는, 기판에 배치되며 서로 이격된 제 1 불순물 영역과 제 2 불순물 영역, 상기 제 2 불순물 영역의 상면은 상기 제 1 불순물 영역의 상면보다 높고; 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이에 개재되는 소자분리 패턴; 상기 제 1 불순물 영역과 접하며, 상기 제 2 불순물 영역의 상면보다 낮은 하부면을 가지는 제 1 콘택 플러그; 상기 제 1 콘택 플러그와 상기 제 2 불순물 영역 사이에 개재되는 매립 절연 패턴; 상기 매립 절연 패턴과 상기 제 2 불순물 영역 사이에 개재되는 제 1 보호 스페이서; 상기 제 1 콘택 플러그의 측면 및 상기 소자분리 패턴과 접하며, 상기 제 1 보호 스페이서와 상기 매립 절연 패턴 사이로 개재되는 제 1 스페이서를 포함한다.
본 발명의 일 양태에 따른 반도체 메모리 소자는, 기판에 배치되어 활성 영역들을 정의하는 소자분리 패턴, 상기 소자분리 패턴과 상기 기판의 상부는 부분적으로 함몰되어 리세스 영역을 제공하고, 상기 리세스 영역은 서로 마주보는 제 1 내측벽과 제 2 내측벽을 가지고; 상기 활성 영역들에 각각 배치되는 제 1 불순물 영역과 제 2 불순물 영역, 상기 제 1 불순물 영역은 상기 리세스 영역의 바닥에 노출되는 상기 기판 내에 배치되고; 상기 제 1 불순물 영역과 접하며 상기 리세스 영역 안에 배치되는 비트라인 콘택; 상기 리세스 영역의 제 1 내측벽을 덮는 제 1 보호 스페이서; 및 상기 리세스 영역의 제 2 내측벽을 덮는 제 2 보호 스페이서를 포함하되, 상기 제 1 보호 스페이서와 상기 제 2 보호 스페이서는 서로 동일한 물질을 포함하되, 서로 비대칭 구조를 가지는 반도체 메모리 소자.
본 발명의 다른 양태에 따른 반도체 메모리 소자는, 기판에 배치되어 활성 영역들을 정의하는 소자분리 패턴, 상기 소자분리 패턴과 상기 기판의 상부는 부분적으로 함몰되어 리세스 영역을 제공하고, 상기 리세스 영역은 서로 마주보는 제 1 내측벽과 제 2 내측벽을 가지고; 상기 활성 영역들에 각각 배치되는 제 1 불순물 영역과 제 2 불순물 영역, 상기 제 1 불순물 영역은 상기 리세스 영역의 바닥에 노출되는 상기 기판 내에 배치되고; 상기 제 1 불순물 영역과 접하며 상기 리세스 영역 안에 배치되는 비트라인 콘택; 상기 리세스 영역의 제 1 내측벽을 덮는 제 1 보호 스페이서; 및 상기 리세스 영역의 제 2 내측벽을 덮는 제 2 보호 스페이서를 포함하되, 상기 제 1 보호 스페이서는 상기 기판과 접하며, 상기 제 2 보호 스페이서는 상기 기판과 이격된다.
본 발명에 따른 반도체 메모리 소자는 기판과 하부 매립 절연 패턴 사이에 보호 스페이서를 포함하여 신뢰성이 향상될 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 비트라인 형성시에 보호 스페이서가 기판의 식각을 막아주어 불량이 발생하는 것을 방지할 수 있다.
도 1a 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a A-A’선 및 B-B’ 선으로 자른 단면도들이다.
도 1c는 본 발명의 실시예들에 따라 도 1a C-C’선, D-D’선 및 E-E’선으로 자른 단면도들이다.
도 2a, 7a, 8a, 15a는 도 1a 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 2b, 3a, 4a, 5a, 6a, 7b, 8b, 9a, 10a, 13a, 14a, 15b, 16 및 17는 도 1b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 2c, 3b, 4b, 5b, 6b, 9b, 10b, 11, 12, 13b, 14b는 도 1c의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예들에 따라 도 1a A-A'선으로 자른 단면도이다.
도 19는 본 발명의 실시예들에 따라 도 1a A-A'선으로 자른 단면도이다.
도 20a 및 도 20b는 도 19의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 21은 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B'선으로 자른 단면도들이다.
도 22a 내지 도 22c는 도 21의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 23a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 23b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 24a, 25a, 26b, 28a는 도 23a의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 26a는 도 1a 반도체 메모리 소자를 제조하는 과정을 나타내는 평면도이다.
도 24b, 25b, 27, 28b는 도 23b의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 29a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 29b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 30a, 31 내지 33은 도 29a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 30b는 도 29b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 34a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 34b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 35a 및 도 35b는 도 34a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 36a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 36b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 37a, 38 및 39는 도 36a의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 37b는 도 36b의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 40a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 40b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 42a는 도 40a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 41, 42b 및 도 43는 도 40b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 1b는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다. 도 1c는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 1a내지 도 1c를 참조하면, 기판(301)이 제공된다. 상기 기판(301)은 셀 어레이 영역(CAR), 주변회로 영역(PER), 상기 셀 어레이 영역(CAR)과 상기 주변회로 영역(PER) 사이의 경계 영역(INT) 그리고 정렬키 영역(ALR)을 포함할 수 있다. 상기 기판(301)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(301)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴들(302)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)에서 기판(301)에 소자분리 패턴들(302)이 배치되어 셀 활성부들(ACT)을 정의할 수 있다. 상기 셀 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 셀 활성부들(ACT)은 각각 평면적으로 제 1 방향(D1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 셀 활성부들(ACT)은 상기 소자분리 패턴들(302)에 의해 둘러싸인 상기 기판(301)의 일부분들에 각각 해당할 수 있다. 상기 셀 활성부들(ACT)은 상기 제 1 방향(D1)에서 서로 평행하도록 배열되되, 하나의 셀 활성부들(ACT)의 단부는 이에 이웃하는 다른 셀 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 셀 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(302) 및 상기 셀 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 셀 게이트 유전막(307)이 상기 각 워드라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 상기 소자분리 패턴들(302) 내에서 상대적으로 깊고 상기 셀 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 셀 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 셀 활성부들(ACT) 내에 제 1 불순물 영역(312a)이 배치될 수 있으며, 상기 각 셀 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 영역들(312b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 불순물 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 불순물 영역(312a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 불순물 영역들(312b)은 소오스 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 셀 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(310, wordline capping pattern)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 셀 게이트 유전막(307)은 상기 워드라인 캐핑 패턴(310)과 상기 소자분리 패턴(302) 사이 그리고 상기 워드라인 캐핑 패턴(310)과 상기 기판(301) 사이로 연장될 수 있다.
상기 셀 어레이 영역(CAR)에서 상기 기판(301) 상에는 제 1 버퍼막(10)과 제 2 버퍼 패턴(20P)이 차례로 적층될 수 있다. 상기 제 1 버퍼막(10)과 상기 제 2 버퍼 패턴(20P)은 상기 소자분리 패턴(302)과 동일한 절연 물질을 포함할 수 있다. 상기 제 1 버퍼막(10)과 상기 제 2 버퍼 패턴(20P)은 바람직하게는 실리콘 산화물을 포함할 수 있다. 상기 제 1 버퍼막(10)과 상기 제 2 버퍼 패턴(20P)은 상기 소자분리 패턴(302)의 상부면과 워드라인 캐핑 패턴(310)의 상부면을 덮을 수 있다. 상기 셀 어레이 영역(CAR)에서 상기 제 1 버퍼막(10)과 상기 제 2 버퍼 패턴(20P)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 상기 층간 절연 패턴(305)은 인접하는 두 개의 셀 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
상기 기판(301), 상기 소자분리 패턴(302) 및 상기 워드라인 캐핑 패턴(310)의 상부는 일부 리세스되어 제 1 리세스 영역(R1)이 형성될 수 있다. 상기 제 1 리세스 영역(R1)은 도 1a 평면도상 그물망 형태를 구성할 수 있다. 상기 제 1 리세스 영역(R1)의 측벽은 상기 제 1 버퍼막(10)과 상기 제 2 버퍼 패턴(20P)의 측벽들과 정렬될 수 있다.
비트라인들(BL)이 상기 제 2 버퍼 패턴(20P) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 1a 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(D1, D2)과 교차하는 제 3 방향(D3)과 평행할 수 있다. 상기 비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 상기 비트라인 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 금속 함유 패턴(332)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등), 금속 실리사이드(ex, 코발트실리사이드) 및 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(BLC)이 배치될 수 있다. 비트라인 캐핑 패턴(BLC)은 차례로 적층된 제 1 비트라인 캐핑 패턴(337C)과 제 2 비트라인 캐핑 패턴(339C)을 포함할 수 있다. 상기 제 1 비트라인 캐핑 패턴(337C)과 상기 제 2 비트라인 캐핑 패턴(339C)의 두께는 서로 다를 수 있다. 예를 들면 상기 제 2 비트라인 캐핑 패턴(339C)은 상기 제 1 비트라인 캐핑 패턴(337C) 보다 두꺼울 수 있다. 제 1 비트라인 캐핑 패턴(337C)과 제 2 비트라인 캐핑 패턴(339C)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
상기 비트라인들(BL)과 교차하는 상기 제 1 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 상기 비트라인 폴리실리콘 패턴(330)의 일부로 만들어질 수 있다. 즉, 상기 비트라인 폴리실리콘 패턴(330)의 일부가 상기 제 1 리세스 영역(R1) 안으로 연장되어 상기 제 1 불순물 영역(312a)과 접하는 비트라인 콘택들(DC)가 될 수 있다. 상기 비트라인 콘택(DC)은 상기 제 1 불순물 영역(312a)과 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다. 하부 매립 절연 패턴(341)은 상기 비트라인 콘택(DC)가 배치되지 않는 상기 제 1 리세스 영역(R1) 안에 배치될 수 있다. 상기 하부 매립 절연 패턴(341)는 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 하부 매립 절연 패턴(341)의 하부면은 평탄하지 않고 요철 구조를 가질 수 있다.
상기 제 1 리세스 영역(R1)의 측벽을 이루는 상기 소자분리 패턴(302)과 상기 하부 매립 절연 패턴(341) 사이에는 보호 스페이서(22)가 개재될 수 있다. 상기 보호 스페이서(22)는 평면적으로 속이 빈 폐곡선 형태(ex)원형 또는 타원형)을 가질 수 있다. 상기 보호 스페이서(22)는 상기 하부 매립 절연 패턴(341)과 서로 다른 물질을 포함할 수 있다. 도 1b의 A-A' 단면에서 상기 보호 스페이서(22)는 'L'자형 단면을 가질 수 있다. 상기 제 1 리세스 영역(R1)의 바닥에서 상기 제 1 불순물 영역(312a)이 배치되는 상기 기판(1)의 상부면(상기 비트라인 콘택(DC)과 접하는 면)은 상기 제 1 리세스 영역(R1)의 바닥면 보다 상부로 돌출될 수 있다. 즉, 상기 제 1 리세스 영역(R1)의 바닥에서 상기 제 1 불순물 영역(312a)이 배치되는 상기 기판(1)의 상부 측벽이 소자분리 패턴(302)으로 덮이지 않고 노출될 수 있다. 상기 기판(1)의 상부 측벽은 제 1 보호 잔여 패턴(22R1)으로 덮일 수 있다. 제 1 보호 잔여 패턴(22R1)은 상기 보호 스페이서(22)과 동일한 물질을 포함할 수 있다.
도 1b의 B-B' 단면에서 상기 제 1 리세스 영역(R1)의 측벽을 구성하는 상기 워드라인 캐핑 패턴(310)의 상부 측벽은 상기 제 1 버퍼막(10) 및 상기 제 2 버퍼 패턴(20P)의 측벽들과 정렬되지 않고 단차를 이룰 수 있다. 상기 워드라인 캐핑 패턴(310)의 상부면의 일부는 상기 제 1 버퍼막(10)으로 덮이지 않고 노출될 수 있다. 상기 보호 스페이서(22)는 상기 제 1 버퍼막(10) 및 상기 제 2 버퍼 패턴(20P)의 측벽들, 상기 워드라인 캐핑 패턴(310)의 상부면, 상기 워드라인 캐핑 패턴(310)의 상부 측벽 그리고 상기 제 1 리세스 영역(R1)의 바닥면을 일부 덮을 수 있다. 상기 보호 스페이서(22)는 계단 형태를 가질 수 있다. 상기 제 1 리세스 영역(R1)의 바닥면에서 상기 셀 게이트 유전막(307)의 상단은 상기 워드라인 캐핑 패턴(310)의 상부면보다 낮을 수 있다. 제 2 보호 잔여 패턴(22R2)이 제 1 불순물 영역(312a)이 배치되는 상기 기판의 상부 측벽과 상기 워드라인 캐핑 패턴(310)의 상부 측벽 사이에 개재되어 상기 셀 게이트 유전막(307)과 접할 수 있다. 상기 제 2 보호 잔여 패턴(22R2)은 상기 보호 스페이서(22)과 동일한 물질을 포함할 수 있다.
도 1b의 B-B' 단면에서 상기 비트라인 콘택들(DC)과 상기 보호 스페이서(22) 사이에는 폴리실리콘 스페이서(24)가 배치될 수 있다. 상기 폴리실리콘 스페이서(24)은 상기 보호 스페이서(22)를 보호하는 역할을 할 수 있다. 상기 폴리실리콘 스페이서(24)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막을 포함할 수 있다. 상기 제 1 리세스 영역(R1)의 바닥에서 상기 폴리실리콘 스페이서(24)의 측벽은 상기 보호 스페이서(22)의 측벽과 정렬될 수 있다. 상기 폴리실리콘 스페이서(24)은 상기 제 2 보호 잔여 패턴(22R2)과 이격될 수 있다.
도 1b의 A-A'단면에서 상기 제 1 리세스 영역(R1)의 형태는 좌우 대칭적일 수 있다. 비트라인 콘택(DC)은 상기 제 1 리세스 영역(R1)의 정 중앙에 배치될 수 있다. 상기 제 1 리세스 영역(R1)의 양 측벽들은 상기 보호 스페이서(22)로 덮인다. 상기 제 1 리세스 영역(R1)의 양 측벽들을 각각 덮는 상기 보호 스페이서들(22)은 서로 대칭적인 형태를 가질 수 있다. 상기 제 1 리세스 영역(R1)에서 하부 매립 절연 패턴들(341)도 서로 대칭적인 형태를 가질 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 상기 제 2 버퍼 패턴(20P), 상기 제 1 버퍼막(10)을 관통하여 상기 제 2 불순물 영역(312b)과 접할 수 있다. 상기 스토리지 노드 콘택(BC)의 하부면은 둥글 수 있다. 상기 스토리지 노드 콘택(BC)의 하부면은 보호 스페이서(22)와 제 1 서브 스페이서(321) 사이의 계면과 접하는 곳에서 오목한 부분(또는 변곡점, PT1)을 가질 수 있다. 보호 스페이서(22)는 제 1 서브 스페이서(321) 보다 얇게 형성될 수 있다.
상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(SP)가 개재될 수 있다. 상기 비트라인 스페이서(SP)는 에어 갭 영역(AG)에 의해 서로 이격된 제 1 서브 스페이서(321)과 제 2 서브 스페이서(325)를 포함할 수 있다. 상기 에어 갭 영역(AG)에 의해, 공기/기체/진공의 유전율은 실리콘 산화물보다 낮기에, 상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이의 기생 정전용량을 감소시킬 수 있다. 또한 상기 랜딩 패드들(LP) 간의 기생 정전용량을 감소시킬 수 있다. 이로써 반도체 소자의 신뢰성이 향상될 수 있다.
상기 제 1 서브 스페이서(321)는 상기 비트라인(BL)의 측벽과 상기 비트라인 캐핑 패턴(BLC)의 측벽을 덮을 수 있다. 상기 제 2 서브 스페이서(325)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 예를 들면 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 실리콘 질화막을 포함할 수 있다. 도시하지는 않았지만, 상기 제 2 서브 스페이서(321)과 상기 하부 매립 절연 패턴(341) 사이에 산화막 스페이서가 개재될 수 있다.
상기 제 2 서브 스페이서(325)의 상단의 높이는 상기 제 1 서브 스페이서(321)의 상단의 높이 보다 낮을 수 있다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 상기 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안되는 것을 방지할 수 있다. 상기 제 1 서브 스페이서(321)는 연장되어 상기 비트라인 콘택(DC)의 측벽, 그리고 상기 제 1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다. 상기 제 1 서브 스페이서(321)은 상기 하부 매립 절연 패턴(341)과 상기 보호 스페이서(22) 사이에 개재될 수 있다. 상기 제 1 서브 스페이서(321)은 상기 제 1 리세스 영역(R1)의 바닥에서 상기 소자분리 패턴(302)과 접할 수 있다. 상기 제 1 서브 스페이서(321)은 상기 제 1 보호 잔여 패턴(22R1)과도 접할 수 있다. 상기 제 1 리세스 영역(R1)에서 제 1 서브 스페이서들(321)들도 서로 대칭적인 형태를 가질 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 랜딩 패드(LP)가 배치될 수 있다. 도시하지는 않았지만, 상기 스토리지 노드 콘택(BC)과 상기 랜딩 패드(LP) 사이에는 스토리지 노드 오믹층이 개재될 수 있다. 상기 스토리지 노드 오믹층은 예를 들면 금속 실리사이드(ex) 코발트 실리사이드)를 포함할 수 있다. 도시하지는 않았지만, 상기 스토리지 노드 오믹층과 상기 랜딩 패드(LP) 사이에는 확산 방지 패턴이 개재될 수 있다. 상기 확산 방지 패턴은 비트라인 스페이서(SP)과 상기 랜딩 패드(LP) 사이 그리고 상기 비트라인 캐핑 패턴(BLC)과 상기 랜딩 패드(LP) 사이에 개재될 수 있다. 상기 확산 방지 패턴은 위치에 따라 일정한 두께를 가질 수 있다. 상기 확산 방지 패턴은 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 상기 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(BLC)의 상부면을 덮으며 상기 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제 2 방향(D2)으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 상기 비트라인 캐핑 패턴(BLC)의 다른 상부 측벽에는 제 2 리세스 영역(R2)이 형성될 수 있다.
상기 제 2 리세스 영역(R2) 안에는 랜딩 패드 분리 패턴(42)이 배치될 수 있다. 상기 랜딩 패드 분리 패턴(42)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 랜딩 패드(LP) 상에는 데이터 저장 패턴(DS)이 배치될 수 있다. 상기 데이터 저장 패턴(DS)은 캐패시터의 하부전극이거나 상변환물질 패턴, 가변저항물질 패턴 또는 자기터널접합 패턴일 수 있다.
도 1c의 D-D' 단면에서 상기 기판(301)의 주변 회로 영역(PER)은 상기 셀 어레이 영역(CAR)에 배치되는 워드라인들(WL)과 비트라인들(BL)에/로부터 전기적 신호를 인가/감지하는 주변회로들(ex)워드라인 디코더, 감지 증폭회로 등)이 배치될 수 있다. 상기 기판(301)의 주변 회로 영역(PER)에서 소자분리 패턴(302)이 배치되어 주변 활성부(AR)가 배치될 수 있다. 상기 주변 활성부(AR)에는 복수개의 주변 트랜지스터들이 배치될 수 있다. 일 예로 상기 주변 트랜지스터는 상기 주변 활성부(AR)을 가로지르는 주변 게이트 전극(PGE)과 이의 양측에 인접한 상기 기판(301) 내에 배치되는 주변 소오스/드레인 영역들(38)을 포함할 수 있다.
상기 주변 게이트 전극(PGE)은 차례로 적층된 주변 폴리실리콘 패턴(16G)과 주변 금속 패턴(332G)을 포함할 수 있다. 상기 주변 폴리실리콘 패턴(16G)에는 상기 비트라인 폴리실리콘 패턴(330)에 도핑된 불순물과 다른 도전형의 불순물이 도핑될 수 있다. 또는 상기 주변 폴리실리콘 패턴(16G)에 도핑된 불순물의 농도는 상기 비트라인 폴리실리콘 패턴(330)에 도핑된 불순물의 농도와 다를 수 있다. 상기 주변 금속 패턴(332G)은 상기 비트라인 금속 함유 패턴(332)와 동일한 금속을 함유할 수 있다.
상기 주변 게이트 전극(PGE)과 상기 기판(301) 사이에는 주변 게이트 유전막(14P)이 개재될 수 있다. 상기 주변 게이트 전극(PGE) 상에는 주변 게이트 캐핑 패턴(337P)이 배치될 수 있다. 상기 주변 게이트 캐핑 패턴(337P)은 제 1 비트라인 캐핑 패턴(337C)과 동일한 물질을 포함할 수 있다. 상기 주변 게이트 캐핑 패턴(337P)은 제 1 비트라인 캐핑 패턴(337C)과 동일한 두께를 가질 수 있다.
상기 주변 게이트 전극(PGE)의 측벽은 주변 게이트 스페이서(36)으로 덮일 수 있다. 상기 주변 게이트 전극(PGE)의 양측에 노출되는 상기 기판(301)과 상기 소자분리 패턴(302)은 주변 층간 절연막(34)으로 덮일 수 있다. 상기 주변 층간절연막(34)의 상부면과 상기 주변 게이트 캐핑 패턴(337P)의 상부면은 공면을 이룰 수 있다. 상기 주변 층간절연막(34)과 상기 주변 게이트 캐핑 패턴(337P)은 제 2 캐핑막(339L)으로 덮일 수 있다. 상기 제 2 캐핑막(339L)은 상기 제 2 비트라인 캐핑 패턴(339C)과 동일한 물질을 포함할 수 있다. 상기 제 2 캐핑막(339L)은 상기 제 2 비트라인 캐핑 패턴(339C)과 동일한 두께를 가질 수 있다.
도 1c의 C-C' 단면에서 상기 기판(301)의 경계 영역(INT)에서 워드라인들(WL)의 단부가 소자분리 패턴(302) 안에 배치될 수 있다. 상기 경계 영역(INT)에서 상기 소자분리 패턴(302) 상에 제 1 경계 더미 패턴(IDP1)이 배치될 수 있다. 상기 경계 영역(INT)에서 워드라인 캐핑 패턴(310) 상에 제 2 경계 더미 패턴(IDP2)이 배치될 수 있다. 상기 제 2 경계 더미 패턴(IDP2)은 평면적으로 비트라인(BL)과 평행한 라인 형태를 가질 수 있다.
상기 제 1 경계 더미 패턴(IDP1)은 상기 소자분리 패턴(302)과 접하는 제 1 폴리실리콘 잔여 패턴(16D)과 이 위의 제 1 금속 잔여 패턴(332D)을 포함할 수 있다. 제 1 폴리실리콘 잔여 패턴(16D)은 주변 폴리실리콘 패턴(16G)과 동일한 물질, 동일한 도전형의 불순물, 동일한 불순물의 농도를 가질 수 있다. 제 1 금속 잔여 패턴(332D)은 비트라인 금속 함유 패턴(332)와 동일한 물질을 포함할 수 있다. 상기 제 1 금속 잔여 패턴(332D) 상에는 제 1 캐핑 잔여 패턴(337D)이 배치될 수 있다. 상기 제 1 폴리실리콘 잔여 패턴(16D)의 상부면과 하부면은 단차질 수 있다. 상기 제 1 금속 잔여 패턴(332D)과 상기 제 1 캐핑 잔여 패턴(337D)은 상기 제 1 폴리실리콘 잔여 패턴(16D)의 상부면의 형태가 전사된 형태를 가질 수 있다. 상기 제 1 폴리실리콘 잔여 패턴(16D)의 일 단부와 상기 소자 분리 패턴(302) 사이에는 제 1 버퍼 잔여 패턴(10R)과 하부 버퍼 잔여 패턴(12R)이 개재될 수 있다. 제 1 버퍼 잔여 패턴(10R)과 하부 버퍼 잔여 패턴(12R)의 측벽들은 함몰될 수 있다. 제 1 버퍼 잔여 패턴(10R)은 하부 버퍼 잔여 패턴(12R)과 서로 다른 물질을 포함할 수 있다. 상기 제 1 금속 잔여 패턴(332D)의 측벽은 주변 게이트 스페이서(36)으로 덮일 수 있다. 상기 주변 게이트 스페이서(36)과 상기 제 1 버퍼 잔여 패턴(10R) 사이 그리고 상기 주변 게이트 스페이서(36)과 하부 버퍼 잔여 패턴(12R) 사이에는 상기 제 1 금속 잔여 패턴(332D)의 일부가 개재될 수 있다.
상기 제 1 경계 더미 패턴(IDP1)은 상기 소자분리 패턴(302)과 접하는 제 2 폴리실리콘 잔여 패턴(330R)과 이 위의 제 2 금속 잔여 패턴(332R)을 포함할 수 있다. 제 2 폴리실리콘 잔여 패턴(330R)은 비트라인 폴리실리콘 패턴(330)과 동일한 물질, 동일한 도전형의 불순물, 동일한 불순물의 농도를 가질 수 있다. 제 2 금속 잔여 패턴(332R)은 비트라인 금속 함유 패턴(332)와 동일한 물질을 포함할 수 있다. 상기 제 2 금속 잔여 패턴(332R) 상에는 제 2 캐핑 잔여 패턴(337R)이 배치될 수 있다. 제 2 폴리실리콘 잔여 패턴(330R)과 워드라인 캐핑 패턴(310) 사이에는 제 1 버퍼막(10)의 일부 그리고 제 2 버퍼 잔여 패턴(20R)이 개재될 수 있다. 상기 제 1 경계 더미 패턴(IDP1)과 제 2 경계 더미 패턴(IDP2) 사이에는 주변 층간절연막(34)이 배치될 수 있다. 제 1 캐핑 잔여 패턴(337D)과 제 2 캐핑 잔여 패턴(337R) 상에는 제 2 캐핑막(339L)이 배치될 수 있다. 상기 경계 영역(INT)에서 상기 제 2 캐핑막(339L) 상에 주변 배선(341P)이 배치될 수 있다. 도시하지는 않았지만, 상기 주변 배선(341P)은 상기 주변 트랜지스터들 중 하나와 전기적으로 연겨될 수 있다. 상기 주변 배선(341P)은 상기 랜딩 패드(LP)와 동일한 물질을 포함할 수 있다.
도 1c의 E-E' 단면에서 정렬키 영역(ALR)에서 기판(301) 내에 정렬 소자분리 패턴(302a)이 배치된다. 정렬 소자분리 패턴(302a)의 상부면은 기판(301)의 상부면 보다 낮아 단차를 유발할 수 있다. 이러한 단차에 의해 노광 공정에서 정렬키를 인식할 수 있다. 상기 기판(301)은 금속 정렬 패턴(332A), 제 1 캐핑 정렬 패턴(337A), 제 2 캐핑막(339L) 및 배선 정렬 패턴(341A)이 차례로 적층될 수 있다.
도 2a, 7a, 8a, 15a는 도 1a 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 2b, 3a, 4a, 5a, 6a, 7b, 8b, 9a, 10a, 13a, 14a, 15b, 16 및 17는 도 1b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 2c, 3b, 4b, 5b, 6b, 9b, 10b, 11, 12, 13b, 14b는 도 1c의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 2a 내지 2C를 참조하면, 셀 어레이 영역(CAR), 주변회로 영역(PER), 경계 영역(INT) 및 정렬키 영역(ALR)을 포함하는 기판(301)에 소자분리 패턴들(302)을 형성한다. 이로써 셀 어레이 영역(CAR)에 셀 활성부들(ACT)을, 주변회로 영역(PER)에 주변 활성부들(AR)을 정의할 수 있다. 또한 정렬키 영역(ALR)에 정렬 소자분리 패턴(302a)을 형성할 수 있다. 상기 기판(301)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(302)는 상기 소자분리 트렌치를 채울 수 있다. 상기 셀 활성부들(ACT) 및 소자분리 패턴들(302)을 패터닝하여, 그루브들을 형성할 수 있다. 이때 상기 기판(301)과 상기 소자분리 패턴들(302)에 대한 식각 조건을 조절하여 상기 소자분리 패턴들(302)이 상기 기판(301) 보다 식각이 잘되도록 할 수 있다. 이로써 상기 그루브들의 바닥면은 굴곡질 수 있다.
상기 그루브들 안에 각각 워드라인들(WL)을 형성할 수 있다. 한 쌍의 상기 워드라인들(WL)이 상기 각 셀 활성부들(ACT)를 가로지를 수 있다. 도 2a에 개시된 바와 같이, 상기 한 쌍의 워드라인들(WL)로 인하여 상기 각 셀 활성부들(ACT)는 세 개의 영역으로 나눠질 수 있다.
상기 워드라인들(WL)을 형성하기 전에 셀 게이트 유전막(307)을 상기 그루브들의 내면 상에 형성할 수 있다. 상기 셀 게이트 유전막(307)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 게이트 도전막을 적층하여 상기 그루브들을 채우고 에치백하여 상기 워드라인들(WL)을 형성할 수 있다. 상기 워드라인들(WL)의 상부면들은 상기 셀 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 상기 기판(301) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 그루브들을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(310)을 형성할 수 있다. 상기 워드라인 캐핑 패턴들(310)과 상기 소자분리 패턴(302)을 마스크로 사용하여 상기 셀 활성부들(ACT)에 불순물을 주입하여 제 1 및 제 2 불순물 영역들(312a, 312b)을 형성할 수 있다. 도시하지는 않았지만, 상기 제 1 및 제 2 불순물 영역들(312a, 312b)을 형성할 때 적어도 상기 주변회로 영역(PER)은 마스크 패턴(미도시)으로 덮일 수 있다. 이로써 상기 주변회로 영역(PER)에는 불순물이 도핑되지 않을 수 있다.
도 3a 및 도 3b를 참조하면, 상기 셀 어레이 영역(CAR)과 상기 경계 영역(INT)의 일부를 덮도록 상기 기판(301) 상에 제 1 버퍼막(10)과 하부 버퍼막(12)을 차례로 적층한다. 상기 하부 버퍼막(12)은 상기 제 1 버퍼막(10)과 서로 다른 물질을 포함할 수 있다. 상기 경계 영역(INT)에서 상기 제 1 버퍼막(10)과 상기 하부 버퍼막(12)의 단부는 상기 소자분리 패턴(302)과 중첩될 수 있다. 바람직하게는 상기 제 1 버퍼막(10)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 버퍼막(12)은 실리콘 질화막으로 형성될 수 있다. 열산화 공정을 진행하여 상기 주변회로 영역(PER)에서 주변 게이트 유전막(14P)을 형성한다. 이때 상기 하부 버퍼막(12)은 산소의 투과를 막아 상기 셀 어레이 영역(CAR)의 기판(301)의 상부가 추가적으로 산화되는 것을 방지할 수 있다. 이때 상기 정렬키 영역(ALR)에서 상기 기판(301) 상에 정렬 산화막(14A)이 동시에 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 기판(301)의 전면 상에 주변 폴리실리콘막(16)과 침투 방지막(18)을 차례로 적층한다. 이때 상기 주변 폴리실리콘막(16)은 불순물이 도핑되지 않은 언도프트 상태일 수 있다. 상기 침투 방지막(18)은 상기 주변 폴리실리콘막(16)과 식각 선택비를 가지는 물질로, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 침투 방지막(18) 상에 상기 주변회로 영역(PER)과 상기 경계 영역(INT)의 일부를 덮는 제 1 마스크 패턴(19)을 형성할 수 있다. 상기 제 1 마스크 패턴(19)은 포토레지스트 패턴, 금속함유막, 실리콘 질화막 중 적어도 하나일 수 있다.
도 4a 및 도 4b 그리고 도 5a 및 도 5b를 참조하면, 상기 제 1 마스크 패턴(19)으로 덮이지 않은 상기 셀 어레이 영역(CAR)에서 상기 침투 방지막(18)과 상기 주변 폴리실리콘막(16)을 제거하여 상기 하부 버퍼막(12)의 상부면을 노출시킨다. 이때 상기 정렬키 영역(ALR)에서도 상기 침투 방지막(18)과 상기 주변 폴리실리콘막(16)을 제거하여 상기 정렬 산화막(14A) 및 상기 정렬 소자분리 패턴(302a)의 상부면이 노출될 수 있다. 또한 주변 폴리실리콘막(16)의 절단된 측면은 일부 함몰될 수 있다.
도 5a 및 도 5b 그리고 도 6a 및 도 6b를 참조하면, 상기 제 1 마스크 패턴(19)을 제거한다. 그리고 상기 하부 버퍼막(12)을 제거하여 상기 제 1 버퍼막(10)의 상부면을 노출시킬 수 있다. 상기 하부 버퍼막(12)이 실리콘 질화막으로 형성된 경우, 인산을 이용하여 제거할 수 있다(즉, 인산 스트립 단계). 이때, 만약 상기 주변 폴리실리콘막(16)이 불순물로 도핑된 상태라면, 상기 인산 스트립 단계에서 상기 주변 폴리실리콘막(16)에 도핑된 불순물이 아웃개싱(out-gassing)되어 설비 오염을 유발시킬 수 있다. 그러나 본 예에서 상기 주변 폴리실리콘막(16)이 언도프트 상태이기에, 인산 스트립 단계에서 설비 오염을 방지할 수 있다. 또한 상기 인산 스트립 단계에서 상기 주변회로 영역(PER)의 상기 주변 폴리실리콘막(16)의 상부면이 상기 침투 방지막(18)으로 덮여 있어 상기 인산의 인(P)이 상기 주변 폴리실리콘막(16) 내로 침투하는 것을 방지할 수 있다. 이로써 상기 하부 버퍼막(12)은 대부분 제거되고, 상기 경계 영역(INT)에서 상기 주변 폴리실리콘막(16)과 상기 제 1 버퍼막(10) 사이에 하부 버퍼 잔여 패턴(12R)이 남겨질 수 있다.
도 6a 및 도 6b 그리고 도 7a 내지 도 7c를 참조하면, 상기 제 1 버퍼막(10) 상에 제 2 버퍼막(20L)을 콘포말하게 형성한다. 상기 제 2 버퍼막(20L)은 셀 어레이 영역(CAR), 경계 영역(INT) 주변 영역(PER) 및 정렬키 영역(ALR)을 덮을 수 있다. 상기 제 2 버퍼막(20L)은 상기 제 1 버퍼막(10)과 동일한 물질을 포함할 수 있다. 마스크 패턴(미도시)을 이용하여 상기 셀 어레이 영역(CAR)에서 상기 제 2 버퍼막(20L), 상기 제 1 버퍼막(10), 상기 소자분리 패턴(302), 그리고 (제 1 불순물 영역(312a)이 위치하는) 상기 기판(301)의 일부분을 제거하여(이방성 식각하여) 제 1 리세스 영역(R1)을 형성하고 제 2 버퍼 패턴들(20P)을 형성한다. 상기 제 2 버퍼 패턴들(20P)은 서로 이격된 섬 형태를 가질 수 있다. 도 7a에서 상기 제 2 버퍼 패턴들(20P)은 제 2 방향(D2)에 평행한 제 1 폭(W1)을 가질 수 있다. 도 7b의 A-A' 단면에서 상기 제 1 리세스 영역(R1)의 상단에서 상기 제 2 버퍼 패턴들(20P)은 제 1 간격(DS1)으로 이격될 수 있다. 상기 제 1 간격(DS1)은 상기 제 1 리세스 영역(R1)의 제 1 상부폭으로도 명명될 수 있다. 이때, 상기 워드라인 캐핑 패턴(310)이 상부 그리고 상기 셀 게이트 유전막(307)의 상부도 일부 제거될 수 있다.
도 7a 내지 도 7c 그리고 도 8a 및 도 8b를 참조하면, 등방성 식각 공정을 진행한다. 상기 제 2 버퍼 패턴(20P), 상기 제 1 버퍼막(10), 상기 소자분리 패턴(302) 그리고 상기 셀 게이트 유전막(307)이 모두 동일한 물질 (예를 들어 실리콘 산화막)로 형성된 경우, 이들은 모든 위치에서 동일한 양이 제거될 수 있다. 이로써 제 1 리세스 영역(R1)과 제 2 버퍼 패턴(20P)의 상부면이 이루는 프로파일이 일정 두께로 전사된 선(FL) 만큼 상기 제 2 버퍼 패턴(20P), 상기 제 1 버퍼막(10), 상기 소자분리 패턴(302) 그리고 상기 셀 게이트 유전막(307)이 제거될 수 있다. 이로써, 상기 제 2 버퍼 패턴(20P)은 상기 제 1 폭(W1) 보다 줄어든 제 2 폭(W2)을 가질 수 있다. 또한 상기 제 1 리세스 영역(R1)의 내부 폭은 커질 수 있다. 즉, 상기 제 1 리세스 영역(R1)의 상단에서 상기 제 2 버퍼 패턴들(20P)은 제 1 간격(DS1)보다 넓어진 제 2 간격(DS2)으로 이격될 수 있다. 이때 상기 제 1 리세스 영역(R1)의 바닥에서 상기 기판(301)의 상부 측벽이 노출될 수 있다. 도 8b의 B-B' 단면에서 워드라인 캐핑 패턴(310)과 기판(301)은 거의 식각되지 않고 상기 셀 게이트 유전막(307)이 선택적으로 제거되어 상기 워드라인 캐핑 패턴(310)과 기판(301)의 상부 측벽을 노출시키는 홈이 형성될 수 있다. 또한 제 1 버퍼막(10)과 상기 제 2 버퍼 패턴(20P)이 상기 워드라인 캐핑 패턴(310)의 상부면이 일부 노출될 수 있다. 상기 제 2 간격(DS2)은 상기 제 1 리세스 영역(R1)의 제 2 상부폭 또는 내부폭으로도 명명될 수 있다. 상기 등방성 식각 공정에 의해 도 7c의 경계 영역(INT), 상기 주변 영역(PER) 및 상기 정렬키 영역(ALR)에서 제 2 버퍼막(20L)도 일정 두께만큼 제거되어 얇아질 수 있다.
도 8a 및 도 8b를 참조하면, 상기 기판(301)의 전면 상에 보호막(미도시)과 폴리실리콘막(미도시)을 순차적으로 콘포말하게 적층하고 이방성 식각하여 상기 제 1 리세스 영역(R1)의 측벽을 덮는 보호 스페이서(22) 및 폴리실리콘 스페이서(24)를 형성할 수 있다. 상기 보호 스페이서(22)는 도 7b에서 제 2 하부 버퍼 패턴(20P) 또는 상기 제 1 버퍼막(10)이 제거되는 폭 보다는 작은 두께로 형성될 수 있다. 바람직하게는 상기 보호 스페이서(22)는 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막으로 형성될 수 있다. 이때 도 8b의 A-A' 단면에서 상기 기판(301)의 상부 측벽을 덮는 제 1 보호 잔여 패턴(22R1)을 형성할 수 있다. 또한 도 8b의 B-B' 단면에서 워드라인 캐핑 패턴(310)의 상부 측면과 상기 기판(301) 사이에 개재되는 제 2 보호 잔여 패턴(22R2)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 기판(301)의 전면 상에 비트라인 폴리실리콘막(330L)을 충분한 두께로 적층하여 상기 제 1 리세스 영역(R1)을 채울 수 있다. 그리고 상기 비트라인 폴리실리콘막(330L)에 대하여 전면 에치백 공정을 진행하여 상기 제 2 버퍼 패턴(20P) 상에 소정의 두께를 가지도록 비트라인 폴리실리콘막(330L)을 남길 수 있다. 상기 셀 어레이 영역(CAR)과 상기 경계 영역(INT)의 일부를 덮도록 상기 비트라인 폴리실리콘막(330L) 상에 제 2 마스크 패턴(26)을 형성할 수 있다. 이때 상기 경계 영역(INT)에서 상기 제 2 마스크 패턴(26)의 단부는 상기 워드라인(WL)과 중첩될 수 있다.
도 9a 및 도 9b 그리고, 도 10a 및 도 10b를 참조하면, 이방성 식각 공정을 진행하여 상기 경계 영역(INT), 상기 주변 회로 영역(PER)과 상기 정렬키 영역(ALR)에서 상기 제 2 마스크 패턴(26)으로 덮이지 않은 비트라인 폴리실리콘막(330L), 상기 제 2 버퍼막(20L), 상기 침투 방지막(18), 상기 제 1 버퍼막(10) 및 상기 정렬 산화막(14A)을 제거한다. 이때 상기 경계 영역(INT)에서 상기 하부 버퍼 잔여 패턴(12R)과 상기 소자 분리 패턴(302) 사이에 제 1 버퍼 잔여 패턴(10R)이 남을 수 있다. 상기 경계 영역(INT)에서 상기 워드라인 캐핑 패턴(310) 상에 제 2 버퍼 잔여 패턴(20R)이 남을 수 있다. 상기 경계 영역(INT)에서 상기 소자 분리 패턴(302)의 상부면 그리고 상기 워드라인 캐핑 패턴(310)의 상부면이 노출될 수 있다. 상기 주변 회로 영역(PER)에서 상기 주변 폴리실리콘막(16)의 상부면이 노출될 수 있다. 상기 정렬키 영역(ALR)에서 상기 정렬 소자분리 패턴(302a) 및 상기 기판(301)의 상부면이 노출될 수 있다.
도 11을 참조하면, 상기 기판(301) 상에 상기 경계 영역(INT)을 덮되 상기 주변회로 영역(PER)과 상기 정렬키 영역(ALR)을 노출시키는 제 3 마스크 패턴(28)을 형성한다. 도시하지는 않았지만, 상기 제 3 마스크 패턴(28)은 도 10a 상태의 셀 어레이 영역(CAR)도 덮도록 형성된다. 그리고 이온주입 공정(IP)을 진행하여 상기 주변 폴리실리콘막(16)에 불순물을 주입할 수 있다. 상기 제 3 마스크 패턴(28)은 예를 들면 포토레지스트 패턴이나 ACL(Amorphous Carbon Layer) 또는 SOH(Spin on Hardmask) 일 수 있다.
도 11 및 도 12를 참조하면, 상기 제 3 마스크 패턴(28)을 제거한다. 그리고 상기 기판(301) 상에 상기 경계 영역(INT) 및 상기 주변회로 영역(PER)을 덮되 상기 정렬키 영역(ALR)을 노출시키는 제 4 마스크 패턴(30)을 형성한다. 도시하지는 않았지만, 상기 제 4 마스크 패턴(30)은 도 10a 상태의 셀 어레이 영역(CAR)도 덮도록 형성된다. 그리고 이방성 식각 공정을 진행하여 상기 정렬 소자분리 패턴(302a)의 상부를 제거하여 상기 정렬키 영역(ALR)에서 단차를 유발한다. 이로써 상기 정렬 소자분리 패턴(302a)의 상부면은 상기 기판(301)의 상부면으로부터 제 1 깊이(DT1)를 가질 수 있다.
도 12, 도 13a 및 도13B를 참조하면, 상기 제 4 마스크 패턴(30)을 제거하여 상기 비트라인 폴리실리콘막(330L)을 노출시킨다. 상기 기판(301)의 전면 상에 상기 비트라인 폴리실리콘막(330L) 상에 비트라인 금속함유막(332L)과 제 1 캐핑막(337L)을 순차적으로 적층한다. 상기 제 1 캐핑막(337L) 상에 제 5 마스크 패턴(32)을 형성할 수 있다. 상기 제 5 마스크 패턴(32)은 상기 셀 어레이 영역(CAR), 및 상기 정렬키 영역(ALR)을 덮으며 상기 주변 회로 영역(PER)에서 주변 게이트 전극(PGE)의 위치를 정의할 수 있다. 또한 상기 제 5 마스크 패턴(32)은 상기 경계 영역(INT)에서 제 1 경계 더미 패턴(도 1a IDP1)과 제 2 경계 더미 패턴(도 1 IDP2)의 위치를 정의할 수 있다.
도 13a 및 도13B 그리고 도 14a 및 도14B을 참조하면, 상기 제 5 마스크 패턴(32)을 식각 마스크로 이용하여 상기 주변회로 영역(PER)에서 상기 제 1 캐핑막(337L), 상기 비트라인 금속함유막(332L), 상기 주변 폴리실리콘막(16) 및 상기 주변 게이트 유전막(14P)을 차례로 패터닝하여 상기 기판(301)을 노출시킬 수 있다. 이로써 주변 게이트 전극(PGE)을 형성할 수 있다. 또한 상기 경계 영역(INT)에서 제 1 경계 더미 패턴(IDP1)과 제 2 경계 더미 패턴(IDP2)을 형성할 수 있다. 상기 제 5 마스크 패턴(32)을 제거한다. 상기 기판(301)의 전면 상에 스페이서막을 콘포말하게 적층한 후 이방성 식각 공정을 진행하여 주변 게이트 스페이서(36)을 형성한다. 이온주입 공정을 진행하여 주변 소오스/드레인 영역들(38)을 형성한다. 그리고 상기 기판(301)을 덮는 주변 층간절연막(34)을 형성하고 평탄화 공정을 진행한다. 그리고 상기 주변 층간절연막(34) 상에 제 2 캐핑막(339L)을 형성한다.
도 14a 및 도14B 그리고 도 15a 및 도 15b를 참조하면, 상기 제 2 캐핑막(339L) 상에 제 6 마스크 패턴(40)을 형성한다. 상기 제 6 마스크 패턴(40)은 상기 경계 영역(INT), 상기 주변 회로 영역(PER), 상기 정렬키 영역(ALR)을 덮는 동시에 상기 셀 어레이 영역(CAR)에서 비트라인(BL)의 위치를 정의할 수 있다. 상기 제 6 마스크 패턴(40)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CAR)에서 상기 제 2 캐핑막(339L), 상기 제 1 캐핑막(337L), 상기 비트라인 금속함유막(332L), 상기 비트라인 폴리실리콘막(330L)을 연속적으로 식각하여 비트라인(BL), 비트라인 캐핑 패턴(BLC) 및 비트라인 콘택(DC)을 형성한다. 이때 도 15b의 A-A' 단면에서 상기 폴리실리콘 스페이서(24)은 식각되어 상기 보호 스페이서(22)와 상기 제 1 보호 잔여 패턴(22R1)이 노출될 수 있다. 또한 상기 제 2 버퍼 패턴(20P)의 상부면이 노출될 수 있다.
도 15a 및 도 15b 그리고 도 16을 참조하면, 상기 제 6 마스크 패턴(40)을 제거한다. 상기 기판(301) 상에 제 1 서브 스페이서막(미도시)을 콘포말하게 적층한다. 상기 제 1 서브 스페이서막 상에 하부 매립 절연막을 적층하여 상기 제 1 리세스 영역(R1)을 채운다. 상기 하부 매립 절연막에 대하여 에치백 공정을 진행하여 상기 제 1 리세스 영역(R1)을 채우는 하부 매립 절연 패턴(341)을 남기고 상기 제 1 서브 스페이서막의 측벽을 노출시킨다. 상기 제 1 서브 스페이서막을 식각하여 제 1 서브 스페이서(321)를 형성하고 상기 제 2 버퍼 패턴(20P)의 상부면 그리고 상기 비트라인 캐핑 패턴(BLC)의 상부면을 노출시킨다. 상기 기판(301)의 전면 상에 희생 스페이서막을 콘포말하게 적층하고 이방성 식각하여 희생 스페이서(333)을 형성한다. 그리고 상기 희생 스페이서(333)의 측벽을 덮는 제 2 서브 스페이서(325)를 형성한다. 상기 희생 스페이서(333)은 상기 제 1 및 제 2 서브 스페이서들(321, 325)과 식각 선택비를 가지는 물질로 형성될 수 있다.
도 16 및 도 17을 참조하면, 상기 비트라인 캐핑 패턴(BLC), 제 1 서브 스페이서(321), 희생 스페이서(333), 상기 제 2 서브 스페이서(325)을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 상기 비트라인들(BL) 사이의 제 2 버퍼 패턴(20P)과 제 1 버퍼막(10)을 식각하여 상기 제 2 불순물 영역(312b)을 노출시키는 스토리지 노드홀(BCH)을 형성한다. 이때, 상기 하부 매립 절연 패턴(341), 보호 스페이서(22) 및 이들 사이에 개재된 상기 제 1 서브 스페이서(321)의 일부도 식각될 수 있다. 상기 기판(301)의 전면 상에 스토리지 노드 콘택막을 적층하여 상기 스토리지 노드홀(BCH)을 채우고 이방성 식각하여 스토리지 노드 콘택(BC)을 형성할 수 있다. 도시하지는 않았지만, 인접하는 비트라인들(BL) 사이에서 복수개의 상기 스토리지 노드 콘택들(BC)이 형성되고 상기 스토리지 노드 콘택들(BC) 사이에 분리 절연 패턴들이 개재될 수 있다. 상기 스토리지 노드 콘택(BC)은 상기 제 2 서브 스페이서(325)의 상부 측벽을 노출시키도록 형성될 수 있다. 이방성 식각 공정을 진행하여 상기 제 2 서브 스페이서(325)의 상부와 상기 희생 스페이서(333)의 상부를 제거하여 상기 제 1 서브 스페이서(321)의 상부 측벽을 노출시킬 수 있다.
후속으로 도 17 및 도 1a내지 도 1c를 참조하여, 상기 기판(301)의 전면 상에 랜딩 패드막을 적층하고 패터닝하여 랜딩 패드들(LP)을 형성할 수 있다. 이때 상기 비트라인 캐핑 패턴(BLC)의 상부도 일부 제거될 수 있다. 상기 비트라인 캐핑 패턴(BLC)의 상부에는 제 2 리세스 영역(R2)이 형성될 수 있다. 상기 제 2 리세스 영역(R2)의 바닥에서 상기 희생 스페이서(333)이 노출될 수 있다. 상기 희생 스페이서(333)을 제거하여 에어 갭 영역(AG)을 형성한다. 랜딩랜딩 패드 분리 패턴(42)을 형성하여 상기 제 2 리세스 영역(R2)을 채운다. 그리고 상기 랜딩 패드(LP) 상에 정보 저장 패턴(DSP)을 형성할 수 있다.
도 18은 본 발명의 실시예들에 따라 도 1a A-A'선으로 자른 단면도이다.
도 18을 참조하면, 본 예에 따른 반도체 메모리 소자에서는 제 1 불순물 영역(312a) 상에 배치되는 비트라인의 중심부가 제 1 불순물 영역(312a)의 중심과 어긋난 오정렬 상태를 나타낸다. 이는 도 15a 및 도 15b의 단계에서 제 6 마스크 패턴(40)의 위치가 오정렬 난 경우에 형성될 수 있다. 그리고 후속 단계를 진행할 경우, 인접하는 비트라인들(BL) 간의 간격이 달라질 수 있다. 이로써 형성되는 스토리지 노드 콘택들의 폭들도 달라질 수 있다. 즉, 비트라인 콘택(DC)의 일 측에 인접하여 제 1 스토리지 노드 콘택(BC1)이 배치될 수 있고, 비트라인 콘택(DC)의 타 측에 인접하여 제 2 스토리지 노드 콘택(BC2)이 배치될 수 있다. 상기 제 1 스토리지 노드 콘택(BC1)은 제 3 폭(W3)을 가질 수 있고, 상기 제 2 스토리지 노드 콘택(BC2)은 제 4 폭(W4)을 가질 수 있다. 상기 제 4 폭(W4)은 상기 제 3 폭(W3) 보다 클 수 있다. 그 외의 구조는 도 1a내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 18과 같이, 비트라인(BL)의 위치가 오정렬 나는 경우에, 상기 제 1 리세스 영역(R1)의 내부 폭이 작으면, 상기 제 1 리세스 영역(R1)의 내부 측벽과 비트라인 콘택(DC)간의 간격이 작아질 수 있다. 즉, 상기 비트라인 콘택(DC)을 형성하기 위해 상기 제 1 리세스 영역(R1) 안에서 비트라인 폴리실리콘막(330L)을 제거할 때, 상기 제 1 리세스 영역(R1)의 좁은 폭으로 인해 에천트가 상기 제 1 리세스 영역(R1) 안으로 들어가기 어렵게 된다. 이로써 상기 제 1 리세스 영역(R1) 안에서 상기 비트라인 폴리실리콘막(330L)의 식각이 완벽하게 이루어지지 못하고, 상기 제 1 리세스 영역(R1)의 측벽을 덮도록 상기 비트라인 폴리실리콘막(330L)의 일부가 남는 브릿지(bridge) 불량이 발생하게 된다. 이는 후속에 스토리지 노드 콘택(BC)과 비트라인 콘택(DC)간의 쇼트를 유발할 수 있다. 본 발명에서는 도 7a 내지 도 7c 그리고 도 8a 및 도 8b를 참조하여 설명한 바와 같이 등방성 식각을 진행하여 상기 제 1 리세스 영역(R1)의 내부 폭을 넓혀 줌으로써 이러한 브릿지 불량을 방지할 수 있다.
도 19는 본 발명의 실시예들에 따라 도 1a A-A'선으로 자른 단면도이다.
도 19를 참조하면, 본 예에 있어서, 비트라인 콘택(DC)의 양측에 위치하는 하부 매립 절연 패턴들의 형태가 다를 수 있다. 제 1 리세스 영역(R1)의 중심은 제 1 불순물 영역(312a)의 중심과 어긋날 수 있다. 즉, 제 1 리세스 영역(R1)은 서로 대향되는 제 1 내측벽(R1A)과 제 2 내측벽(R1B)을 가질 수 있다. 상기 제 2 내측벽(R1B)은 상기 제 1 내측벽(R1A) 보다 상기 비트라인 콘택(DC)에 보다 인접할 수 있다. 제 1 보호 스페이서(22A)은 상기 제 1 내측벽(R1A)을 덮을 수 있다. 상기 제 2 보호 스페이서(22B)은 상기 제 2 내측벽(R1B)을 덮을 수 있다. 상기 제 1 보호 스페이서(22A)은 'L'자형 단면을 가질 수 있다. 상기 제 1 리세스 영역(R1)의 바닥에서 상기 기판(301)의 상부 측면은 노출될 수 있다. 제 1 보호 잔여 패턴(22R1)은 상기 기판(301)의 일 상부 측면을 덮을 수 있다. 상기 제 2 보호 스페이서(22B)는 상기 제 1 보호 스페이서(22A)와 다른 모양을 가질 수 있다. 상기 제 2 보호 스페이서(22B)은 연장되어 상기 기판(301)의 다른 상부 측면을 덮을 수 있다. 상기 비트라인 콘택(DC)의 일 측면은 제 1A 서브 스페이서(321A)로 덮이고 상기 비트라인 콘택(DC)의 다른 측면은 제 1B 서브 스페이서(321B)로 덮인다. 제 1A 서브 스페이서(321A)은 제 1B 서브 스페이서(321B)과 다른 모양을 가질 수 있다. 그 외의 구성은 그 외의 구조는 도 1a내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 20a 및 도 20b는 도 19의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 20a를 참조하면, 도 7b의 단계에서, 이방성 식각 공정을 진행하여 제 1 리세스 영역(R1)을 형성할 때 오정렬이 발생할 수 있다. 이로써 상기 제 1 리세스 영역(R1)은 제 1 불순물 영역(312a)을 기준으로 예를 들면 제 2 방향(D2)으로(도면에서 왼쪽으로) 이동할 수 있다. 이로써 상기 제 1 리세스 영역(R1)의 일 내측벽은 제 2 불순물 영역(312b)에 보다 인접할 수 있다.
도 20b를 참조하면, 도 7b에서처럼 등방성 공정을 진행하면, 제 1 리세스 영역(R1)의 폭이 커진다(DS1에서 DS2로). 상기 제 1 리세스 영역(R1)은 서로 마주보는 제 1 내측벽(R1A)과 제 2 내측벽(R1B)을 포함할 수 있다. 상기 제 2 내측벽(R1B)이 상기 제 1 내측벽(R1A)보다 상기 제 1 불순물 영역(312a)에 보다 가까울 수 있다. 이때 제 1 내측벽(R1A)에서 소자 분리 패턴(302)의 일부가 제거되어 상기 제 2 불순물 영역(312b)이 위치하는 기판(301)의 상단이 노출될 수 있다.
도 20b를 참조하면, 도 8b에서처럼 보호 스페이서(22)와 폴리실리콘 스페이서(24)을 형성할 수 있다. 상기 보호 스페이서(22)는 상기 제 1 내측벽(R1A)을 덮는 제 1 보호 스페이서(22A)와 상기 제 2 내측벽(R1B)을 덮는 제 2 보호 스페이서(22B)을 포함할 수 있다. 상기 제 1 보호 스페이서(22A)은 상기 제 2 불순물 영역(312b)이 위치하는 기판(301)의 상단과 접할 수 있다. 상기 제 2 보호 스페이서(22B)은 상기 제 1 불순물 영역(312a)이 위치하는 기판(301)의 일측벽과 접할 수 있다. 후속으로 도 9a 내지 도 17을 참조하여 설명한 공정들을 진행하여 도 19의 반도체 메모리 소자를 형성할 수 있다. 만약 상기 제 1 보호 스페이서(22A)가 없다면, 상기 폴리실리콘 스페이서(24)은 상기 기판(301)의 상단과 접하게 되고, 도 15a 및 도 15b를 참조하여 설명한 공정에서 비트라인 폴리실리콘막(330L)을 식각할 때, 상기 폴리실리콘 스페이서(24) 뿐만 아니라 상기 기판(301)의 상단도 식각되는 공정 불량이 발생될 수 있다. 이로써 상기 제 2 불순물 영역(312b)이 줄어들 수 있어 반도체 메모리 소자의 신뢰성이 저하될 수 있다. 그러나 본 발명에서는, 제 1 리세스 영역(R1)의 폭을 넓혀 브릿지 문제를 해결하는 동시에, 상기 제 1 보호 스페이서(22A)가 상기 기판(301)의 상단이 식각되는 것을 막아, 반도체 메모리 소자의 신뢰성을 향상시키고 공정 불량을 방지하여 수율을 향상시킬 수 있다.
도 21은 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B'선으로 자른 단면도들이다.
도 21을 참조하면, 제 1 리세스 영역(R1)은 제 1 불순물 영역(312a)을 중심으로 비대칭 구조를 가질 수 있다. 도 21의 A-A' 단면에서, 제 1 리세스 영역(R1)은 서로 대향되는 제 1 내측벽(도 24C의 R1A)과 제 2 내측벽(도 24C의 R1B)을 포함할 수 있다. 상기 제 1 내측벽 상에는 서로 이격된 제 1 상부 보호 스페이서(22AU)과 제 1 하부 보호 스페이서(22AB)가 위치할 수 있다. 상기 제 2 내측벽 상에는 제 2 보호 스페이서(22B)가 위치할 수 있다. 상기 제 1 상부 보호 스페이서(22AU), 상기 제 1 하부 보호 스페이서(22AB) 및 상기 제 2 보호 스페이서(22B)의 형태는 서로 다를 수 있다. 상기 제 1 하부 보호 스페이서(22AB)는 'J'자 단면을 가질 수 있다. 상기 제 1 상부 보호 스페이서(22AU)과 상기 제 1 하부 보호 스페이서(22AB) 사이에서 소자분리 패턴(302)의 상부면이 노출될 수 있다.
도 21의 B-B' 단면에서, 제 1 리세스 영역(R1)은 워드라인 캐핑 패턴(310) 상에는 형성되지 않을 수 있다. 즉, 상기 제 1 리세스 영역(R1) 내에서 노출되는 워드라인 캐핑 패턴(310)의 상부면과 측면은 거의 직각을 이룰 수 있다. 상기 제 1 리세스 영역(R1) 내에서 셀 게이트 유전막(307)의 일부는 제거되어 상기 워드라인 캐핑 패턴(310)의 상부 측벽을 노출시킬 수 있다. 제 2 버퍼 패턴(20P)와 제 1 버퍼막(10)의 측면은 상부 보호 스페이서(22U)으로 덮일 수 있다. 상부 보호 스페이서(22U)은 'L'자형 단면을 가질 수 있다. 상기 셀 게이트 유전막(307)의 측면과 상부면, 상기 기판(301)의 상부면 일부 그리고 상기 워드라인 캐핑 패턴(310)의 상부 측벽은 하부 보호 스페이서(22B)으로 덮일 수 있다. 하부 보호 스페이서(22B)은 계단 형태의 단면을 가질 수 있다. 상기 상부 보호 스페이서(22U)은 상부 폴리실리콘 스페이서(24U)로 덮이고 상기 하부 보호 스페이서(22B)은 하부 폴리실리콘 스페이서(24B)로 덮일 수 있다. 상기 상부 보호 스페이서(22U)은 상기 하부 보호 스페이서(22B)와 이격되고, 상부 폴리실리콘 스페이서(24U)은 하부 폴리실리콘 스페이서(24B)과 이격된다.
도 22a 내지 도 22c는 도 21의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 22a를 참조하면, 도 6a 및 도 6b의 단계에서, 기판(301)의 전면 상에 제 2 버퍼막(20L)을 콘포말하게 적층한 후, 상기 제 2 버퍼막(20L)과 상기 제 1 버퍼막(10)을 패터닝하여 상기 기판(301)과 상기 소자분리 패턴(302)이 상부면을 노출시키는 제 1 리세스 영역(R1)을 형성한다. 이때 상기 제 1 리세스 영역(R1)의 위치는 상기 제 1 불순물 영역(312a)의 중심을 기준으로 약간 오정렬될 수 있다. 이방성 공정을 진행하여, 노출된 상기 기판(301)을 일부 선택적으로 제거하여 상기 제 1 불순물 영역(312a)과 접하는 소자분리 패턴(302)의 측벽을 노출시킨다. 이때 소자분리 패턴(302), 상기 셀 게이트 유전막(307), 상기 워드라인 캐핑 패턴(310)은 거의 식각이 되지 않는다.
도 22b를 참조하면, 도 7b에서처럼 등방성 공정을 진행하면, 제 1 리세스 영역(R1)의 폭이 커진다(DS1에서 DS2로). 도 22b의 A-A' 단면에서, 상기 제 1 리세스 영역(R1)은 서로 마주보는 제 1 내측벽(R1A)과 제 2 내측벽(R1B)을 포함할 수 있다. 상기 제 1 내측벽(R1A)은 제 1 상부 내측벽(R1AU)과 제 1 하부 내측벽(R1AB)을 포함할 수 있다.
상기 제 1 내측벽(R1A)의 프로파일은 상기 제 2 내측벽(R1B)의 프로파일과 다를 수 있다. 상기 제 2 내측벽(R1B)가 상기 제 1 내측벽(R1B)보다 상기 제 1 불순물 영역(312a)에 보다 가까울 수 있다. 이때 제 1 내측벽(R1A)에서 소자 분리 패턴(302)의 일부가 제거되어 상기 제 2 불순물 영역(312b)이 위치하는 기판(301)의 상단이 노출될 수 있다. 상기 제 1 리세스 영역(R1)의 바닥에서 상기 기판(301)이 돌출될 수 있다. 도 22b의 B-B' 단면에서, 셀 게이트 유전막(307)이 상부가 일부 제거되어 워드라인 캐핑 패턴(310)의 상부 측벽이 노출될 수 있다. 상기 제 2 내측벽(R1B)의 상부의 기울기와 하부의 기울기는 서로 다를 수 있다.
도 22c를 참조하면, 도 8b에서처럼 보호 스페이서(22)와 폴리실리콘 스페이서(24)을 형성할 수 있다. 도 22c의 A-A' 단면에서, 상기 제 1 상부 내측벽(R1AU)은 제 1 상부 보호 스페이서(22AU)로 덮이고 상기 제 1 하부 내측벽(R1AB)은 제 1 하부 보호 스페이서(22AB)로 덮일 수 있다. 상기 제 2 내측벽(R1B) 상에는 제 2 보호 스페이서(22B)가 위치할 수 있다. 상기 제 2 보호 스페이서(22B)의 상부 측벽의 기울기와 하부 측벽의 기울기는 서로 다를 수 있다. 제 1 상부 폴리실리콘 스페이서(24AU), 제 1 하부 폴리실리콘 스페이서(24AB), 제 2 폴리실리콘 스페이서(24B)가 각각 서로 이격되며 제 1 상부 보호 스페이서(22AU), 제 1 하부 보호 스페이서(22AB) 및 제 2 보호 스페이서(22B)를 덮을 수 있다. 도 22c의 B-B' 단면에서, 상기 셀 게이트 유전막(307)의 측면과 상부면, 상기 기판(301)의 상부면 일부 그리고 상기 워드라인 캐핑 패턴(310)의 상부 측벽은 하부 보호 스페이서(22B)으로 덮일 수 있다. 하부 보호 스페이서(22B)은 계단 형태의 단면을 가질 수 있다. 상기 상부 보호 스페이서(22U)은 상부 폴리실리콘 스페이서(24U)로 덮이고 상기 하부 보호 스페이서(22B)은 하부 폴리실리콘 스페이서(24B)로 덮일 수 있다. 그리고 도 9a 내지 도 17을 참조하여 설명한 공정들을 진행하여 도 21의 반도체 메모리 소자를 제조할 수 있다. 위에서 설명한 바와 마찬가지로, 비트라인(BL)과 비트라인 콘택(DC)을 형성할 때, 상기 제 1 상부 보호 스페이서(22AU)는 상기 기판(301)의 상부가 식각되는 것을 방지할 수 있다.
도 23a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다. 도 23b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 23a를 참조하면, 비트라인 콘택(DC)이 비트라인 폴리실리콘 패턴(330)의 일부가 아닐 수 있다. 비트라인 콘택(DC)과 비트라인 폴리실리콘 패턴(330) 사이에 경계면이 존재할 수 있다.
도 23b를 참조하면, 주변 게이트 전극(PGE)이 제 1 주변 폴리실리콘 패턴(16G), 제 2 주변 폴리실리콘 패턴(330G) 및 주변 금속 패턴(332G)을 포함할 수 있다. 제 1 경계 더미 패턴(IDP1)은 차례로 적층된 제 1 폴리실리콘 잔여 패턴(16D), 제 2 폴리실리콘 잔여 패턴(330D)을 포함할 수 있다. 제 1 폴리실리콘 잔여 패턴(16D)은 소자분리 패턴(302)의 상부면과 접할 수 있다. 제 1 경계 더미 패턴(IDP1)은 제 1 버퍼 잔여 패턴(10R)과 하부 버퍼 잔여 패턴(12R)을 포함하지 않을 수 있다. 이는 도 4b의 제 1 마스크 패턴(19)의 위치를 조절하여 주변 폴리실리콘막(16)의 패터닝 위치를 바꿈으로써 제조될 수 있다. 그 외의 구조는 도 19를 참조하여 설명한 바와 동일/유사할 수 있다.
도 24a, 25a, 26b, 28a는 도 23a의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 26a는 도 1a 반도체 메모리 소자를 제조하는 과정을 나타내는 평면도이다. 도 24b, 25b, 27, 28b는 도 23b의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 24a 및 도 24b를 참조하면, 도 3a 및 도 3b의 상태에서 기판(301)의 전면 상에 주변 폴리실리콘막(16)을 콘포말하게 형성한다. 이때 상기 주변 폴리실리콘막(16)은 불순물이 도핑되지 않은 언도프트 상태일 수 있다. 상기 주변 폴리실리콘막(16) 상에 상기 주변회로 영역(PER)과 상기 경계 영역(INT)의 일부를 덮되, 상기 셀 어레이 영역(CAR)과 정렬키 영역(ALR) 그리고 상기 경계 영역(INT)의 다른 일부를 노출시키는 제 1 마스크 패턴(19)을 형성할 수 있다. 상기 제 1 마스크 패턴(19)은 포토레지스트 패턴일 수 있다. 상기 제 1 마스크 패턴(19)은 하부 버퍼막(12)의 단부와 중첩될 수 있다.
도 24a 및 도 24b 그리고 도 25a 및 도 25b를 참조하면, 상기 제 1 마스크 패턴(19)으로 덮이지 않은 상기 셀 어레이 영역(CAR)에서 상기 주변 폴리실리콘막(16)을 제거하여 상기 하부 버퍼막(12)의 상부면을 노출시킨다. 또한 상기 정렬키 영역(ALR)에서 정렬 소자 분리 패턴(302a)의 상부면 그리고 정렬 산화막(14A)의 상부면을 노출시킬 수 있다. 이방성 식각 공정을 진행하여 상기 하부 버퍼막(12)을 제거한다. 이때 하부 버퍼 잔여 패턴(12R)이 남을 수 있다. 상기 제 1 마스크 패턴(19)을 제거 한다. 또는 도 5a 및 도 5b를 참조하여 설명한 것과 같이, 상기 하부 버퍼막(12)은 등방성 공정(예를 들면 인산 스트립 단계)으로 제거될 수 있다. 그리고 상기 기판(301)의 전면 상에 제 2 버퍼막(20L)을 콘포말하게 형성한다. 상기 제 2 버퍼막(20L)은 상기 제 1 버퍼막(10) 및 상기 소자 분리 패턴(302)와 동일한 물질, 예를 들면 실리콘 산화막을 포함할 수 있다.
도 25a 및 도 25b 그리고 도 26a 및 26B를 참조하면, 도 7a 및 도 7b를 참조하여 설명한 바와 같이 이방성 식각 공정을 진행하여 제 1 리세스 영역(R1)을 형성한다. 이때 도 26b의 A-A' 단면에서처럼 제 1 리세스 영역(R1)의 위치의 오정렬이 발생하여 제 1 불순물 영역(312a)을 기준으로 제 1 리세스 영역(R1)이 제 2 방향(D2)으로(도면의 왼쪽으로) 치우칠 수 있다. 이때는 상기 제 1 리세스 영역(R1)의 폭을 넓히기 위한 별도의 등방성 식각 공정을 진행하지 않을 수 있다. 상기 제 1 리세스 영역(R1)을 형성하기 위한 이방성 식각 공정에서, 상기 제 1 리세스 영역(R1)를 원하는 폭(도 8b의 DS2)이 되도록 형성할 수 있다. 도 8b를 참조하여 설명한 바와 같이, 상기 제 1 리세스 영역(R1)의 내측벽을 덮는 보호 스페이서(22)와 폴리실리콘 스페이서(24)를 형성할 수 있다. 이때 도 8b의 제 1 보호 잔여 패턴(22R1)과 제 2 보호 잔여 패턴(22R2)은 형성되지 않을 수 있다. 그리고 상기 기판(301)의 전면 상에 비트라인 콘택막(DCL)을 형성하고 전면 에치백 공정을 진행하여 상기 제 2 버퍼 패턴(20P)의 상부면을 노출시키는 동시에 상기 제 1 리세스 영역(R1) 안에 비트라인 콘택막(DCL)을 남길 수 있다. 도 26a의 셀 어레이 영역(CAR)에서 상기 비트라인 콘택막(DCL)은 그물망 형태를 가질 수 있다. 도 26a를 C-C'선, D-D'선 및 E-E'선으로 자른 단면들은 도 25b와 같을 수 있다.
도 27를 참조하면, 상기 기판(301) 상에 제 7 마스크 패턴(50)을 형성한다. 상기 제 7 마스크 패턴(50)은 상기 경계 영역(INT)의 일부를 덮되 상기 주변회로 영역(PER), 상기 정렬키 영역(ALR) 및 상기 경계 영역(INT)의 다른 일부를 노출시킬 수 있다. 이때 도시하지는 않았지만, 상기 제 7 마스크 패턴(50)은 도 25a 상태의 상기 셀 어레이 영역(CAR)을 덮을 수 있다. 상기 제 7 마스크 패턴(50)을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 상기 주변 회로 영역(PER)에서 제 2 버퍼막(20L)을 제거하고 주변 폴리실리콘막(16)을 노출시킬 수 있다. 이때 상기 정렬키 영역(ALR)의 상기 제 2 버퍼막(20L)도 제거될 수 있다. 또한 경계 영역(INT)에서 제 2 버퍼막(20L)의 일부가 제거되고 제 2 버퍼 잔여 패턴(20R)이 형성될 수 있다.
도 27 그리고 도 28a 및 도 28b를 참조하면, 상기 제 7 마스크 패턴(50)을 제거한다. 상기 기판(301)의 전면 상에 비트라인 폴리실리콘막(330L)을 콘포말하게 형성할 수 있다. 후속으로 도 9a 내지 도 17을 참조하여 설명한 방법과 동일/유사한 공정을 진행하여 도 23a 및 도 23b의 반도체 메모리 소자를 형성할 수 있다.
도 29a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다. 도 29b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 29a를 참조하면, 도 29a의 A-A' 단면에서 비트라인(BL)이 차례로 적층된 주변 폴리실리콘 잔여막(16R), 비트라인 폴리실리콘 패턴(330) 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 비트라인(BL)과 기판(301) 사이에 제 1 버퍼막(10)과 하부 버퍼막(12)이 개재될 수 있다. 상기 비트라인(BL)은 상기 하부 버퍼막(12)과 접할 수 있다. 상기 하부 버퍼막(12)은 상기 제 1 버퍼막(10)과 다른 물질을 포함할 수 있다. 스토리지 노드 콘택(BC)은 상기 하부 버퍼막(12)과 상기 제 1 버퍼막(10)을 관통하여 제 2 불순물 영역(312b)과 접할 수 있다.
도 29a의 B-B' 단면에서, 비트라인 콘택(DC)은 비트라인 폴리실리콘 패턴(330)의 일부로 구성될 수 있다. 상기 비트라인 콘택(DC)의 옆에서 비트라인 폴리실리콘 패턴(330)과 소자분리 패턴(302) 사이에 주변 폴리실리콘 잔여막(16R)이 개재될 수 있다. 주변 폴리실리콘 잔여막(16R)과 소자분리 패턴(302) 사이에는 제 1 버퍼막(10)과 하부 버퍼막(12)이 개재될 수 있다. 제 1 버퍼막(10)의 측벽은 상기 하부 버퍼막(12)의 측벽과 정렬되지 않을 수 있다. 상기 하부 버퍼막(12)의 측벽이 상기 제 1 버퍼막(10) 보다 비트라인 콘택(DC) 쪽으로 돌출될 수 있다. 보호 스페이서(22)는 제 1 리세스 영역(R1)의 내측벽을 덮을 수 있다. 상기 보호 스페이서(22)는 하부 버퍼막(12)과 워드라인 캐핑 패턴(310) 사이로 일부 삽입되는 보호 스페이서 돌출부(22P)를 더 포함할 수 있다. 상기 보호 스페이서(22)의 상부는 상기 주변 폴리실리콘 잔여막(16R)의 측면을 덮을 수 있다. 이로써 상기 보호 스페이서(22)의 상부는 하부 버퍼막(12)의 상부면 위로 돌출될 수 있다. 또한 폴리실리콘 스페이서(24)의 상부도 하부 버퍼막(12)의 상부면 위로 돌출될 수 있다. 그 외의 구성은 도 21을 참조하여 설명한 바와 동일/유사할 수 있다.
도 29b를 참조하면, 제 2 경계 더미 패턴(IDP2)은 워드라인 캐핑 패턴(310) 상에 차례로 적층된 제 1 버퍼막(10), 하부 버퍼막(12), 주변 폴리실리콘 잔여막(16R), 제 2 폴리실리콘 잔여 패턴(330R), 제 2 금속 잔여 패턴(332R) 및 제 2 캐핑 잔여 패턴(337R)을 포함할 수 있다. 그 외의 구성은 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 30a, 31 내지 33은 도 29a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 30b는 도 29b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 30a 및 도 30b를 참조하면, 도 4a 및 도 4b와 같은 상태에서 제 1 마스크 패턴(19)을 식각 마스크로 이용하여 셀 어레이 영역(CAR)과 상기 정렬키 영역(ALR) 그리고 상기 경계 영역(INT)의 일부에서 침투 방지막(18)을 제거하여 주변 폴리실리콘막(16)의 상부면을 노출시킬 수 있다. 계속해서 제 1 마스크 패턴(19)을 식각 마스크로 이용하여 상기 주변 폴리실리콘막(16)에 대하여 이방성 식각 공정을 진행할 수 있다. 이때 셀 어레이 영역(CAR)과 상기 정렬키 영역(ALR) 그리고 상기 경계 영역(INT)의 일부에서 상기 주변 폴리실리콘막(16)을 완전히 제거하지 않고 일부 두께를 남길 수 있다. 이로써 하부 버퍼막(12)의 상부면이 노출되지 않고, 주변 폴리실리콘 잔여막(16R)이 형성될 수 있다. 그리고 상기 제 1 마스크 패턴(19)을 제거하여 상기 주변 회로 영역(PER)에서 침투 방지막(18)의 상부면을 노출시킬 수 있다. 상기 주변 폴리실리콘 잔여막(16R)은 상기 하부 버퍼막(12)을 보호할 수 있다.
도 31을 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 주변 폴리실리콘 잔여막(16R), 상기 하부 버퍼막(12) 및 상기 제 1 버퍼막(10), 상기 소자분리 패턴(302)의 일부 및 상기 기판(301)의 일부를 식각하여 제 1 상부폭(DS1)을 가지는 제 1 리세스 영역(R1)을 형성할 수 있다.
도 32를 참조하면, 도 7b를 참조하여 설명한 바와 같이, 제 1 버퍼막(10)에 대하여 등방성 식각 공정을 진행하여 상기 제 1 리세스 영역(R1)의 내부 폭(DS2)을 상기 제 1 상부폭(DS1) 보다 넓힐 수 있다. 이때 소자분리 패턴(302)의 일부 그리고 셀 게이트 유전막(307)의 일부도 제거될 수 있다. 이때 상기 하부 버퍼막(12)과 상기 주변 폴리실리콘 잔여막(16R)은 제거되지 않을 수 있다. 이로써 상기 제 1 리세스 영역(R1)의 내부 폭(DS2)이 상기 제 1 상부폭(DS1)보다 넓어질 수 있다. 도 32의 B-B' 단면에서, 제 1 버퍼막(10)의 일부가 제거되어 하부 버퍼막(12)의 하부면이 노출되고 워드라인 캐핑 패턴(310)의 상부면이 일부 노출될 수 있다. 후속으로, 도 8b를 참조하여 설명한 바와 같이 보호 스페이서(22) 및 폴리실리콘 스페이서(24)를 형성할 수 있다. 도 32의 B-B' 단면에서 보호 스페이서(22)의 일부(22P)는 하부 버퍼막(12)과 워드라인 캐핑 패턴(310) 사이로 돌출될 수 있다. 상기 보호 스페이서(22)의 상부는 상기 주변 폴리실리콘 잔여막(16R)의 측면을 덮을 수 있다. 이로써 상기 보호 스페이서(22)의 상부는 하부 버퍼막(12)의 상부면 위로 돌출될 수 있다. 또한 폴리실리콘 스페이서(24)의 상부도 하부 버퍼막(12)의 상부면 위로 돌출될 수 있다.
도 33을 참조하면, 상기 기판(301)의 전면 상에 비트라인 폴리실리콘막(330L)을 충분히 증착하여 상기 제 1 리세스 영역(R1)을 채울 수 있다. 그리고 상기 비트라인 폴리실리콘막(330L)에 대하여 전면 이방성 식각 공정을 진행하여 상기 주변 폴리실리콘 잔여막(16R) 상에 소정 두께를 가지는 상기 비트라인 폴리실리콘막(330L)을 형성할 수 있다. 후속으로 도 9a 내지 도 17을 참조하여 설명한 방법과 동일/유사한 공정을 진행하여 도 29a 및 도 29b의 반도체 메모리 소자를 형성할 수 있다.
도 31과 도 32의 이방성 식각 공정들을 진행할 때, 도 30b의 상기 주변 폴리실리콘 잔여막(16R)은 상기 경계 영역(INT), 상기 주변 회로 영역(PER) 및 상기 정렬키 영역(ALR)을 보호할 수 있다. 특히, 상기 주변 폴리실리콘 잔여막(16R)은 경계 영역(INT)에서 워드라인(WL)의 단부 측면에 인접한 소자 분리 패턴(302) 상의 하부 버퍼막(12)이 손상되는 것을 방지하여, 제 1 버퍼막(10)의 상부면이 노출되지 않을 수 있다. 이로써 도 12의 단계의 제 4 마스크 패턴(30)을 형성할 필요 없이, 정렬키 영역(ALR)에서 정렬 소자 분리 패턴(302a)의 상부를 제거할 수 있다. 이로써 제 4 마스크 패턴(30)을 형성하기 위한 포토리소그라피 공정을 생략할 수 있다.
도 34a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다. 도 34b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 34a를 참조하면, 도 34a의 A-A' 단면에서 비트라인(BL)은 비트라인 폴리실리콘 패턴(330) 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 비트라인(BL)과 기판(301) 사이에 제 1 버퍼막(10)과 하부 버퍼막(12)이 개재될 수 있다. 상기 비트라인(BL)은 상기 하부 버퍼막(12)과 접할 수 있다. 도 36a의 B-B' 단면에서, 비트라인 콘택(DC)은 비트라인 폴리실리콘 패턴(330)의 일부로 구성될 수 있다. 상기 비트라인 콘택(DC)의 옆에서 비트라인 폴리실리콘 패턴(330)과 소자분리 패턴(302) 사이에는 제 1 버퍼막(10)과 하부 버퍼막(12)이 개재될 수 있다. 제 1 버퍼막(10)의 측벽은 상기 하부 버퍼막(12)의 측벽과 정렬되지 않을 수 있다. 상기 하부 버퍼막(12)의 측벽이 상기 제 1 버퍼막(10) 보다 비트라인 콘택(DC) 쪽으로 돌출될 수 있다. 보호 스페이서(22)와 폴리실리콘 스페이서(24)의 상단은 상기 하부 버퍼막(12)의 상부면과 같은 높이를 가질 수 있다. 그 외의 구성은 도 31A를 참조하여 설명한 바와 동일/유사할 수 있다.
도 34b를 참조하면, 제 2 경계 더미 패턴(IDP2)은 워드라인 캐핑 패턴(310) 상에 차례로 적층된 제 1 버퍼막(10), 하부 버퍼막(12), 제 2 폴리실리콘 잔여 패턴(330R), 제 2 금속 잔여 패턴(332R) 및 제 2 캐핑 잔여 패턴(337R)을 포함할 수 있다. 그 외의 구성은 도 29b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 35a 및 도 35b는 도 34a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 35a를 참조하면, 도 5a와 같은 상태에서, 도 6a의 하부 버퍼막(12)의 제거 공정(인산 스트립 단계)을 진행하지 않고, 이방성 식각 공정으로 하부 버퍼막(12), 제 1 버퍼막(10), 소자 분리 패턴(302) 및 기판(301)의 일부를 제거하여 제 1 리세스 영역(R1)을 형성할 수 있다. 제 1 리세스 영역(R1)은 제 1 상부폭(DS1)을 가지도록 형성될 수 있다. 이때 상기 제 1 리세스 영역(R1)의 제 1 내측벽에서 제 2 불순물 영역(312b)이 형성된 기판(301)의 상단이 노출될 수 있다.
도 35b를 참조하면, 도 7b를 참조하여 설명한 바와 같이, 제 1 버퍼막(10)에 대하여 등방성 식각 공정을 진행하여 상기 제 1 리세스 영역(R1)의 내부 폭(DS2)을 상기 제 1 상부폭(DS1) 보다 넓힐 수 있다. 제 1 리세스 영역(R1)은 서로 비대칭 구조를 가지는 제 1 내측벽(R1A)과 제 2 내측벽(R1B)을 가질 수 있다. 이때 소자 분리 패턴(302)의 일부가 제거되어 상기 제 1 내측벽(R1A)에서 제 2 불순물 영역(312b)이 형성된 기판(301)의 측벽이 노출될 수 있다. 제 1 버퍼막(10)의 일부가 제거됨에 따라, 하부 버퍼막(12)의 하부면과 기판(301)의 상부면이 노출될 수 있다. 후속으로, 도 8b를 참조하여 설명한 바와 같이 보호 스페이서(22A, 22B) 및 폴리실리콘 스페이서(24)를 형성할 수 있다. 제 1 보호 스페이서(22A)는 제 1 내측벽(R1A)과 접할 수 있다. 상기 제 1 보호 스페이서(22A)의 일부(22P)는 하부 버퍼막(12)과 기판(301) 사이로 돌출될 수 있다. 제 2 보호 스페이서(22B)는 제 2 내측벽(R1B)과 접할 수 있다. 상기 제 1 보호 스페이서(22A)는 상기 제 2 보호 스페이서(22B)와 서로 다른 형태를 가질 수 있다. 후속으로 도 9a 내지 도 17을 참조하여 설명한 방법과 동일/유사한 공정을 진행하여 도 34a 및 도 34b의 반도체 메모리 소자를 형성할 수 있다.
도 36a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다. 도 36b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 36a를 참조하면, 도 36a의 A-A' 단면에서 비트라인(BL)과 하부 버퍼막(12) 사이에 버퍼 보호막(52)이 개재될 수 있다. 상기 버퍼 보호막(52)은 상기 하부 버퍼막(12) 및 상기 제 1 버퍼막(10)과 서로 다른 물질을 포함할 수 있다. 바람직하게는 상기 버퍼 보호막(52)은 실리콘 탄화산화물을 포함할 수 있다. 스토리지 노드 콘택(BC)은 상기 버퍼 보호막(52), 상기 하부 버퍼막(12) 및 상기 제 1 버퍼막(10)을 관통하여 제 2 불순물 영역(312b)과 접할 수 있다. 도 36a의 B-B' 단면에서, 비트라인 폴리실리콘 패턴(330)과 하부 버퍼막(12) 사이에는 버퍼 보호막(52)이 개재될 수 있다. 상기 버퍼 보호막(52)의 측벽은 상기 하부 버퍼막(12)의 측벽과 정렬될 수 있다. 보호 스페이서(22)는 하부 버퍼막(12)과 버퍼 보호막(52)의 측면들을 덮을 수 있다. 보호 스페이서(22)와 폴리실리콘 스페이서(24)의 상단은 상기 버퍼 보호막(52)의 상부면과 같은 높이를 가질 수 있다. 그 외의 구성은 도 34a와 동일/유사할 수 있다.
도 36b를 참조하면, 제 2 경계 더미 패턴(IDP2)은 워드라인 캐핑 패턴(310) 상에 차례로 적층된 제 1 버퍼막(10), 하부 버퍼막(12), 버퍼 보호막(52), 제 2 폴리실리콘 잔여 패턴(330R), 제 2 금속 잔여 패턴(332R) 및 제 2 캐핑 잔여 패턴(337R)을 포함할 수 있다. 그 외의 구성은 도 346B를 참조하여 설명한 바와 동일/유사할 수 있다.
도 37a, 38 및 39는 도 36a의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다. 도 37b는 도 36b의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 37a 및 도 37b를 참조하면, 도 5a 및 도 5b의 단계에서, 도 6a의 하부 버퍼막(12)의 제거 공정(인산 스트립 단계)을 진행하지 않고, 기판(301)의 전면 상에 버퍼 보호막(52)을 콘포말하게 형성한다. 상기 버퍼 보호막(52)은 실리콘 탄화산화물로 형성될 수 있다.
도 38을 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 버퍼 보호막(52), 상기 하부 버퍼막(12), 제 1 버퍼막(10), 소자 분리 패턴(302) 및 기판(301)의 일부를 제거하여 제 1 리세스 영역(R1)을 형성할 수 있다. 제 1 리세스 영역(R1)은 제 1 상부폭(DS1)을 가지도록 형성될 수 있다. 이때 상기 제 1 리세스 영역(R1)의 제 1 내측벽에서 제 2 불순물 영역(312b)이 형성된 기판(301)의 상단이 노출될 수 있다.
도 39을 참조하면, 도 7b를 참조하여 설명한 바와 같이, 제 1 버퍼막(10)에 대하여 등방성 식각 공정을 진행하여 상기 제 1 리세스 영역(R1)의 내부 폭(DS2)을 상기 제 1 상부폭(DS1) 보다 넓힐 수 있다. 제 1 리세스 영역(R1)은 서로 비대칭 구조를 가지는 제 1 내측벽(R1A)과 제 2 내측벽(R1B)을 가질 수 있다. 그리고, 도 8b를 참조하여 설명한 바와 같이 보호 스페이서(22A, 22B) 및 폴리실리콘 스페이서(24)를 형성할 수 있다. 후속으로 도 9a 내지 도 17를 참조하여 설명한 방법과 동일/유사한 공정을 진행할 수 있다. 이때 상기 버퍼 보호막(52)은 제거되지 않고 남아, 도 36a 및 도 36b의 반도체 메모리 소자를 형성할 수 있다. 만약 상기 버퍼 보호막(52)을 제거하는 경우, 최종 구조는 도 34a 및 도 34b와 같을 수 있다.
도 38과 도 39의 이방성 식각 공정들을 진행할 때, 도 37b의 상기 버퍼 보호막(52)은 상기 경계 영역(INT), 상기 주변 회로 영역(PER) 및 상기 정렬키 영역(ALR)을 보호할 수 있다. 특히, 상기 버퍼 보호막(53)은 경계 영역(INT)에서 워드라인(WL)의 단부 측면에 인접한 소자 분리 패턴(302) 상의 하부 버퍼막(12)이 손상되는 것을 방지하여, 제 1 버퍼막(10)의 상부면이 노출되지 않을 수 있다. 이로써 도 12의 단계에서 제 4 마스크 패턴(30)을 형성할 필요 없이, 정렬키 영역(302a)에서 정렬 소자 분리 패턴(302a)의 상부를 제거할 수 있다. 이로써 제 4 마스크 패턴(30)을 형성하기 위한 포토리소그라피 공정을 생략할 수 있다.
도 40a는 본 발명의 실시예들에 따라 도 1a A-A'선 및 B-B' 선으로 자른 단면도들이다. 도 40b는 본 발명의 실시예들에 따라 도 1a C-C'선, D-D'선 및 E-E'선으로 자른 단면도들이다.
도 40a의 A-A' 단면에서 비트라인(BL)은 주변 폴리실리콘 잔여막(16R)과 비트라인 금속함유 패턴(332)을 포함할 수 있다. 상기 주변 폴리실리콘 잔여막(16R)은 상기 비트라인 금속함유 패턴(332)와 접한다. 상기 주변 폴리실리콘 잔여막(16R)은 하부 버퍼막(12)과 접한다. 도 40a의 B-B' 단면에서, 비트라인 콘택(DC)은 비트라인 폴리실리콘 패턴(330)의 일부로 구성되지 않는다. 보호 스페이서(22)와 폴리실리콘 스페이서(24)의 상단은 상기 주변 폴리실리콘 잔여막(16R)의 상부면과 같은 높이를 가질 수 있다. 보호 스페이서(22)와 폴리실리콘 스페이서(24)의 상단은 상기 비트라인 금속함유 패턴(332)와 접한다. 보호 스페이서(22)와 폴리실리콘 스페이서(24)은 비트라인 콘택(DC)와 상기 주변 폴리실리콘 잔여막(16R) 사이로 개재될 수 있다. 그 외의 구성은 도 36a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 40b를 참조하면, 제 2 경계 더미 패턴(IDP2)은 워드라인 캐핑 패턴(310) 상에 차례로 적층된 제 1 버퍼막(10), 하부 버퍼막(12), 주변 폴리실리콘 잔여막(16R) 제 2 금속 잔여 패턴(332R) 및 제 2 캐핑 잔여 패턴(337R)을 포함할 수 있다. 정렬키 영역(ALR)에서 기판(301)의 상면에는 제 3 리세스 영역(R3)이 형성될 수 있다. 상기 제 3 리세스 영역(R3)의 하부면은 정렬 소자분리 패턴(302a)의 상부면 보다 높을 수 있다. 상기 제 3 리세스 영역(R3)의 측면은 정렬 보호 스페이서(22AK)으로 덮일 수 있다. 정렬 보호 스페이서(22AK)은 'L'자형 단면을 가질 수 있다. 정렬 보호 스페이서(22AK)은 정렬 폴리실리콘 스페이서(24AK)으로 덮일 수 있다. 정렬 보호 스페이서(22AK)은 보호 스페이서(22)와 동일한 물질을 포함할 수 있다. 정렬 폴리실리콘 스페이서(24AK)은 폴리실리콘 스페이서(24)와 동일한 물질을 포함할 수 있다. 금속 정렬 패턴(332A)이 정렬 보호 스페이서(22AK) 및 정렬 폴리실리콘 스페이서(24AK)과 접할 수 있다. 그 외의 구성은 도 34b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 42a는 도 40a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 41, 42b 및 도 43는 도 40b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 31 및 도 41을 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 주변 폴리실리콘 잔여막(16R), 상기 하부 버퍼막(12) 및 상기 제 1 버퍼막(10), 상기 소자분리 패턴(302)의 일부 및 상기 기판(301)의 일부를 식각하여 제 1 상부폭(DS1)을 가지는 제 1 리세스 영역(R1)을 형성할 수 있다. 이때, 도 30b의 정렬키 영역(ALR)에서 주변 폴리실리콘 잔여막(16R)과 정렬 산화막(14A) 및 기판(301)의 일부도 제거되어 제 3 리세스 영역(R3)을 형성할 수 있다. 이때 주변회로 영역(PER)의 침투 방지막(18)이 주변 폴리실리콘막(16)이 식각되는 것을 방지할 수 있다. 또는 상기 주변회로 영역(PER)과 상기 경계 영역(INT)의 적어도 일부를 덮는 마스크 패턴(미도시)을 추가로 형성할 수 있다.
도 42a 및 도 42b를 참조하면, 도 32를 참조하여 설명한 바와 같이, 제 1 리세스 영역(R1)의 폭을 넓히고, 보호 스페이서(22)와 폴리실리콘 스페이서(24)를 형성한다. 이때 상기 정렬키 영역(ALR)에서 상기 제 3 리세스 영역(R3)의 측벽을 덮는 정렬 폴리실리콘 스페이서(24AK)은 폴리실리콘 스페이서(24)도 형성될 수 있다. 상기 기판(301)의 전면 상에 비트라인 콘택막(DCL)을 적층하여 상기 제 1 리세스 영역(R1)을 채운 후에 전면 이방성 식각 공정을 진행하여 상기 제 1 리세스 영역(R1) 안에 비트라인 콘택막(DCL)을 남기고, 상기 주변 폴리실리콘 잔여막(16R)의 상부면을 노출시킨다. 이때, 보호 스페이서(22)와 폴리실리콘 스페이서(24)의 상단들도 노출될 수 있다. 이때 상기 정렬키 영역(ALR)에서 상기 제 3 리세스 영역(R3)의 바닥이 노출될 수 있다. 만약, 제 3 리세스 영역(R3) 안에 비트라인 콘택막(DCL)이 남는 경우, 이를 추가적으로 제거할 수도 있다.
후속으로 도 43을 참조하면, 이방성 식각 공정을 진행하여 상기 정렬 소자분리 패턴(302a)의 상부를 제거하여 상기 정렬키 영역(ALR)에서 단차를 유발한다. 이로써 상기 정렬 소자분리 패턴(302a)의 상부면은 상기 제 3 리세스 영역(R3)의 바닥면으로부터 제 1 깊이(DT1)를 가질 수 있다. 이때 상기 주변 폴리실리콘 잔여막(16R)은 상기 경계 영역(INT)을 보호할 수 있다. 특히, 상기 주변 폴리실리콘 잔여막(16R)은 경계 영역(INT)에서 워드라인(WL)의 단부 측면에 인접한 소자 분리 패턴(302) 상의 하부 버퍼막(12)이 손상되는 것을 방지하여, 제 1 버퍼막(10)의 상부면이 노출되지 않을 수 있다. 이로써 도 43의 단계에서 상기 셀 어레이 영역(CAR), 상기 경계 영역(INT)와 상기 주변회로 영역(PER)을 덮는 마스크 패턴을 형성할 필요 없다. 이로써 마스크 패턴을 형성하기 위한 포토리소그라피 공정을 생략할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판에 배치되며 서로 이격된 제 1 불순물 영역과 제 2 불순물 영역, 상기 제 2 불순물 영역의 상면은 상기 제 1 불순물 영역의 상면보다 높고;
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이에 개재되는 소자분리 패턴;
    상기 제 1 불순물 영역과 접하며, 상기 제 2 불순물 영역의 상면보다 낮은 하부면을 가지는 제 1 콘택 플러그;
    상기 제 1 콘택 플러그와 상기 제 2 불순물 영역 사이에 개재되는 매립 절연 패턴;
    상기 매립 절연 패턴과 상기 제 2 불순물 영역 사이에 개재되는 제 1 보호 스페이서;
    상기 제 1 콘택 플러그의 측면 및 상기 소자분리 패턴과 접하며, 상기 제 1 보호 스페이서와 상기 매립 절연 패턴 사이로 개재되는 제 1 스페이서를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 보호 스페이서는 'L'자형 또는 'J'자형 단면을 가지는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 소자분리 패턴의 일부는 상기 제 1 보호 스페이서와 상기 제 2 불순물 영역 사이로 개재되는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제 1 콘택 플러그와 접하며 상기 기판 상을 제 1 방향으로 가로지르는 제 1 도전 라인;
    상기 기판 내에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장되되 상기 제 1 불순물 영역에 인접하는 제 2 도전라인; 및
    상기 제 2 도전 라인과 접하며 상기 제 2 도전 라인과 상기 제 1 도전 라인 사이에 위치하는 캐핑 패턴을 더 포함하되,
    상기 제 1 콘택 플러그의 하부면은 상기 캐핑 패턴의 상부면 보다 낮으며,
    상기 제 1 보호 스페이서는 연장되어 상기 캐핑 패턴의 상부 측벽과 상기 제 1 콘택 플러그 사이에 개재되는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제 1 보호 스페이서와 상기 제 1 콘택 플러그 사이에 개재되는 제 2 보호 스페이서를 더 포함하되, 상기 제 2 보호 스페이서는 상기 제 1 콘택 플러그와 같은 물질을 포함하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 캐핑 패턴과 상기 제 1 도전 라인 사이에 개재되는 제 1 버퍼막을 더 포함하되,
    상기 제 1 버퍼막의 측벽은 이에 인접한 상기 캐핑 패턴의 상부 측벽과 정렬되지 않는 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 제 1 버퍼막과 상기 제 1 도전 라인 사이에 개재되는 제 2 버퍼막을 더 포함하되,
    상기 제 2 버퍼막의 측벽은 상기 제 1 버퍼막의 측벽보다 상기 제 1 콘택 플러그 쪽으로 돌출되며,
    상기 제 1 보호 스페이서의 일부는 상기 캐핑 패턴과 상기 제 2 버퍼막 사이로 개재되어 상기 제 1 버퍼막의 측벽과 접하는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 제 2 버퍼막과 상기 제 1 도전 라인 사이에 개재되는 제 3 버퍼막(52)을 더 포함하되,
    상기 제 1 내지 제 3 버퍼막들은 서로 다른 물질을 포함하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 보호 스페이서는 상기 제 1 내지 제 3 버퍼막들의 측벽들과 접하는 반도체 메모리 소자.
  10. 제 1 항에 있어서,
    상기 제 1 콘택 플러그를 사이에 두고, 상기 제 1 보호 스페이서와 이격되는 제 2 보호 스페이서를 포함하며,
    상기 제 1 보호 스페이서는 상기 제 2 보호 스페이서와 동일한 물질을 포함하고,
    상기 제 1 보호 스페이서와 상기 제 2 보호 스페이서는 서로 다른 모양을 가지는 반도체 메모리 소자.
  11. 제 10 항에 있어서,
    동일 레벨에 있어서, 상기 제 1 콘택 플러그와 상기 제 1 보호 스페이서 간의 간격은 상기 제 1 콘택 플러그와 상기 제 2 보호 스페이서 간의 간격과 다른 반도체 메모리 소자.
  12. 제 1 항에 있어서,
    상기 제 2 불순물 영역은 상기 제 1 콘택 플러그의 일 측에 인접하도록 배치되고,
    상기 기판 내에서 상기 제 1 콘택 플러그의 타측에 인접하도록 배치되며 상기 제 1 및 제 2 불순물 영역들과 이격되는 제 3 불순물 영역;
    상기 제 2 불순물 영역과 접하며 상기 제 1 콘택 플러그와 이격되는 제 2 콘택 플러그; 및
    상기 제 3 불순물 영역과 접하며 상기 제 1 콘택 플러그와 이격되는 제 3 콘택 플러그를 더 포함하며
    상기 제 2 콘택 플러그의 폭은 상기 제 3 콘택 플러그의 폭과 다른 반도체 메모리 소자.
  13. 제 1 항에 있어서,
    상기 제 1 콘택 플러그와 접하며 상기 기판 상을 제 1 방향으로 가로지르는 제 1 도전 라인을 더 포함하되,
    상기 제 1 도전 라인은 금속 함유 패턴을 포함하고,
    상기 보호 스페이서는 연장되어 상기 금속 함유 패턴의 하부면과 접하는 반도체 메모리 소자.
  14. 기판에 배치되어 활성 영역들을 정의하는 소자분리 패턴, 상기 소자분리 패턴과 상기 기판의 상부는 부분적으로 함몰되어 리세스 영역을 제공하고, 상기 리세스 영역은 서로 마주보는 제 1 내측벽과 제 2 내측벽을 가지고;
    상기 활성 영역들에 각각 배치되는 제 1 불순물 영역과 제 2 불순물 영역, 상기 제 1 불순물 영역은 상기 리세스 영역의 바닥에 노출되는 상기 기판 내에 배치되고;
    상기 제 1 불순물 영역과 접하며 상기 리세스 영역 안에 배치되는 비트라인 콘택;
    상기 리세스 영역의 제 1 내측벽을 덮는 제 1 보호 스페이서; 및
    상기 리세스 영역의 제 2 내측벽을 덮는 제 2 보호 스페이서을 포함하되,
    상기 제 1 보호 스페이서와 상기 제 2 보호 스페이서는 서로 동일한 물질을 포함하되, 서로 비대칭 구조를 가지는 반도체 메모리 소자.
  15. 제 14 항에 있어서,
    상기 리세스 영역 안에서 상기 비트라인 콘택과 상기 제 1 보호 스페이서 사이에 배치되는 제 1 하부 매립 절연 패턴; 및
    상기 리세스 영역 안에서 상기 비트라인 콘택과 상기 제 2 보호 스페이서 사이에 배치되는 제 2 하부 매립 절연 패턴을 포함하되,
    상기 제 2 하부 매립 절연 패턴은 상기 제 1 하부 매립 절연 패턴과 서로 비대칭 구조를 가지는 반도체 메모리 소자.
  16. 제 15 항에 있어서,
    상기 비트라인 콘택의 일측벽과 접하며 상기 제 1 보호 스페이서과 제 1 하부 매립 절연 패턴 사이에 개재되는 제 1 스페이서; 및
    상기 비트라인 콘택의 타측벽과 접하며 상기 제 2 보호 스페이서과 제 2 하부 매립 절연 패턴 사이에 개재되는 제 2 스페이서를 더 포함하되,
    상기 제 1 스페이서는 상기 제 2 스페이서과 서로 비대칭 구조를 가지는 반도체 메모리 소자.
  17. 제 14 항에 있어서,
    상기 제 1 보호 스페이서와 상기 제 2 보호 스페이서 중 적어도 어느 하나는 'L'자형 또는 'J'자형 단면을 가지는 반도체 메모리 소자.
  18. 제 14 항에 있어서,
    상기 제 1 보호 스페이서와 상기 제 2 보호 스페이서 중 적어도 어느 하나는 상기 기판의 측면과 접하는 반도체 메모리 소자.
  19. 기판에 배치되어 활성 영역들을 정의하는 소자분리 패턴, 상기 소자분리 패턴과 상기 기판의 상부는 부분적으로 함몰되어 리세스 영역을 제공하고, 상기 리세스 영역은 서로 마주보는 제 1 내측벽과 제 2 내측벽을 가지고;
    상기 활성 영역들에 각각 배치되는 제 1 불순물 영역과 제 2 불순물 영역, 상기 제 1 불순물 영역은 상기 리세스 영역의 바닥에 노출되는 상기 기판 내에 배치되고;
    상기 제 1 불순물 영역과 접하며 상기 리세스 영역 안에 배치되는 비트라인 콘택;
    상기 리세스 영역의 제 1 내측벽을 덮는 제 1 보호 스페이서; 및
    상기 리세스 영역의 제 2 내측벽을 덮는 제 2 보호 스페이서을 포함하되,
    상기 제 1 보호 스페이서는 상기 기판과 접하며,
    상기 제 2 보호 스페이서는 상기 기판과 이격되는 반도체 메모리 소자.
  20. 제 19 항에 있어서,
    상기 리세스 영역 안에서 상기 비트라인 콘택과 상기 제 1 보호 스페이서 사이에 배치되는 하부 매립 절연 패턴; 및
    상기 비트라인 콘택의 일측벽과 접하며 상기 제 1 보호 스페이서과 상기 하부 매립 절연 패턴 사이에 개재되는 제 1 스페이서를 더 포함하되,
    상기 제 1 보호 스페이서는 상기 제 1 스페이서보다 얇은 두께를 가지는 반도체 메모리 소자.
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