JP2008004894A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】活性領域13の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域13の露出面には凹部13aが形成される。これにより、素子分離領域12を構成するフィールド酸化膜12の側面部分12aが露出し、凹部13aの周囲がフィールド酸化膜の側面部分12aで囲まれた状態となる。その後、凹部13aが形成された活性領域13の露出面にシリコンエピタキシャル層19を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域13の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層19の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層19、19間のショートを防止することができる。
【選択図】図8
Description
10b 周辺回路領域
11 pシリコン基板
12 素子分離領域(フィールド酸化膜)
12a フィールド酸化膜の側面部分
13 活性領域
13a 活性領域内の凹部
14 ゲート酸化膜
15 ゲート電極(ワード線)
16 ゲートキャップ絶縁膜
17 LDD領域
18 サイドウォール絶縁膜
18a ダム絶縁膜
19 シリコンエピタキシャル層
20 不純物拡散領域(ソース/ドレイン領域)
20a 不純物拡散領域(ソース/ドレイン領域)
21a-21e 層間絶縁膜
22 セルコンタクト
23 ビット線コンタクト
24 ビット線
25 ストレージノードコンタクト
26 ストレージキャパシタ
27 メタルコンタクト
29 レジストマスク
30 フォトレジスト
31 フォトレジスト
Claims (12)
- 半導体基板と、
前記半導体基板上に形成された素子分離領域によって互いに分離された複数の活性領域と、
前記活性領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォール絶縁膜と、
前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に形成された凹部と、
前記凹部の周囲に設けられたダム絶縁膜と、
前記凹部内に形成されたエピタキシャル層とを備えることを特徴とする半導体装置。 - 前記活性領域は、前記素子分離領域よりも突出した形状を有することを特徴とする請求項1に記載の半導体装置。
- 前記活性領域がピラータイプであることを特徴とする請求項2に記載の半導体装置。
- 前記ダム絶縁膜は、前記サイドウォール絶縁膜と同時に形成された同一の絶縁材料からなることを特徴とする請求項3に記載の半導体装置。
- 前記活性領域がラウンドタイプであることを特徴とする請求項2に記載の半導体装置。
- 前記ダム絶縁膜が前記素子分離領域を構成する絶縁膜からなることを特徴とする請求項4に記載の半導体装置。
- 半導体基板上に素子分離領域を形成する素子分離工程と、
前記素子分離領域によって互いに分離された複数の活性領域上にゲート酸化膜を形成するゲート酸化膜形成工程と、
前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側面にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、
前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に凹部を形成する掘り下げ工程と、
前記凹部が形成された前記活性領域の露出面にエピタキシャル層を形成するエピタキシャル層形成工程とを備えることを特徴とする半導体装置の製造方法。 - 前記素子分離工程は、前記素子分離領域を掘り下げて、前記活性領域を素子分離領域よりも突出させる工程を含むことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記素子分離工程は、前記活性領域のコーナー部分をラウンドさせる工程をさらに含むことを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記掘り下げ工程は、前記活性領域の周囲に前記サイドウォール絶縁膜と同時に形成されるダム絶縁膜よりも低くなるように、前記活性領域の露出面を掘り下げる工程を含むことを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記掘り下げ工程は、前記素子分離領域よりも低くなるように、前記活性領域の露出面を掘り下げる工程を含むことを特徴とする請求項9に記載の半導体装置の製造方法。
- メモリ領域及び周辺回路領域を略同時に形成する工程を含み、前記メモリ領域に対してのみ前記掘り下げ工程を適用することを特徴とする請求項7乃至11のいずれか一項に記載の半導体装置の製造方法。
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