KR100898394B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

6F2 레이아웃의 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 기판, 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역, 기판 상에 제1 방향과 예각을 이루는 제2 방향으로 연장되어 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 제1 및 제2 게이트 라인 사이의 기판 내에 형성된 제1 정션 영역과, 제1 및 제2 게이트 라인 각각에 대해서 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터, 기판 상에 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 비트 라인, 및 제1 정션 영역과 비트 라인을 직접 연결하는 비트 라인 컨택을 포함한다.
반도체 집적 회로 장치, 6F2 레이아웃, 비트 라인 컨택, 컨택 패드

Description

반도체 집적 회로 장치 및 그 제조 방법{Semiconductor integrated circuit device and fabricating method thereof}
도 1a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 레이아웃도이고, 도 1b는 도 1a의 B-B'를 따라 절단한 단면도이고, 도 1c는 도 1a의 C-C'를 따라 절단한 단면도이다.
도 2는 도 1a에 도시된 것 중에서 단위 액티브 영역, 게이트 라인, 비트 라인 사이의 관계를 설명하기 위한 도면이다.
도 3은 도 1a에 도시된 것 중에서 컨택 패드의 배치를 설명하기 위한 도면이다.
도 4는 도 1a에 도시된 것 중에서 비트 라인 컨택의 배치를 설명하기 위한 도면이다.
도 5는 도 1a에 도시된 것 중에서 비트 라인 컨택과 비트 라인 사이의 배치를 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
도 9a 내지 도 13c는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 레이아웃도 및 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
1~4 : 반도체 집적 회로 장치
110 : 기판 114 : 단위 액티브 영역들
120 : 제1 에피택셜층들 122 : 제2 에피택셜층들
130 : 게이트 라인들 150 : 컨택 패드들
160 : 비트 라인 컨택들 170 : 비트 라인들
180 : 스토리지 노드 컨택들
본 발명은 6F2 레이아웃의 반도체 집적 회로 장치에 관한 것이다.
수율을 향상시키기 위해, 반도체 집적 회로 장치의 집적도를 높이기 위한 여러가지 방법이 제안되어 왔다. 예를 들어, 디자인 룰(design rule)을 감소시키거나, 메모리 셀(memory cell)의 구조를 변경시키는 등의 방법이 제안되고 있다. 특 히, 최근에는 전통적인 8F2 레이아웃에서 6F2 레이아웃으로 변경시켜 생산성을 향상시키려고 한다. 6F2 레이아웃은, 이론적으로 볼 때 8F2 레이아웃에 비해 단위 메모리 셀이 차지하는 면적을 1/4 정도로 줄일 수 있으므로, 고집적 반도체 집적 회로 장치를 제조하는 데 상당히 유리하다. 그러나, 6F2 레이아웃의 구조적 취약점으로 인해 생산성 향상에 어려움을 겪고 있다.
본 발명이 이루고자 하는 기술적 과제는, 수율이 향상된 6F2 레이아웃의 반도체 집적 회로 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 수율이 향상된 6F2 레이아웃의 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 집적 회로 장치는 기판, 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역, 기판 상에 제1 방향과 예각을 이루는 제2 방향으로 연장되어 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 제1 및 제2 게이트 라인 사이의 기 판 내에 형성된 제1 정션 영역과, 제1 및 제2 게이트 라인 각각에 대해서 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터, 기판 상에 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 비트 라인, 및 제1 정션 영역과 비트 라인을 직접 연결하는 비트 라인 컨택을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 집적 회로 장치는 기판, 기판 내에 형성된 단위 액티브 영역들, 기판 상에 단위 액티브 영역들을 가로지르도록 형성된 게이트 라인들로, 각 게이트 라인의 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하는 게이트 라인들, 및 제1 영역들 상에는 형성되지 않고 제2 영역들 상에는 형성되는 컨택 패드들을 포함하되, 컨택 패드들은 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 해당하는 위치에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 반도체 집적 회로 장치는 기판, 기판 내에 형성된 단위 액티브 영역들, 기판 상에 단위 액티브 영역들을 가로지르도록 형성된 게이트 라인들로, 각 게이트 라인의 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하는 게이트 라인들, 제1 영역들 상에 형성된 제1 에피택셜층들, 기판 상에 형성된 비트 라인들, 및 제1 에피택셜층들과 비트 라인들을 직접 연결하는 비트 라인 컨택들을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 반도체 집적 회로 장치는 셀 어레이 영역과 주변 회로 영역으로 구분되는 기판, 셀 어레이 영역 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역들, 셀 어레이 영역 상 에 제1 방향과 예각을 이루는 제2 방향으로 연장되어 단위 액티브 영역을 가로지르도록 형성된 게이트 라인들, 셀 어레이 영역 상에 형성된 제1 도전 라인, 게이트 라인들 사이에 위치하는 단위 액티브 영역과 제1 도전 라인을 직접 연결하고, 제1 도전 라인을 이루는 물질과 다른 물질로 이루어진 제1 컨택, 주변 회로 영역 상에 형성된 제2 도전 라인, 및 주변 회로 영역 내의 소정 영역과 제2 도전 라인을 직접 연결하고, 제2 도전 라인을 이루는 물질과 동일한 물질로 이루어진 제2 컨택을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 집적 회로 장치의 제조 방법은 기판 내에 제1 방향으로 연장된 단위 액티브 영역들을 형성하고, 기판 상에 제1 방향과 예각을 이루는 제2 방향으로 연장된 게이트 라인들을 형성하여, 각 게이트 라인들 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하고, 제2 영역들 상에 컨택 패드들을 형성하고, 제1 영역들 상에 비트 라인 컨택들을 형성하고, 비트 라인 컨택들 상에 제1 방향과 예각을 이루는 제3 방향으로 연장된 비트 라인들을 형성하고, 컨택 패드들 상에 스토리지 노드 컨택들을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 하나의 소자와 다른 소자를 특정 소자가 "직접 연결한다" 또는 "직접 커플링한다"는 의미는 하나의 소자와 다른 소자 사이에 특정 소자 이외에 소자가 개제되지 않음을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 레이아웃도이다. 도 1b는 도 1a의 B-B'를 따라 절단한 단면도이고, 도 1c는 도 1a의 C-C'를 따라 절단한 단면도이다. 도 2는 도 1a에 도시된 것 중에서 단위 액티브 영역, 게이트 라인, 비트 라인 사이의 관계를 설명하기 위한 도면이다. 도 3는 도 1a에 도시된 것 중에서 컨택 패드의 배치를 설명하기 위한 도면이다. 도 4는 도 1a에 도시된 것 중에서 비트 라인 컨택의 배치를 설명하기 위한 도면이다. 도 5는 도 1a에 도시된 것 중에서 비트 라인 컨택과 비트 라인 사이의 배치를 설명하기 위한 도면이다.
우선 도 1a 내지 도 1c를 참조하면, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치(1)는 기판(110) 내에 단위 액티브 영역들(114)이 형성되어 있고, 게이트 라인들(130)이 단위 액티브 영역들(114)을 가로지르도록 형성되어 있다. 또한, 기판(110) 상에는 비트 라인들(170)이 형성되어 있고, 도면에 도시하지 않았으나 기판(110) 상에는 스토리지 전극들이 형성되어 있다. 게이트 라인들(130)의 양측의 단위 액티브 영역들(114)에는 제1 및 제2 에피택셜층들(120, 122)이 형성되어 있다. 제1 에피택셜층(120)은 비트 라인 컨택들(160)을 통해서 비트 라인들(170)과 직접 연결되어 있고, 제2 에피택셜층(122)은 연결 구조들(150, 180)을 통해서 스토리지 전극들과 연결되어 있다. 여기서, 각 연결 구조(150, 180)는, 게이트 라인(130)의 타측에 형성된 제2 에피택셜층(122) 상에 형성된 컨택 패드(150)과, 컨택 패드(150) 상에 형성되고 스토리지 전극과 연결된 스토리지 노드 컨택(180)을 포함한다.
여기서 도 2를 참조하면, 단위 액티브 영역들(114)은 기판(110) 내에 필드 영역들(112)을 형성함으로써 정의되는데, 특히, 6F2 레이아웃에서는, 단위 액티브 영역들(114)은 수직 또는 수평 방향이 아닌 소정 각도로 기울어지도록 형성한다. 구체적으로 설명하면, 단위 액티브 영역들(114)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 라인들(또는 워드 라인들)(130)은 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인들(170)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장되어 형성된다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 2에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 단위 액티브 영역들(114)과 비트 라인들(170)을 연결하는 비트 라인 컨택들(160)과, 단위 액티브 영역들(114)과 스토리지 노드 컨택들(180)을 연결하는 컨택 패드들(150) 사이의 간격을 최대한 멀게 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있다.
다시 도 1a 내지 도 1c를 참조하면, 2개의 게이트 라인들(130)이 1개의 단위 액티브 영역(114)을 가로지르도록 형성될 수 있다. 이와 같이 함으로써, 1개의 단위 액티브 영역들(114) 상에 2개의 억세스 트랜지스터(TR1, TR2)를 형성될 수 있다. 구체적으로 설명하면, 2개의 억세스 트랜지스터(TR1, TR2)는 1개의 단위 액티브 영역(114)을 가로지르도록 형성된 2개의 게이트 라인들(130)과, 2개의 게이트 라인들(130) 사이의 단위 액티브 영역(114) 내에 형성된 제1 정션 영역(116)과, 2개의 게이트 라인들(130) 각각에 대해서 제1 정션 영역(116)의 반대편에 형성된 제2 정션 영역들(117)을 포함한다. 즉, 2개의 억세스 트랜지스터(TR1, TR2)는 제1 정션 영역(116)을 공유하고, 제2 정션 영역(117)은 공유하지 않는다.
특히, 본 발명에서는 제1 정션 영역(116) 상에 형성되어 있는 제1 에피택셜층(120)은 비트 라인 컨택(160)을 통해서 비트 라인(170)과 직접 연결되어 있는 반면, 제2 정션 영역(117) 상에 형성되어 있는 제2 에피택셜층(122)은 컨택 패드(150)와, 스토리지 노드 컨택(180)을 통해서 스토리지 전극과 연결된다. 비트 라인 컨택(160)이 제1 에피택셜층(120)과 비트 라인(170)을 직접 연결하기 위해서, 비트 라인 컨택(160)의 높이는 억세스 트랜지스터(TR1, TR2)의 게이트의 높이보다 더 높을 수 있다. 컨택 패드(150)는 도우프된 폴리실리콘을 사용하고, 비트 라인 컨택(160)과 스토리지 노드 컨택(180)은 금속(예를 들어, Ti, W)을 사용할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 비트 라인 컨택(160)으로 도우프된 폴리실리콘을 사용하여도 무방하다. 또한, 제1 및 제2 에피택셜층(120, 122)은 각각 제1 및 제2 정션 영역(116, 117)과 동일한 도전형(예를 들어, N형)일 수 있는데, 그 방법은 이온 주입을 사용할 수도 있고, 제1 및 제2 에피택셜층(120, 122)을 성장시킬 때 기판(110)이 들어 있는 챔버 내에 실리콘 소오스 가스와 도펀트 소오스 가스를 같이 넣어서 형성할 수도 있다.
그런데, 제1 에피택셜층(120)과 비트 라인(170)을 비트 라인 컨택(160)을 통해서 직접 연결하는 것은, 제1 에피택셜층(120)과 비트 라인(170)을 컨택 패드와 컨택 패드 상에 형성된 컨택을 이용하여 연결하는 것(즉, 제2 에피택셜층(122)과 스토리지 전극을 연결하는 방식과 동일한 방식)보다 여러가지 면에서 장점이 있다. 구체적으로 설명하면, 6F2 레이아웃의 단위 메모리 셀은 8F2 레이아웃의 단위 메모리 셀보다 약 1/4 정도 작기 때문에, 컨택 패드(150)와 스토리지 노드 컨택(180)이 수월하게 접촉할 수 있도록 스토리지 노드 컨택(180)의 넓이 마진(margin)을 충분히 확보할 필요가 있다. 이를 위해서, 이방성 식각(예를 들어, 건식 식각)을 통해서 스토리지 노드 컨택(180)을 형성하기 위한 컨택 홀을 형성하고, 등방성 식각(예를 들어, 식각 공정)을 통해서 스토리지 노드 컨택을 형성하기 위한 컨택 홀의 하부를 넓히게 된다(자세한 제조 공정은 도 13a 내지 도 13c, 도 1a 내지 도 1c를 이용한 설명을 참조). 예를 들어, 스토리지 노드 컨택(180)는 상부의 폭보다 하부의 폭이 더 넓게 될 수도 있다. 그런데, 제1 에피택셜층(120)과 비트 라인(170)을 컨택 패드와, 상기 컨택 패드 상에 형성된 컨택을 이용하여 연결하면, 상기 컨택 패드와 상기 컨택 사이의 저항이 상당히 커질 수 있다. 그 이유는, 상기 컨택 패드는 주로 도우프된 폴리실리콘을 사용하고, 상기 컨택은 금속을 사용하게 되는데, 상기 컨택 패드와 상기 컨택 사이에서 형성되는 금속 실리사이드(예를 들어, TiSix)가 등방성 식각시 사용되는 에천트(etchant)(예를 들어, HF)에 의해 녹을 수 있기 때문이다. 결국, 금속 실리사이드가 녹게 되면, 상기 컨택 패드와 상기 컨택 사이의 저항이 상당히 높아지고 결국 2비트 형태의 페일(2bit fail)이 발생하게 된다. 그런데, 본 발명의 일 실시예와 같이, 제1 에피택셜층(120)과 비트 라인(170)을 비트 라인 컨택(160)을 이용하여 직접 연결하면, 제1 에피택셜층(120)과 비트 라인(170)이 접촉하는 부분에서 금속 실리사이드가 생기기 때문에, 에천트에 의해 금속 실리 사이드가 녹는 문제가 발생되지 않는다. 따라서, 2비트 형태의 페일이 발생하지 않는다.
비트 라인 컨택(160)으로 금속(예를 들어, Ti)을 사용하는 경우에는, 제1 정션 영역(116) 상에 제1 에피택셜층(120)이 형성되어 있는 것이 바람직하다. 왜냐 하면, 비트 라인 컨택(160)과 기판(110)을 직접 접촉시킬 경우 다음과 같은 문제가 생길 수 있다. 즉, 비트 라인 컨택(160)을 구성하는 금속과, 기판(110)을 구성하는 실리콘이 접촉함으로써 형성되는 금속 실리사이드(예를 들어, TiSix)가 이상 성장하여 제1 정션 영역(116)을 뚫고 나가게 되면(즉, 잠식(encroachment) 현상), 많은 누설 전류가 발생하고, 리프레시 타임 특성(refresh time characteristics)이 나빠진다. 그런데, 제1 에피택셜층(120)이 있으면, 비트 라인 컨택(160)은 제1 에피택셜층(120)과 접촉하게 되고 제1 에피택셜층(120)이 잠식 현상에 대한 버퍼 역할을 하게 되므로, 금속 실리사이드가 이상 성장하더라도 제1 정션 영역(116)을 뚫고 나가지 못할 가능성이 높다. 또한, 6F2 레이아웃의 단위 메모리 셀의 크기는 상당히 작기 때문에, 단채널 효과(short channel effect)에 의한 트랜지스터의 특성 열화도 심하다. 그런데, 제1 및 제2 에피택셜층(120, 122)을 사용하면 채널 길이가 길어지는 효과를 얻을 수 있어서, 단채널 효과를 줄일 수 있다.
단위 액티브 영역들(114)과 게이트 라인들(130)이 도 2에 도시된 것과 같이 배치되어 있고 컨택 패드(150)가 제1 에피택셜층(120) 상에는 형성되지 않고 제2 에피택셜층(122) 상에만 형성되기 때문에, 본 발명의 제1 실시예에서 컨택 패 드(150)는 도 3에서 도시된 것과 같이 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 해당하는 위치에 형성되게 된다. 구체적으로, 육각형 벌집 구조는, 육각형 형태의 셀(C)이 군집을 이루어 모여있는 형태로, 구체적으로 하나의 셀(C)은 주위를 둘러싼 6개의 다른 셀(C)과 한 변씩 공유하는 형태이다. 비트 라인 컨택(160)은 도 4에서 도시된 것과 같이 육각형 벌집 구조를 구성하는 셀들의 내부에 형성되게 된다. 도 4 및 도 5에서 그려진 육각형 벌집 구조는 설명의 편의를 위해서 가상적으로 도시한 것이다.
다시 도 1a 내지 도 1c를 참조하면, 본 발명의 제1 실시예에서, 억세스 트랜지스터(TR1, TR2)는 리세스 채널(recess channel)을 갖는 트랜지스터일 수 있다. 즉, 게이트 라인(130)은 기판(110) 내에 좁고 깊게 형성된 리세스 트렌치(131)와, 리세스 트렌치(131) 내에 컨포말하게(conformally) 형성된 게이트 절연막(132)과, 게이트 절연막(132) 상에 리세스 트렌치(131)를 매몰하고 리세스 트렌치(131) 상부로 돌출되도록 형성된 스택 구조체(133, 134, 135)를 포함할 수 있다.
도 1c에 도시된 바와 같이, 리세스 트렌치(131)의 하부는 상부보다 확장된 구형일 수 있는데, 이와 같이 구형일 경우에는 채널 길이가 증가하게 되고, 전계 집중 현상을 방지하여 누설 전류의 양을 줄일 수 있어 리프레시 타임 특성을 좋게 할 수 있다. 기판(110) 상에 돌출된 스택 구조체(133, 134, 135)의 폭은, 리세스 트렌치(131)의 폭보다 더 넓을 수 있다. 또한, 스택 구조체(133, 134, 135)는 예를 들어, 도우프된 폴리실리콘층 패턴(133), 금속층 패턴(134), 마스크층 패턴(135)이 순차적으로 적층된 구조일 수 있다. 금속층 패턴(134)으로는 예를 들어, 텅스텐을 사용할 수 있고, 마스크층 패턴(135)으로는 예를 들어, SiN 또는 SiON을 사용할 수 있다. 또한, 기판(110) 상에 돌출된 스택 구조체(133, 134, 135)의 양 측벽에는 스페이서(136)가 구비될 수 있다. 스페이서(136)는 제1 층간 절연막(140)과 식각 선택비를 갖는 물질로 구성될 수 있으며, 예를 들어, SiN, SiON, SiO2 등을 사용할 수 있다.
본 발명의 제1 실시예에서는, 2개의 억세스 트랜지스터(TR1, TR2)의 리세스 채널 사이에 형성되되 제1 정션 영역(116) 하부에 형성된 제3 정션 영역(118)을 더 포함한다. 제3 정션 영역(118)은 게이트 라인(130)에 게이트 전압이 인가되었을 때, 리세스 채널이 비대칭적으로(asymmetrically) 형성되도록 하기 위한 것이다. 즉, 게이트 라인(130)에 게이트 전압이 인가되었을 때, 리세스 채널 중 제3 정션 영역(118)과 오버랩되는 부분은 먼저 채널이 생기고, 리세스 채널 중 제3 정션 영역(118)과 오버랩되지 않는 부분은 나중에 채널이 생기게 된다. (비대칭적 리세스 채널을 만드는 이유 부탁드립니다.)
특히, 본 발명의 제1 실시예에서, 제3 정션 영역(118)이 주변으로 확대되지 않고, 2개의 억세스 트랜지스터(TR1, TR2)의 리세스 채널 사이에 완전히 국부적으로 형성되어 있을 수 있다(fully localized). 이와 같이 되는 이유는 도 11a 내지 도 11c를 참조하여 자세히 후술한다.
한편, 도 5를 참조하면, 비트 라인(170) 중 비트 라인 컨택(160)과 연결되는 부분에는 탭(T)이 형성되어 있다. 왜냐하면, 이는 비트 라인(170)과 비트 라인 컨택(160)을 수월하게 접촉하도록 하여, 비트 라인(170)과 비트 라인 컨택(160)이 접 촉하는 부분에서의 저항을 충분히 줄이기 위한 것이다. 한편, 비트 라인(170)은 금속층 패턴(171), 마스크층 패턴(172)이 순차적으로 적층된 스택 구조일 수 있다. 스택 구조의 양 측벽에는 스페이서(173)가 형성되어 있을 수 있다.
설명되지 않은 도면 부호는 다음과 같다. 140은 제1 층간 절연막 패턴, 141은 절연막 패턴, 142는 캡핑막 패턴, 155은 제2 층간 절연막 패턴, 190은 제3 층간 절연막이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치(2)는 제1 및 제2 에피택셜층(도 1b, 도 1c의 120, 122 참조)을 사용하지 않는다는 점에서, 일 실시예와 차이가 있다. 본 발명의 제2 실시예에서는, 비트 라인 컨택(160)의 금속과, 기판(110)의 실리콘이 접촉함으로써 형성되는 금속 실리사이드가 제1 정션 영역(116)을 뚫고 나가지 않도록, 공정 조건을 조절할 필요가 있다.
도 7은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치(3)는 억세스 트랜지스터(TR1a, TR2a)가 리세스 채널을 갖지 않는다는 점에서, 일 실시예와 차이가 있다.
도 8은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치(4)는 셀 어레이 영역(I) 상에 형성된 비트 라인(170)과, 비트 라인 컨택(160a)이 서로 다른 물질로 이루어지고, 주변 회로 영역(II) 상에 형성된 소정 도전 라인(270)과, 도전 라인(270)과 주변 회로 영역(II) 내의 소정 영역을 직접 연결하는 컨택(260)은 서로 같은 물질로 이루어진다. 예를 들어, 비트 라인(170)을 이루는 물질은 금속이고, 비트 라인 컨택(160a)을 이루는 물질은 도우프된 폴리실리콘일 수 있다. 또한, 상기 도전 라인(270)과 상기 컨택(260)을 이루는 물질은 금속일 수 있다. 또한, 비트 라인(170)과 도전 라인(270)은 동일한 라인 레벨(line level)에 형성될 수 있다.
도면에서는 셀 어레이 영역(I)의 제1 정션 영역(116) 상에 제1 에피택셜층(120)이 형성되어 있는 것으로 도시하였으나, 제1 에피택셜층(120)은 형성되지 않아도 무방하다. 또한, 주변 회로 영역(II)에서는 상기 소정 영역 상에 에피택셜층이 형성되지 않는 것으로 도시하였으나, 에피택셜층이 형성되어도 무방하다.
이하 도 9a 내지 도 13c, 도 1a 내지 도 1c를 참조하여, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 9a 내지 도 13c는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 레이아웃도 및 단면도들이다.
우선 도 9a 내지 도 9c를 참조하면, 기판(110) 내에 필드 영역들(112)을 형성하여 제1 방향(DR1)으로 연장되어 형성된 단위 액티브 영역들(114)을 정의한다. 필드 영역들(112)은 STI(Shallow Trench Isolation) 인 경우를 예로 들었으나, 이 에 한정되는 것은 아니다.
이어서, 기판(110) 상에 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 단위 액티브 영역들(114)을 가로지르도록 형성된 게이트 라인들(130)을 형성한다.
구체적으로 설명하면, 이방성 식각(예를 들어, 건식 식각)을 이용하여 트렌치를 형성하고, 등방성 식각을 이용하여 트렌치의 하부를 구형으로 만들어 리세스 트렌치(131)를 완성한다. 여기서, 등방성 식각은 예를 들면 NH4OH, H2O2 및 H2O 혼합용액을 이용한 습식식각, CF4 및 O2 기체의 라디칼을 이용한 CDE(Chemical Dry Etching)을 이용하여 수행할 수 있는데 이에 한정되지는 않는다. 이어서, 리세스 트렌치(131) 내에 게이트 절연막(132)을 컨포말하게 형성한다. 이어서, 게이트 절연막(132) 상에 리세스 트렌치(131)를 충분히 매몰하는 도우프된 폴리실리콘층 패턴(133), 금속층 패턴(134), 마스크층 패턴(135)을 형성한다.
이어서, 게이트 라인들(130)을 마스크로 이용하여, 게이트 라인들(130)에 의해 노출된 단위 액티브 영역(114) 내에 불순물을 이온 주입하여 제1 및 제2 정션 영역(116, 117)을 형성한다.
도 10a 내지 도 10c를 참조하면, 우선, 제1 및 제2 정션 영역(116, 117) 상에 제1 및 제2 에피택셜층(120, 122)을 형성한다. 실리콘 소오스 가스와 도펀트 소오스 가스를 같이 기판(110)이 들어 있는 챔버에 공급하여 형성할 수 있다.
이어서, 제2 에피택셜층(122) 상에 컨택 패드들(150)을 형성한다. 여기서, 컨택 패드들(150)은 예를 들어, SAC(Self Align Contact) 패드일 수 있다
구체적으로 설명하면, 기판(110) 및 게이트 라인들(130) 상에 절연막을 도포하고, 게이트 라인들(130)의 상면이 노출되도록 절연막을 평탄화한다. 여기서, 절연막은 캡필(gap-fill) 특성이 좋은 절연막을 사용할 수 있다. 이어서, 평탄화된 절연막 상에 캡핑막을 형성한다. 여기서, 캡핑막은 게이트 라인들(130) 상면의 모폴로지(morphology)를 개선하기 위한 것으로, 예를 들어 BPSG(BoroPhospho Silicate Glass)를 사용할 수 있다. 이어서, 캡핑막 및 평탄화된 절연막을 패터닝하여 제2 에피택셜층(122)을 오픈하는 제1 층간 절연막 패턴(140)을 완성한다. 즉, 제1 층간 절연막 패턴(140)은 절연막 패턴(141) 및 캡핑막 패턴(142)을 포함한다. 이어서, 제1 층간 절연막 패턴(140) 내에 도우프된 폴리실리콘을 매립하여 컨택 패드들(150)을 완성한다.
도 11a 내지 도 11c를 참조하면, 제1 층간 절연막 패턴(140) 및 컨택 패드들(150) 상에 제2 층간 절연막을 형성한다.
이어서, 제2 층간 절연막과 제1 층간 절연막 패턴(140)을 패터닝하여, 제1 에피택셜층(120)을 오픈하는 제1 컨택홀들(157)을 형성한다.
이어서, 제1 컨택홀들(157)이 형성된 제1 층간 절연막 패턴(140) 및 제2 층간 절연막 패턴(155)을 마스크로 하여, 기판(110) 내에 제3 정션 영역(118)을 형성한다.
이어서, 도면에는 표시하지 않았으나, 제1 컨택홀들(157) 내에 비트 라인 컨택들(160)을 형성한다.
여기서, 제1 컨택홀들(157)을 형성한 후, 제1 컨택홀들(157)이 형성된 제1 층간 절연막 패턴(140) 및 제2 층간 절연막 패턴(155)을 이용하여 제3 정션 영역(118)을 형성하고, 비트 라인 컨택들(160)을 형성함을 알 수 있다. 즉, 제3 정션 영역(118) 형성과, 비트 라인 컨택들(160)을 동일한 마스크를 이용하여 형성한다. 따라서, 본 발명의 경우, 공정이 단순해지고, 제조 비용을 감소시킬 수 있다.
제3 정션 영역(118)을 비트 라인 컨택들(160)과 반드시 동일한 마스크를 이용하여 형성해야 하는 것은 아니다. 예를 들어, 제3 정션 영역(118)을 단위 액티브 영역(114)을 형성한 후에 별도의 이온 주입 공정을 통해서 형성할 수도 있고, 리세스 트렌치(131)를 형성한 후에 별도의 이온 주입 공정을 통해서 형성할 수도 있고, 게이트 라인들(130)을 완성한 후 별도의 이온 주입 공정을 통해서 형성할 수도 있다.
그런데, 제3 정션 영역(118)을 비트 라인 컨택들(160)과 동일한 마스크를 이용하여 형성할 경우, 제3 정션 영역(118)이 주변으로 확대되지 않고 2개의 억세스 트랜지스터(TR1, TR2)의 리세스 채널 사이에 완전히 국부적으로 형성되어 있을 수 있게 된다. 이른 단계(즉, 단위 액티브 영역(114) 형성 후, 리세스 트렌치(131) 형성 후, 게이트 라인들(130) 완성 후) 등에 제3 정션 영역(118)을 형성하게 되면, 제3 정션 영역(118)이 열에 의해 확산될 수 있다. 6F2 레이아웃에서는 단위 메모리 셀의 크기가 작기 때문에, 제3 정션 영역(118)이 열에 의해 확산됨으로써 이웃하는 정션 영역들(117)과 연결될 수 있다. 따라서, 제3 정션 영역(118)이 확산되는 것을 방지할 필요가 있다.
제 12a 내지 제 12c를 참조하면, 비트 라인 컨택들(160) 상에 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장된 비트 라인들(170)을 형성한다.
구체적으로, 제2 층간 절연막 패턴(155)과 비트 라인 컨택들(160) 상에 금속층, 마스크층을 순차적으로 형성하고, 이를 패터닝하여 금속층 패턴(171), 마스크층 패턴(172)을 형성한다. 이어서, 금속층 패턴(171)과 마스크층 패턴(172)의 양 측벽에 스페이서(173)를 형성하여 비트 라인들(170)을 완성한다.
제 13a 내지 제 13c를 참조하면, 제2 층간 절연막 패턴(155)과 비트 라인들(170) 상에 제3 층간 절연막(190)을 형성한다. 제3 층간 절연막(190)은 비트 라인들(170) 사이의 공간을 채울 수 있도록 갭필(gap-fill) 특성이 좋은 물질을 사용할 수 있다.
이어서, 이방성 식각을 이용하여 제3 층간 절연막(190)과 제2 층간 절연막 패턴(155)을 패터닝하여, 컨택 패드들(150)을 오픈하는 제2 컨택홀들(182)을 형성한다.
제 1a 내지 제 1c를 참조하면, 등방성 식각을 이용하여 제2 컨택홀들(182)의 하부를 넓힌다. 이어서, 제2 컨택홀들(182) 내에 스토리지 노드 컨택(180)을 형성한다. 이와 같은 방식으로 스토리지 노드 컨택(180)을 형성하면, 스토리지 노드 컨택(180)의 하부가 넓어져, 컨택 패드(150)와 스토리지 노드 컨택(180)이 수월하게 접촉할 수 있다.
본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제조 방법으로부터, 본 발명이 속하는 기술 분야의 당업자라면 제2 내지 제4 실시예의 제조 방법은 충분히 기술적으로 유추할 수 있으므로 그 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치에 따르면 다음과 같은 효과가 있다.
비트 라인 컨택을 이용하여 비트 라인과 기판(또는 에피택셜층)을 직접 연결하기 때문에, 스토리지 노드 컨택 형성시 사용하는 에천트(예를 들어, HF)에 의한 2비트 형태 페일이 발생하지 않는다. 비트 라인 컨택을 제1 에피택셜층 상에 형성함으로써, 누설 전류의 양을 줄이고 단채널 효과를 줄일 수 있다. 비대칭 채널을 형성하기 위한 제3 정션 영역과, 비트 라인 컨택을 동일한 마스크를 사용하여 형성함으로써 공정을 단순화시킬 수 있다. 결국, 안정적인 6F2 레이아웃의 반도체 집적 회로 장치를 제조할 수 있어, 수율을 향상시킬 수 있다.

Claims (37)

  1. 삭제
  2. 삭제
  3. 기판;
    상기 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역;
    상기 기판 상에 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 상기 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 상기 제1 및 제2 게이트 라인 사이의 상기 기판 내에 형성된 제1 정션 영역과, 상기 제1 및 제2 게이트 라인 각각에 대해서 상기 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터;
    상기 기판 상에 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 비트 라인;
    상기 제1 정션 영역과 상기 비트 라인을 직접 연결하는 비트 라인 컨택;
    상기 기판 상에 형성된 스토리지 전극들; 및
    상기 제2 정션 영역들과 상기 스토리지 전극들을 각각 연결하는 연결 구조들로, 상기 각 연결 구조는 상기 제2 정션 영역 상에 형성된 컨택 패드와, 상기 컨택 패드 상에 형성되고 상기 스토리지 전극과 연결된 스토리지 노드 컨택을 더 포함하는 연결 구조들을 포함하는 반도체 집적 회로 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 제2 정션 영역들 상에 각각 형성된 제2 에피택셜층들을 더 포함하고, 상기 컨택 패드들은 상기 제2 에피택셜층 상에 형성된 반도체 집적 회로 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 스토리지 노드 컨택은 상부의 폭보다 하부의 폭이 더 넓은 반도체 집적 회로 장치.
  6. 기판;
    상기 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역;
    상기 기판 상에 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 상기 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 상기 제1 및 제2 게이트 라인 사이의 상기 기판 내에 형성된 제1 정션 영역과, 상기 제1 및 제2 게이트 라인 각각에 대해서 상기 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터;
    상기 기판 상에 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 비트 라인; 및
    상기 제1 정션 영역과 상기 비트 라인을 직접 연결하는 비트 라인 컨택을 포함하되,
    상기 제1 및 제2 억세스 트랜지스터 각각은 리세스 채널(recess channel)을 갖는 트랜지스터인 반도체 집적 회로 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 제1 및 제2 억세스 트랜지스터의 리세스 채널 사이에 형성되되, 상기 제1 정션 영역 하부에 형성된 제3 정션 영역을 더 포함하는 반도체 집적 회로 장 치.
  8. 삭제
  9. 기판;
    상기 기판 내에 형성된 단위 액티브 영역들;
    상기 기판 상에 상기 단위 액티브 영역들을 가로지르도록 형성된 게이트 라인들로, 상기 각 게이트 라인의 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하는 게이트 라인들; 및
    상기 제1 영역들 상에는 형성되지 않고 상기 제2 영역들 상에는 형성되는 컨택 패드들을 포함하되,
    상기 컨택 패드들은 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 해당하는 위치에 형성되는 반도체 집적 회로 장치.
  10. 제 9항에 있어서,
    상기 단위 액티브 영역들은 제1 방향으로 연장되어 형성되고,
    상기 게이트 라인들은 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 형성된 반도체 집적 회로 장치.
  11. 제 9항에 있어서,
    상기 컨택 패드들 상에 형성된 스토리지 노드 컨택들을 더 포함하는 반도체 집적 회로 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11항에 있어서,
    상기 스토리지 노드 컨택들은 상부의 폭보다 하부의 폭이 더 넓은 반도체 집적 회로 장치.
  13. 제 9항에 있어서,
    상기 기판 상에 형성된 비트 라인들을 더 포함하고,
    상기 제1 영역들과 상기 비트 라인들을 직접 연결하는 비트 라인 컨택들을 더 포함하는 반도체 집적 회로 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 비트 라인 컨택들은 상기 육각형 벌집 구조를 구성하는 셀들의 내부에 형성되는 반도체 집적 회로 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 제1 영역들 상에 형성된 제1 에피택셜층들을 더 포함하고, 상기 비트 라인 컨택들은 상기 제1 에피택셜층들과 상기 비트 라인들을 직접 연결하는 반도체 집적 회로 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 단위 액티브 영역들은 제1 방향으로 연장되어 형성되고,
    상기 비트 라인들은 상기 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 반도체 집적 회로 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 비트 라인 중 상기 비트 라인 컨택과 연결되는 부분에는 탭(tab)이 형성되는 반도체 집적 회로 장치.
  18. 제 9항에 있어서,
    상기 제2 영역들 상에 형성된 제2 에피택셜층들을 더 포함하고, 상기 컨택 패드들은 상기 제2 에피택셜층들 상에 형성된 반도체 집적 회로 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 9항에 있어서,
    상기 제1 영역의 기판 내에는 제1 정션 영역이 형성되고, 상기 제2 영역의 기판 내에는 제2 정션 영역이 형성되고,
    상기 제1 정션 영역 하부에는 제3 정션 영역이 더 형성되는 반도체 집적 회로 장치.
  20. 삭제
  21. 기판;
    상기 기판 내에 형성된 단위 액티브 영역들;
    상기 기판 상에 상기 단위 액티브 영역들을 가로지르도록 형성된 게이트 라인들로, 상기 각 게이트 라인의 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하는 게이트 라인들;
    상기 제1 영역들 상에 형성된 제1 에피택셜층들;
    상기 기판 상에 형성된 비트 라인들;
    상기 제1 에피택셜층들과 상기 비트 라인들을 직접 연결하는 비트 라인 컨택들;
    상기 제2 영역들 상에 형성된 제2 에피택셜층들;
    상기 제2 에피택셜층들 상에 형성된 컨택 패드들; 및
    상기 컨택 패드들 상에 형성된 스토리지 노드 컨택들을 더 포함하는 반도체 집적 회로 장치.
  22. 삭제
  23. 셀 어레이 영역과 주변 회로 영역으로 구분되는 기판;
    상기 셀 어레이 영역 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역들;
    상기 셀 어레이 영역 상에 상기 제1 방향과 예각을 이루는 제2 방향으로 연장되어 상기 단위 액티브 영역을 가로지르도록 형성된 게이트 라인들;
    상기 셀 어레이 영역 상에 형성된 제1 도전 라인;
    상기 게이트 라인들 사이에 위치하는 단위 액티브 영역과 상기 제1 도전 라인을 직접 연결하고, 상기 제1 도전 라인을 이루는 물질과 다른 물질로 이루어진 제1 컨택;
    상기 주변 회로 영역 상에 형성된 제2 도전 라인; 및
    상기 주변 회로 영역 내의 소정 영역과 상기 제2 도전 라인을 직접 연결하고, 상기 제2 도전 라인을 이루는 물질과 동일한 물질로 이루어진 제2 컨택을 포함하는 반도체 집적 회로 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23항에 있어서,
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 23항에 있어서,
    상기 제2 도전 라인 및 상기 제2 컨택을 이루는 물질은 금속인 반도체 집적 회로 장치.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 23항에 있어서,
    상기 제1 도전 라인과 상기 제2 도전 라인은 동일한 라인 레벨에 형성되는 반도체 집적 회로 장치.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 23항에 있어서,
    상기 게이트 라인들 사이의 단위 액티브 영역과 상기 제1 컨택 사이에 형성된 에피택셜층을 더 포함하는 반도체 집적 회로 장치.
  28. 기판 내에 제1 방향으로 연장된 단위 액티브 영역들을 형성하고,
    상기 기판 상에 상기 제1 방향과 예각을 이루는 제2 방향으로 연장된 게이트 라인들을 형성하여, 상기 각 게이트 라인들 양측의 단위 액티브 영역을 각각 제1 및 제2 영역으로 정의하고,
    상기 제2 영역들 상에 컨택 패드들을 형성하고,
    상기 제1 영역들 상에 비트 라인 컨택들을 형성하고,
    상기 비트 라인 컨택들 상에 상기 제1 방향과 예각을 이루는 제3 방향으로 연장된 비트 라인들을 형성하고,
    상기 컨택 패드들 상에 스토리지 노드 컨택들을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제 28항에 있어서,
    상기 제1 및 제2 영역들 상에 각각 제1 및 제2 에피택셜층들을 형성하는 것을 더 포함하고,
    상기 컨택 패드들을 형성하는 것은, 상기 컨택 패드들을 상기 제2 에피택셜층들 상에 형성하는 것을 포함하고,
    상기 비트 라인 컨택들을 형성하는 것은, 상기 비트 라인 컨택들을 상기 제1 에피택셜층들 상에 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제 28항에 있어서, 상기 컨택 패드들을 형성하는 것은,
    상기 게이트 라인들 상에 제2 영역들을 오픈하는 제1 층간 절연막 패턴을 형성하고,
    상기 제1 층간 절연막 패턴 내에 상기 컨택 패드들을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 층간 절연막 패턴 및 컨택 패드들 상에 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막 및 제1 층간 절연막 패턴을 패터닝하여, 상기 제1 에피택셜층들을 오픈하는 제1 컨택홀들을 형성하고,
    상기 제1 컨택홀들 내에 비트 라인 컨택들을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제 31항에 있어서,
    상기 제1 컨택홀들이 형성된 제1 및 제2 층간 절연막 패턴을 마스크로 하여 상기 기판 내에 정션 영역을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제 31항에 있어서, 상기 스토리지 노드 컨택들을 형성하는 것은,
    상기 제2 층간 절연막 패턴 및 비트 라인들 상에 제3 층간 절연막을 형성하고,
    상기 제3 층간 절연막 및 제2 층간 절연막 패턴을 패터닝하여, 상기 컨택 패드들을 오픈하는 제2 컨택홀들을 형성하고,
    상기 제2 컨택홀들 내에 상기 스토리지 노드 컨택들을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제 33항에 있어서,
    상기 제2 컨택홀들을 등방성 식각 공정을 통해서 확장하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제 28항에 있어서,
    상기 컨택 패드들은 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 해당하는 위치에 형성되는 반도체 집적 회로 장치의 제조 방법.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제 35항에 있어서,
    상기 비트 라인 컨택들은 상기 육각형 벌집 구조를 구성하는 셀들의 내부에 형성되는 반도체 집적 회로 장치의 제조 방법.
  37. 삭제
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