KR101138843B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 6F2 구조를 갖는 반도체 메모리 장치에서 활성영역과 스토리지노드콘택플러그 사이의 콘택면적을 증가시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 메모리 장치는 복수의 워드라인; 상기 워드라인과 교차하는 복수의 비트라인; 및 상기 워드라인 또는 상기 비트라인을 기준으로 소정 각도 기울어진 사선방향으로 배치된 복수의 활성영역을 포함하고, 어느 하나의 상기 활성영역을 기준으로 동일 사선상에 위치하는 상기 활성영역들이 지그재그로 배치된 것을 특징으로 하며, 상술한 본 발명에 따르면, 어느 하나의 활성영역을 기준으로 동일 사선상에 위치하는 활성영역들이 지그재그 형태로 배치됨에 따라 반도체 메모리 장치의 집적도가 증가하더라도 기형성된 워드라인 및 비트라인에 의하여 스토리지노드콘택플러그가 형성될 활성영역 가장자리의 노출면적을 감소하는 것을 방지할 수 있는 효과가 있다.
워드라인, 비트라인, 스토리지노드콘택플러그, 활성영역

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 활성영역과 스토리지노드콘택플러그 사이의 콘택면적을 증가시킬 수 있는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
지금까지 DRAM과 같은 반도체 메모리 장치에 대한 연구는 리소그라피(Lithography)의 기술개발이 반드시 필요한 디자인룰의 스케일다운(Scale down)에만 집중되었다.
하지만, 이러한 접근방식은 리소그라피 기술의 한계 및 공정기술의 난이도가 증가함에 따른 수율(Yield) 저하등의 문제점을 초래하고 있다. 아울러, 반도체 메모리 장치에 있어서, 16M DRAM부터 적용된 하나의 셀 면적이 8F2를 갖는 구조를 사용하고 있어 고집적화에 한계를 보이고 있다.
이러한, 8F2구조의 한계를 극복하기 위해 최근에 하나의 셀 면적이 6F2를 갖는 구조가 제안되었다. 여기서, 'F'는최소배선폭(minimum feature size)을 나타낸다.
도 1은 종래기술에 따른 6F2 구조의 반도체 메모리 장치를 도시한 평면도이다.
도 1에 도시된 바와 같이, 기판(11)에 형성된 소자분리막(12)에 의하여 정의되어 사선방향으로 배치된 복수의 활성영역(13), 소자분리막과 활성영역을 동시에 가로지르는 워드라인(22), 워드라인(22)과 교차하는 복수의 비트라인(21), 활성영역(13) 중심부와 비트라인(21) 사이를 연결하는 비트라인콘택플러그(20)를 포함한다. 그리고, 도면에 도시하지는 않았지만 활성영역(13)의 양측 가장자리에는 캐패시터의 스토리지노드와 활성영역(13) 사이를 연결하는 스토리지노드콘택플러그가 형성된다(도면부호 'X' 참조).
하지만, 상술한 구조를 갖는 종래기술의 6F2 구조를 갖는 반도체 메모리 장치는 어느 하나의 활성영역(13)을 기준으로 동일 사선상에 위치하는 활성영역들(13)이 일렬로 배열된 형태를 갖는다. 이로 인하여, 반도체 메모리 장치의 집적도가 증가함에 따라 스토리지노드콘택플러그가 형성될 활성영역(13)의 노출면적이 기형성된 워드라인(22) 및 비트라인(21)에 의하여 활성영역(13)과 스토리지노드콘택플러그 사이의 콘택면적이 점차 감소하는 문제점이 발생한다. 즉, 활성영역(13)과 스토리지노드콘택플러그 사이의 콘택저항이 증가하는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 6F2 구조를 갖는 반도체 메모리 장치에서 활성영역과 스토리지노드콘택플러그 사이의 콘택면적을 증가시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 메모리 장치는 복수의 워드라인; 상기 워드라인과 교차하는 복수의 비트라인; 및 상기 워드라인 또는 상기 비트라인을 기준으로 소정 각도 기울어진 사선방향으로 배치된 복수의 활성영역을 포함하고, 어느 하나의 상기 활성영역을 기준으로 동일 사선상에 위치하는 상기 활성영역들이 지그재그로 배치된 것을 특징으로 한다.
또한, 상기 활성영역의 중심부와 상기 비트라인 사이를 연결하는 비트라인콘택플러그; 및 상기 활성영역 가장자리와 스토리지노드 사이를 연결하는 스토리지노드콘택플러그를 더 포함할 수 있다.
어느 하나의 상기 활성영역을 두 개의 상기 워드라인과 하나의 상기 비트라인이 가로지를 수 있고, 상기 워드라인은 매립게이트를 포함할 수 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 메모리 장치 제조방법은 기판에 소자분리막을 형성하여 사선방향으로 배치된 복수의 활성영역을 정의하되, 어느 하나의 상기 활성영역을 기준으로 동일 사선상에 위치하는 상기 활성영역들이 지그재그로 배치되도록 상기 소자분리막을 형성하는 단계; 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 복수의 워드라인을 형성하는 단계; 및 상기 워드라인과 교차하는 복수의 비트라인을 형성하는 단계를 포함한다.
또한, 상기 비트라인을 형성하기 이전에 상기 비트라인과 상기 활성영역의 중심부 사이를 연결하는 비트라인콘택플러그를 형성하는 단계; 및 상기 비트라인을 형성한 이후에 상기 활성영역 가장자리에 연결되는 스토리지노드콘택플러그를 형성하는 단계를 더 포함할 수 있다.
상기 활성영역을 정의하는 소자분리막을 형성하는 단계는, 상기 기판상에 사선방향으로 연장되고, 계단형태를 갖는 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴의 굴곡부를 선택적으로 식각하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 소자분리막을 형성하는 단계; 및 상기 하드마스크패턴을 제거하는 단계를 포함할 수 있다.
여기서, 상기 계단형태를 갖는 하드마스크패턴을 형성하는 단계는 상기 기판상에 사선방향으로 연장되고, 계단형태를 갖는 희생패턴을 형성하는 단계; 및 상기 희생패턴 양측벽에 하드마스크패턴을 형성하는 단계를 포함할 수 있다. 이때, 상기 하드마스크패턴은 SPT 공정으로 형성할 수 있다.
어느 하나의 상기 활성영역을 두 개의 상기 워드라인과 하나의 상기 비트라인이 가로지르도록 형성할 수 있으며, 상기 워드라인은 매립게이트를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명의 반도체 메모리 장치는 어느 하나의 활성영역을 기준으로 동일 사선상에 위치하는 활성영역들이 지그재그 형태로 배치됨에 따라 반도체 메모리 장치의 집적도가 증가하더라도 기형성된 워드라인 및 비트라인에 의하여 스토리지노드콘택플러그가 형성될 활성영역 가장자리의 노출면적을 감소하는 것을 방지할 수 있는 효과가 있다.
이를 통해, 스토리지노드콘택플러그와 활성영역 사이의 콘택면적을 증가시킬 수 있고, 이들 사이의 콘택저항도 감소시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 6F2 구조를 갖는 반도체 메모리 장치에서 활성영역과 스토리지노드콘택플러그 사이의 콘택면적을 증가시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 워드라인 또는 비트라인을 기준으로 소정 각도 기울어진 사선방향으로 복수의 활성영역을 배치하되, 어느 하나의 활성영역을 기준으로 동일 사선상에 위치하는 활성영역들이 지그재그(zigzag)로 배치시키는 것을 기술요지로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치는 복수의 워드라인(42), 워드라인(42)과 교차하는 복수의 비트라인(41) 및 워드라인(42) 또는 비트라인(41)을 기준으로 소정 각도 기울어진 사선방향으로 배치된 복수의 활성영역(33)을 포함하고 있으며, 어느 하나의 활성영역(33)을 기준으로 동일 사선상에 위치하는 활성영역들(33)이 지그재그로 배치된 것을 특징으로 한다.
또한, 비트라인(41)과 활성영역(33) 사이를 연결하는 비트라인콘택플러그(40) 및 도면에 도시하지는 않았지만 스토리지노드와 활성영역(33) 사이를 연결하는 스토리지노드콘택플러그를 더 포함할 수 있다. 이때, 비트라인콘택플러그(40)는 활성영역(33)의 중심부에 위치할 수 있고, 스토리지노드콘택플러그는 활성영역의 가장자리에 위치할 수 있다.
본 발명의 일실시예에 따른 반도체 메모리 장치는 어느 하나의 활성영역(33)에 두 개의 워드라인(42)과 하나의 비트라인(41)이 가로지르는 6F2 구조를 가질 수 있다. 이때, 워드라인(42)은 기판(31)에 형성된 트렌치(미도시), 트렌치 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치를 일부 매립하는 게이트전극(미도시) 및 나머지 트렌치를 매립하는 실링막으로 이루어진 매립게이트(Buried Gate, BG) 구조일 수 있다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 메모리 장치는 어느 하나의 활성영역(33)을 기준으로 동일 사선상에 위치하는 활성영역들(33)이 지그재그 형태로 배치된 구조를 가짐에 따라 종래의 어느 하나의 활성영역(33)을 기준으로 동일 사선상에 위치하는 활성영역들(33)이 일렬로 배열된 구조에 비하여 스토리지노드콘택플러그가 형성될 활성영역(33) 가장자리(도면부호 'X' 참조)의 노출면적이 반도체 메모리 장치의 집적도가 증가함에 따라 점차 감소하는 것을 방지할 수 있다.
즉, 본 발명은 어느 하나의 활성영역(33)을 기준으로 동일 사선상에 위치하는 활성영역들(33)이 지그재그 형태로 배치됨에 따라 반도체 메모리 장치의 집적도가 증가하더라도 기형성된 워드라인(42) 및 비트라인(41)에 의하여 스토리지노드콘택플러그가 형성될 활성영역(33) 가장자리의 노출면적이 감소하는 것을 방지할 수 있으며, 이를 통해 이들 사이의 콘택면적을 증가시킬 수 있다. 따라서, 이들 사이의 콘택저항도 감소시킬 수 있다.
이하, 본 발명의 일실시예에 따른 반도체 메모리 장치의 제조방법에서는 도 2에 도시된 구조를 갖는 반도체 메모리 장치의 제조방법에 대하여 구체적으로 설명 한다. 통상적으로, 본 발명의 일실시예에 따른 활성영역들을 형성하기 위해서는 어느 하나의 활성영역을 기준으로 동일 사선상에 위치하는 활성영역들이 지그재그로 배치된 구조를 갖는 활성영역마스크(Active Region Mask)를 이용하여 형성한다. 하지만, 포토리소그라피(Photo Lithography) 공정의 회절한계등으로 인해 반도체 메모리 장치의 집적도가 증가할수록 사선방향으로 지그재그로 배치된 활성영역을 정의하는 활성영역마스크만으로는 본 발명의 일실시예에 따른 반도체 메모리 장치를 구현하는데 한계가 있다. 따라서, 후술할 본 발명의 일실시예에 따른 반도체 메모리 장치의 제조방법에서는 포토리소그라피 공정의 한계 및 반도체 메모리 장치의 집적도 증가에 대응하여 SPT(Spacer Patterning Technology) 기술을 이용하여 본 발명의 일실시예에 따른 반도체 메모리 장치를 구현하는 제조방법에 대하여 설명한다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 공정평면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 후속 공정을 통해 형성될 워드라인 또는 비트라인을 기준으로 소정 각도 기울어진 사선방향으로 연장된 희생패턴(43)을 형성한다. 이때, 희생패턴(43)은 계단형태를 가질 수 있다. 구체적으로, 희생패턴(43)은 라인패턴(43A)과 라인패턴(43A)를 연결하는 연결패턴(43B)으로 이루어지며, 연결패턴(43B)의 선폭(W2)은 두 개의 라인패턴(43A)의 선폭(W1) 합과 동일하다(W2 = W1 + W1). 즉, 희생패턴(43)은 연결패턴(43B)를 기준으로 일측에 연결된 라인패턴과 라인패턴(43A)과 타측에 연결된 라인패턴(43A)은 동일 사선상에 위 치하지 않는 계단형태를 갖는다.
희생패턴(43)은 후속 공정간 제거가 용이한 탄소함유막 예컨대, 비정질탄소막(Amorphous Carbon Layer, ACL)으로 형성할 수 있다.
도 3b에 도시된 바와 같이, SPT 기술을 이용하여 희생패턴(43) 양측벽에 스페이서 형태의 하드마스크패턴(44)을 형성한다. 이때, 하드마스크패턴(44)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
일례로, 하드마스크패턴(44)을 질화막으로 형성하는 경우에 희생패턴(43)을 포함하는 구조물 표면을 따라 질화막을 증착한 후에 희생패턴(43)의 상부면이 노출되도록 전면식각공정 예컨대, 에치백(etchback)을 실시하는 일련의 공정과정을 통해 하드마스크패턴(44)을 형성할 수 있다. 이때, 하드마스크패턴(44)의 선폭(W3)은 후속 공정을 통해 형성될 활성영역의 단축방향 선폭을 고려하여 조절하는 것이 바람직하다. 이는 하드마스크패턴(44)을 형성하기 위하여 증착되는 절연막의 증착두께 조절을 통해 구현할 수 있다.
도 3c에 도시된 바와 같이, 희생패턴(43)을 제거한다. 예컨대, 희생패턴(43)을 비정질탄소막으로 형성한 경우에 산소 플라즈마 처리(O2 plasma treatment) 이른바, 애싱(ashing)공정을 이용하여 희생패턴(43)을 제거할 수 있다. 이를 통해, 계단형태를 갖는 하드마스크패턴(44)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 계단형태를 갖는 하드마스크패턴(44)이 꺽어지는 굴곡부를 선택적으로 식각한다. 이때, 사선방향으로 연장된 하드마스크패턴(44)의 굴곡부를 선택적으로 식각하여 불연속적으로 배치된 하드마스크패턴(44)을 형성함에 있어서, 활성영역의 장축방향 선폭을 고려하여 하드마스크패턴(44)을 식각하는 것이 바람직하다. 이하, 식각된 하드마스크패턴(44)의 도면부호를 '44A'로 변경하여 표기한다. 이를 통해, 어느 하나의 하드마스크패턴(44A)을 기준으로 동일 사선상에 위치하는 하드마스크패턴(44A)을 지그재그 형태로 배치시킬 수 있다.
도 3e에 도시된 바와 같이, 하드마스크패턴(44A)을 식각장벽(etch barrier)으로 기판(31)을 식각하여 트렌치(미도시)를 형성한 후, 트렌치를 절연물질로 매립하여 소자분리막(32)을 형성한다. 이어서, 하드마스크패턴(44A)을 제거한다.
여기서, 소자분리막(32)을 형성함에 따라 복수의 활성영역(33)을 정의할 수 있으며, 활성영역(33)은 어느 하나의 활성영역(33)을 기준으로 동일 사선상에 위치하는 활성영역들이 지그재그 형태로 배치된 구조를 갖는다.
다음으로, 기판(31) 상에 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 복수의 워드라인(42)을 형성한다. 이때, 워드라인(42)은 하나의 활성영역(33)에 두개의 워드라인(42)이 가로지르도록 형성할 수 있으며, 매립게이트 구조로 형성할 수 있다. 참고로, 매립게이트 구조를 갖는 워드라인(42)은 기판(31)에 트렌치(미도시)를 형성한 후에 트렌치 표면에 게이트절연막(미도시)을 형성하고, 이어서 게이트절연막 상에 트렌치를 일부 매립하는 게이트전극(미도시) 및 게이트전극 상에서 나머지 트렌치를 매립하도록 기판(31) 전면에 실링막(미도시)을 증착하는 일련의 공정과정을 통해 형성할 수 있다.
도 3f에 도시된 바와 같이, 기판(31) 전면에 워드라인(42)을 덮도록 층간절연막(미도시)을 형성한 후에 워드라인(42) 사이의 층간절연막을 관통하여 활성영역(33)의 중심부에 접하는 비트라인콘택플러그(40)를 형성한다.
도 3g에 도시된 바와 같이, 층간절연막 상에 워드라인(42)과 교차되고 비트라인콘택플러그(40)와 접하는 복수의 비트라인(41)을 형성한다. 이때, 비트라인(41)은 하나의 활성영역(33)에 하나의 비트라인(41)이 가로지르도록 형성할 수 있다.
이후, 도면에 도시하지는 않았지만, 비트라인을 덮는 층간절연막을 형성하고, 층간절연막을 관통하여 활성영역(33)의 가장자리에 연결된 스토리지노드콘택플러그를 형성한 후에 스토리지노드콘택플러그 상에 스토리지노드를 형성한다.
상술한 공정과정을 통해 형성된 본 발명의 반도체 메모리 장치는 종래의 어느 하나의 활성영역(33)을 기준으로 동일 사선상에 위치하는 활성영역들(33)이 일렬로 배열된 형태에 비하여 어느 하나의 활성영역(33)을 기준으로 동일 사선상에 위치하는 활성영역들(33)이 지그재그 형태로 배치되도록 형성함에 따라 스토리지노드콘택플러그가 형성될 활성영역(33) 가장자리의 노출면적이 반도체 메모리 장치의 집적도가 증가함에 따라 점차 감소하는 것을 방지할 수 있다. 즉, 본 발명은 어느 하나의 활성영역(33)을 기준으로 동일 사선상에 위치하는 활성영역들(33)이 지그재그 형태로 배치되도록 형성함에 따라 반도체 메모리 장치의 집적도가 증가하더라도 기형성된 워드라인(42) 및 비트라인(41)에 의하여 스토리지노드콘택플러그가 형성될 활성영역(33) 가장자리의 노출면적이 감소하는 것을 방지할 수 있으며, 이를 통 해 이들 사이의 콘택면적을 증가시킬 수 있다. 따라서, 이들 사이의 콘택저항도 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 6F2 구조의 반도체 메모리 장치를 도시한 평면도.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 도시한 평면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 공정평면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 소자분리막
33 : 활성영역 40 : 비트라인콘택홀
41 : 비트라인 42 : 워드라인
43 : 희생패턴 43A : 라인패턴
43B : 연결패턴 44, 44A : 하드마스크패턴

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판상에 사선방향으로 연장되고, 굴곡부로 인해 계단형태를 갖는 라인타입의 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴의 굴곡부를 선택적으로 식각하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 소자분리막을 형성하여 복수의 활성영역을 정의하는 단계;
    상기 소자분리막과 상기 활성영역을 동시에 가로지르는 복수의 워드라인을 형성하는 단계; 및
    상기 워드라인과 교차하는 복수의 비트라인을 형성하는 단계를 포함하고,
    어느 하나의 상기 활성영역을 기준으로 동일 사선상에 위치하는 복수의 상기 활성영역은 지그재그 형태로 배치되는 반도체 메모리 장치 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 비트라인을 형성하기 이전에 상기 비트라인과 상기 활성영역의 중심부 사이를 연결하는 비트라인콘택플러그를 형성하는 단계; 및
    상기 비트라인을 형성한 이후에 상기 활성영역 가장자리에 연결되는 스토리 지노드콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 메모리 장치 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    기판상에 사선방향으로 연장되고, 굴곡부로 인해 계단형태를 갖는 라인타입의 하드마스크패턴은 SPT 공정으로 형성하는 반도체 메모리 장치 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    기판상에 사선방향으로 연장되고, 굴곡부로 인해 계단형태를 갖는 라인타입의 하드마스크패턴을 형성하는 단계는,
    상기 기판상에 복수의 라인패턴과 상기 라인패턴 사이를 연결하는 연결패턴을 포함하는 희생패턴을 형성하는 단계; 및
    상기 희생패턴 양측벽에 스페이서 형태로 하드마스크패턴을 형성하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 희생패턴의 선폭은 상기 라인패턴 선폭의 두배이고, 상기 연결패턴을 기준으로 일측에 연결되는 상기 라인패턴과 타측에 연결되는 상기 라인패턴은 동일 사선상에 위치하지 않도록 형성하는 반도체 메모리 장치 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    어느 하나의 상기 활성영역을 두 개의 상기 워드라인과 하나의 상기 비트라인이 가로지르도록 형성하는 반도체 메모리 장치 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 워드라인은 매립게이트를 포함하는 반도체 메모리 장치 제조방법.
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