KR101102766B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 제조 방법은 층간 절연막에 매립된 비트라인 상부에 하드마스크를 형성한 후 층간 절연막과 하드마스크의 식각 선택비를 이용하여 스토리지노드 콘택홀을 형성함으로써 홀 패턴이 아닌 라인 패턴의 마스크를 이용한 콘택홀을 형성이 가능하도록 해준다. 따라서 본 발명은 콘택홀 형성을 위한 마스크 제작이 용이하며, 콘택홀의 면적을 최대화할 수 있어 콘택저항을 줄일 수 있도록 해준다.

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 라인 타입의 마스크 패터닝을 이용하여 고집적도의 반도체 소자에서도 홀 타입의 콘택홀을 용이하게 형성할 수 있으면서 활성영역의 오픈 면적을 최대화할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도를 증가시키기 위해 셀 레이아웃(cell layout)을 변경시킴으로써 제한된 면적 내에 보다 많은 회로 패턴들을 집적시킬 수 있는 여러가지 방법들이 제시되고 있다. 그러한 방법들 중 하나로 디램 소자의 경우, 트랜지스터 소자들이 구현되는 활성영역(active region)들의 배치 형태를 8F2 셀 레이아웃에서 6F2 셀 레이아웃으로 변경하고 있다.
디램 소자는 워드 라인 및 비트라인이 상호 직교되게 배치되며, 6F2 셀 레이아웃에서 활성영역은 장축이 워드 라인에 대해 사선으로 교차되게 반복 배치된다. 사선 패턴의 활성영역은 비트라인에 대해 대략 27°각도로 교차되도록 사선 방향으로 연장되는 장방형 패턴으로 배치된다.
또한 반도체 소자의 집적도를 증가시키기 위한 방법 중 하나로, 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate) 대신에 리세스 게이트(Recess Gate)를 사용하거나 이러한 리세스 게이트에서 더 나아가 리세스 내에 게이트 전체를 완전히 매립하는 매립형 게이트(Buried Gate)를 사용하는 것이다.
이러한 매립형 게이트 구조에서는 비트라인 콘택(bit line contact)과 스토리지노드 콘택(starage node contact)을 라인 타입(line type)으로 형성하기 위하여 아이솔레이션 게이트(isolation gate)를 사용하였다. 그러나 이 경우 칩 면적 중에서 셀 면적이 아이솔레이션 게이트 구조보다 커지게 되고, 기존 트렌치 타입 소자분리막보다 누설전류가 증가하는 단점이 있다.
또한 반도체 소자의 집적도가 증가할 수록 콘택홀 패턴의 선폭(CD: Critical Dimension)이 작아지기 때문에 홀 타입(hole type)의 콘택홀 패턴을 마스크 상에서 정의하기 어려울 뿐 아니라 홀 타입의 콘택홀을 식각할 때도 활성영역이 오픈되지 않는 문제가 발생할 수 있다. 더욱이 홀 타입의 콘택을 사용하는 경우 활성영역의 오픈 면적을 모두 사용할 수 없어 접촉 저항이 증가하는 문제가 있다.
본 발명의 목적은 매립 게이트를 포함하는 반도체 소자에서 콘택의 형성 방법을 개선하여 미세 패터닝이 가능하고 활성영역과 콘택의 접촉 면적을 최대로 확보할 수 있는 새로운 공정 방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 활성영역을 정의하는 소자분리막을 형성하는 제 1 단계, 활성영역 및 소자분리막에 매립되는 매립 게이트를 형성하는 제 2 단계, 활성영역 및 소자분리막 상부에 층간 절연막을 형성하는 제 3 단계, 층간 절연막에 매립되며 제 1 하드마스크가 적층된 비트라인을 형성하는 제 4 단계, 층간 절연막과 제 1 하드마스크의 식각 선택비를 이용하여 활성영역의 스토리지노드 콘택 영역을 노출시키는 스토리지노드 콘택 홀을 형성하는 제 5 단계 및 스토리지노드 콘택 물질로 스토리지노드 콘택 홀을 매립하여 스토리지노드 콘택을 형성하는 제 6 단계를 포함한다.
본 발명은 층간 절연막과 제 1 하드마스크의 식각 선택비를 이용하여 스토리지노드 콘택홀을 형성함으로써 홀 패턴이 아닌 라인 패턴의 마스크를 이용한 콘택홀을 형성이 가능하도록 해준다. 따라서 콘택홀 형성을 위한 마스크 제작이 용이하며, 콘택홀의 면적을 최대화할 수 있어 콘택저항을 줄일 수 있다.
바람직하게는, 본 발명의 비트라인은 도그 본(dog bone) 형태로 형성될 수 있다. 이러한, 본 발명의 반도체 소자 제조 방법에서 제 4 단계는 층간 절연막에 도그 본 형태의 비트라인 홈을 형성하는 단계, 비트라인 홈의 하부에 비트라인을 형성하는 단계 및 비트라인 홈이 매립되도록 비트라인 상부에 제 1 하드마스크를 형성하는 단계를 포함할 수 있다. 이때, 본 발명의 반도체 소자 제조 방법은 비트라인 홈의 내부면에 스페이서 절연막을 형성하는 단계 및 비트라인 홈의 내부면 중 비트라인 콘택 영역의 바닥면에 형성된 스페이서 절연막을 제거하는 단계를 더 포함할 수 있다.
본 발명의 반도체 소자 제조 방법에서 도그 본 형태의 비트라인 홈을 형성하는 단계는 라인 타입의 비트라인 영역을 정의하는 제 1 비트라인 마스크를 이용하여 층간 절연막에 트렌치를 형성하는 단계, 트렌치가 매립되도록 제 2 하드마스크를 형성하는 단계, 홀 타입의 비트라인 콘택 영역을 정의하는 제 2 비트라인 마스크를 이용하여 층간 절연막과 제 2 하드마스크를 식각하는 단계 및 트렌치에 잔류하는 제 2 하드마스크를 제거하는 단계를 포함할 수 있다.
이때, 제 2 하드마스크는 아몰포스 카본층(amorphous carbon layer; ACL) 또는 SOC(Spin On Coating) 방식의 폴리머(polymer)를 이용하여 형성되는 것이 바람직하다.
그리고, 비트라인은 배리어 메탈층과 비트라인 도전층이 적층된 구조로 형성되는 것이 바람직하다. 이러한 비트라인을 형성하는 단계는 비트라인 홈의 내부면에 상기 배리어 메탈층을 형성하는 단계, 비트라인 홈이 매립되도록 배리어 메탈층 상부에 비트라인 도전층을 형성하는 단계 및 배리어 메탈층과 비트라인 도전층을 에치백하는 단계를 포함할 수 있다.
본 발명의 반도체 소자 제조 방법에서 제 5 단계는 게이트 사이의 영역에 있는 상기 층간 절연막 및 상기 제 1 하드마스크를 노출시키는 감광막 패턴을 형성하는 단계 및 감광막 패턴을 식각 마스크로 상기 스토리지노드 콘택 영역의 상기 활성영역이 노출될 때까지 상기 층간 절연막 및 상기 제 1 하드마스크를 식각하는 단계를 포함할 수 있다.
이때, 감광막 패턴은 상기 게이트 사이의 영역 마다 하나의 라인 패턴이 형성되어 해당 영역의 층간 절연막과 제 1 하드마스크를 모두 노출시키도록 형성될 수 있다.
또는 감광막 패턴은 게이트 사이의 영역 마다 이웃하는 적어도 2개의 스토리지노드 콘택 영역을 포함하는 길이를 갖는 복수개의 라인 패턴들이 형성되며, 각 라인 패턴이 층간 절연막과 제 1 하드마스크를 노출시키도록 형성될 수 있다.
본 발명은 고집적의 반도체 소자에서도 미세 패터닝이 가능하도록 해주면서 활성영역과 콘택의 접촉 면적을 최대로 확보할 수 있도록 해줌으로써 콘택의 접촉 저항을 줄여줄 수 있으면서 콘택 형성용 마스크의 제작을 용이하게 해준다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 보여주는 평면도이다.
반도체 기판 상에는 소자분리막에 의해 정의된 활성영역(110)이 형성되며, 각 활성영역(110)은 두 개의 게이트(124)와 교차되게 형성된다.
비트라인(150)은 게이트(124)와 상호 직교되게 형성되며, 활성영역(110)의 장축과 사선 방향으로 교차되도록 배치된다. 즉, 도 1은 6F2의 레이아웃을 보여준다. 이때, 비트라인(150)은 스토리지노드 콘택 영역을 가능한 많이 확보하기 위해 비트라인(150)의 선폭(CD)은 전체적으로 작게하되, 활성영역(110)과 접촉되는 비트라인 콘택 영역(144)만을 홀 타입(본 실시예에서는 원형)으로 크게 형성하는 도그 본(dog bone) 형태로 형성된다. 특히 본 발명의 비트라인(150)은 배리어 메탈층(미도시)과 도전층(미도시)이 적층되며 홈에 매립된 다마신(Damascene) 비트라인으로 형성된다.
게이트(124)는 활성영역(110)과 교차되는 부분이 활성영역의 리세스(미도시)에 완전히 매립된 매립형 게이트(Buried Gate) 구조로 형성된다.
스토리지노드 콘택(160)은 활성영역(110)에서 비트라인 콘택 영역(144) 양측 단부와 접촉되도록 형성된다. 이때, 스토리지노드 콘택(160)이 형성되는 스토리지노드 콘택홀(미도시)은 게이트 전극(124) 사이에서 게이트 전극(124)과 평행한 방향으로 진행하는 라인 타입의 마스크를 이용하여 형성된다.
도 2 내지 도 12는 도 1의 구조를 갖는 반도체 소자를 형성하는 방법을 설명하기 위한 공정 단면도로, 각 도면에서 (a)는 도 1에서 Y축을 따른 단면도이며 (b)는 X축을 따른 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상부에 패드 산화막(미도시) 및 하드마스크층(질화막 또는 폴리실리콘)을 순차적으로 형성한 후 반도체 기판(100)이 노출될 때까지 하드마스크층 및 패드 산화막을 선택 식각하여 패드 산화막 패턴(112) 및 하드마스크 패턴(114)이 적층된 소자분리 마스크를 형성한다.
다음에 소자분리 마스크를 식각 마스크로 반도체 기판(100)을 일정 깊이 식각하여 트렌치를 형성한 후 트렌치의 표면 상에 측벽 산화막(116)을 형성한다.
다음에 트렌치에 절연막(예컨대, 산화막)을 매립한 후 패드 질화막 패턴(114)이 노출될 때까지 절연막을 평탄화함으로써 활성영역(110)을 정의하는 소자분리막(118)을 형성한다. 이때, 소자분리막(118)을 형성하기 전에 측벽 산화막(116) 상에 라이너 질화막(미도시)과 라이너 산화막(미도시)을 형성하는 것이 바람직하다.
이때, 본 발명에서는 활성영역(110) 표면에 하드마스크층(114)을 잔류시키고 이 하드마스크층(114) 표면과 소자분리막(118) 표면의 높이가 일치되도록 한다. 이는 하드마스크층(114)이 질화막으로 이루어지는 경우 후속 공정에서 질화막(114)을 선택적으로 제거한 후 해당 영역에 랜딩 플러그를 용이하게 형성할 수 있도록 하기 위함이다. 그리고, 하드마스크층(114)이 폴리실리콘으로 형성되는 경우에는 폴리실리콘을 패터닝하여 그것을 랜딩 플러그로 사용하기 위함이다.
또한, 본 발명의 다른 실시예로 활성영역(110) 상부에 하드마스크층(114)를 형성하지 않고 활성영역(110)에 선택적 에피성장(SEG; Selective Epi Growth) 공정을 실시하여 활성영역(110)의 SEG 층(미도시) 표면이 소자분리막(118) 표면의 높이 와 일치하도록 할 수도 있다. 이러한 경우에는 랜딩 플러그를 형성하지 않고 SEG층(미도시) 표면에 직접 불순물을 주입하여 접합영역을 형성할 수 있다. 이처럼, SEG 층을 이용하여 접합영역(소스/드레인)의 높이를 상승시킴으로써 플러그 저항을 감소시킬 수 있고 GIDL(Gate Induced Drain Leakage)을 감소시킬 수 있다.
다음에 도 3을 참조하면, 게이트 영역을 정의하는 게이트 마스크를 이용하여 활성영역(110) 및 소자분리막(118)을 소정 깊이 식각하여 트렌치(120)를 형성한다.
다음에, 트렌치(120)의 내측면을 산화시켜 게이트 산화막(122)을 형성하고, 게이트 산화막(122)이 형성된 트렌치(120)에 게이트 전극물질(미도시)을 매립한 후 이를 평탄화 및 에치백하여 게이트 전극(124)을 형성한다. 이때 게이트 전극(124)은 TiN과 텅스텐(W)을 포함하는 것이 바람직하다.
다음에, 그리고 게이트 전극(124) 상부에 게이트 전극(124)을 보호하기 위한 캐핑막(capping film)(126)을 형성함으로써 매립형 게이트 구조(128)를 형성한다.
다음에 도 4를 참조하면, 하드마스크층(114)을 제거한 후 하드마스크층(114)이 제거된 공간을 포함하는 반도체 기판에 폴리실리콘과 같은 랜딩 플러그 물질을 증착한다. 이어서, 캐핑막(126)이 노출될 때까지 랜딩 플러그 물질을 평탄화한다. 이때, 랜딩 플러그(130)는 도핑된 폴리실리콘이 증착되어 형성되거나 또는 폴리실리콘을 증착한 후 증착된 폴리실리콘에 이온을 주입함으로써 도핑될 수 있다.
본 발명에서 반도체 기판의 접합영역에 랜딩 플러그(130)를 형성하는 이유는 후술되는 바와 같이 비트라인이 다마신(Damascene) 공정으로 형성되기 때문이다.
랜딩 플러그(130)를 형성할 경우에는, 비트라인을 다마신 공정으로 형성할 때 반도체 기판의 손실을 방지할 수 있으며 접합영역을 얕게 형성할 수 있다. 더욱이 활성영역(110) 표면에 금속 플러그가 직접 접촉되지 않으므로 랜딩 플러그(130)가 완충 역할을 해주며, 활성영역(110)과 랜딩 플러그(130)가 오버랩(overlap)되는 면적을 증가시켜 플러그 저항을 낮춰줄 수 있다.
다음에, 랜딩 플러그(130), 매립형 게이트 구조(128) 및 소자분리막(118) 상부에 매립형 게이트 구조(128) 및 랜딩 플러그(130)를 보호하기 위한 씰링 질화막( sealing nitride)(132)을 형성한다. 이때, 씰링 질화막(132) 대신에 씰링 질화막과 씰링 산화막의 적층 구조를 형성할 수도 있다.
다음에 도 5를 참조하면, 씰링 질화막(132) 상부에 층간 절연막(134)을 형성한 후 라인 타입의 비트라인 영역을 정의하는 제 1 비트라인 마스크를 이용하여 씰링 질화막(132)이 노출될 때까지 층간 절연막(134)을 선택식각함으로써 트렌치(136)를 형성한다. 이때, 층간 절연막(134)은 질화막으로 형성될 수 있다.
다음에 도 6을 참조하면, 트렌치(136)가 매립되도록 기판 전면에 하드마스크층(138) 및 실리콘 산화 질화막(SiON)(140)을 순차적으로 형성한다. 이때, 하드마스크층(138)은 아몰포스 카본층(amorphous carbon layer; ACL) 또는 SOC(Spin On Coating) 방식의 폴리머(polymer)를 이용하여 형성할 수 있다. 그리고, 실리콘 산화 질화막(140)은 반사방지막(Anti Reflective Coating; ARC)의 역할을 수행한다.
다음에, 하드마스크층(140) 상부에 감광막(미도시)을 형성한 후 비트라인 콘택 영역(144)을 정의하는 제 2 비트라인 마스크를 이용하여 감광막을 패터닝하여 감광막 패턴(142)를 형성한다. 이때 비트라인 콘택 영역(144)은 비트라인 도그 본(Dog Bone)을 형성하기 위해 라인 타입의 비트라인의 선폭보다 폭이 넓은 홀 타입(도 1에서는 원형으로 형성됨)으로 형성된다.
다음에 도 7을 참조하면, 감광막 패턴(142)을 식각 마스크로 하여 층간 절연막(134)이 노출될 때까지 실리콘 산화 질화막(140) 및 하드마스크층(138)을 식각한다. 이어서 도 8과 같이, 감광막 패턴(142), 실리콘 산화 질화막(140) 및 하드마스크층(138)을 식각 마스크로 하여 랜딩 플러그(130)가 노출될 때까지 층간 절연막(134), 하드마스크층(138) 및 씰링 질화막(132)을 식각한다.
다음에 도 9를 참조하면, 잔존하는 감광막 패턴(142), 실리콘 산화 질화막(140) 및 하드마스크층(138)을 모두 제거한다. 이로써, 제 1 비트라인 마스크를 이용하여 형성된 라인 타입의 비트라인 영역(136)과 제 2 비트라인 마스크를 이용하여 형성된 홀 타입의 비트라인 콘택 영역(144)이 결합된 도그 본(Dog Bone) 형태의 비트라인 영역이 식각된 비트라인 홈(146)이 형성된다.
다음에, 비트라인 홈(146)의 내측면 및 바닥면에 스페이서(spacer) 절연막(148)을 형성한 후 제 2 비트라인 마스크를 이용하여 비트라인 콘택 영역의 바닥면에 형성된 절연막 만을 선택적으로 제거하여 랜딩 플러그(130)를 노출시킨다. 이때, 스페이서 절연막(146)은 유전율이 낮은 물질로서 질화막 또는 산화막으로 형성되는 것이 바람직하다.
다음에 도 10을 참조하면, 스페이서 절연막(146)이 형성된 비트라인 홈(146) 내부에 다마신 비트라인(150)을 형성한다.
이를 위해, 먼저 비트라인 홈(146)의 내측면 및 바닥면에 배리어 메탈 층(151)을 증착한 후 비트라인 홈(146)이 매립되도록 배리어 메탈층(151) 상부에 비트라인 도전층(152)을 형성한다. 다음에 배리어 메탈층(151)과 비트라인 도전층(152)을 에치백하여 배리어 메탈층(151)과 비트라인 도전층(152)이 비트라인 홈(146)의 하부에 일정 높이로 형성되도록 한다.
이때, 배리어 메탈층(151)은 Ti/TiN 또는 실리사이드(TixSix)물질로 형성되는 것이 바람직하며, 비트라인 도전층(152)은 텅스텐(W)인 것이 바람직하다. 또한, 배리어 메탈층(151)과 비트라인 도전층(152) 간의 접착력을 증가시키기 위해 이 두 층의 경계면에 글루 TiN(Glue TiN)층(미도시)을 추가로 형성하는 것이 바람직하다.
다음에, 비트라인 홈(146)이 매립되도록 다마신 비트라인(150) 상부에 질화막 재질의 비트라인 하드마스크층(154)을 형성한다. 이때, 하드마스크층(154)은 층간 절연막(134) 보다 식각 선택비가 훨씬 낮은 물질(더 단단한 물질)로 형성된다.
다음에 도 11을 참조하면, 층간 절연막(134) 및 비트라인 하드마스크층(154) 상부에 감광막(미도시)을 형성한 후 이를 도 13과 같은 라인 타입의 스토리지노드 콘택 마스크로 패터닝하여 감광막 패턴(미도시)을 형성한다. 이때, 스토리지노드 콘택 마스크에서 차광영역은 도 1에서 게이트 전극(124)이 형성된 영역에 대응된다. 즉, 감광막 패턴은 층간 절연막(134) 및 비트라인 하드마스크층(154) 중 게이트 전극(124) 사이의 영역을 라인 타입으로 노출시킨다.
다음에, 감광막 패턴을 식각 마스크로 층간 절연막(134) 및 비트라인 하드마스크층(154)에 대한 식각공정을 진행하여 스토리지노드 콘택 홀(156)을 형성한다. 이때, 층간 절연막(134)과 비트라인 하드마스크층(154)의 식각 선택비 차이로 인해 도 11과 같이 스토리지 콘택 영역(도 1에서 굵은 사각 형상으로 표시된 영역)의 층간 절연막이 선택식각되어 스토리지 콘택 홀(156)을 형성하게 된다.
다음에 도 12를 참조하면, 스토리지 콘택 홀(156)의 측벽에 스페이서 절연막(158)을 형성한 후 스토리지 콘택 물질로 스토리지 콘택 홀(156)을 매립시켜 스토리지노드 콘택(160)을 형성한다. 이때, 스토리지노드 콘택 물질로는 도핑된 폴리실리콘이 사용될 수 있다.
다음에, 도시하지는 않았으나 스토리지노드 콘택 상부에 캐패시터를 형성하고 그 상부에 각종 메탈라인을 형성하는 후속공정을 진행한다.
상술한 본 발명의 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 실시예에서는 스토리지노드 콘택 마스크에 도 13에서와 같이 게이트 사이의 영역 마다 하나의 긴 라인 타입의 투광영역이 형성된 경우를 설명하였다. 그러나 이러한 각 투광영역을 하나의 긴 라인 타입으로 형성하지 않고, 이웃하는 적어도 2개의 스토리지노드 콘택 영역(144)들을 포함하는 길이를 갖는 짧은 라인 타입의 투광 영역들이 복수개 형성되도록 할 수도 있다.
도 1은 본 발명에 따른 반도체 소자의 레이아웃을 보여주는 평면도.
도 2a 내지 도 12a는 도 1의 Y축 방향에 따른 공정 단면도.
도 2b 내지 도 12b는 도 1의 X축 방향에 따른 공정 단면도.
도 13은 본 발명에 따른 포토 마스크의 레이아웃을 보여주는 도면.

Claims (11)

  1. 활성영역을 정의하는 소자분리막을 형성하는 제 1 단계;
    상기 활성영역 및 상기 소자분리막에 매립되는 매립 게이트를 형성하는 제 2 단계;
    상기 활성영역 및 상기 소자분리막 상부에 층간 절연막을 형성하는 제 3 단계;
    상기 층간 절연막에 매립되며, 상기 층간 절연막 보다 식각 선택비가 작은 제 1 하드마스크가 적층된 비트라인을 형성하는 제 4 단계;
    상기 매립 게이트 사이의 상기 층간 절연막과 상기 제 1 하드마스크를 노출시키는 라인 타입의 감광막 패턴을 형성하는 제 5 단계;
    상기 감광막 패턴을 마스크로 상기 층간 절연막과 상기 제 1 하드마스크를 식각하여 상기 활성영역의 스토리지노드 콘택 영역을 노출시키는 스토리지노드 콘택 홀을 형성하는 제 6 단계; 및
    상기 스토리지노드 콘택 물질로 상기 스토리지노드 콘택 홀을 매립하여 스토리지노드 콘택을 형성하는 제 7 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 비트라인은
    도그 본(dog bone) 형태로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서, 상기 제 4 단계는
    상기 층간 절연막에 도그 본 형태의 비트라인 홈을 형성하는 단계;
    상기 비트라인 홈의 하부에 상기 비트라인을 형성하는 단계; 및
    상기 비트라인 홈이 매립되도록 상기 비트라인 상부에 상기 제 1 하드마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 비트라인 홈의 내부면에 스페이서 절연막을 형성하는 단계; 및
    상기 비트라인 홈의 내부면 중 비트라인 콘택 영역의 바닥면에 형성된 상기 스페이서 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3항 또는 제 4항에 있어서,
    상기 도그 본 형태의 비트라인 홈을 형성하는 단계는
    라인 타입의 비트라인 영역을 정의하는 제 1 비트라인 마스크를 이용하여 상기 층간 절연막에 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 제 2 하드마스크를 형성하는 단계;
    홀 타입의 비트라인 콘택 영역을 정의하는 제 2 비트라인 마스크를 이용하여 상기 층간 절연막 및 상기 제 2 하드마스크를 식각하는 단계; 및
    상기 트렌치에 잔류하는 상기 제 2 하드마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서, 상기 제 2 하드마스크는
    아몰포스 카본층(amorphous carbon layer; ACL) 또는 SOC(Spin On Coating) 방식의 폴리머(polymer)를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 3항 또는 제 4항에 있어서, 상기 비트라인은
    배리어 메탈층과 비트라인 도전층이 적층된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서, 상기 비트라인을 형성하는 단계는
    상기 비트라인 홈의 내부면에 상기 배리어 메탈층을 형성하는 단계;
    상기 비트라인 홈이 매립되도록 상기 배리어 메탈층 상부에 상기 비트라인 도전층을 형성하는 단계; 및
    상기 배리어 메탈층 및 상기 비트라인 도전층을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제 1항에 있어서, 상기 감광막 패턴은
    상기 게이트 사이의 영역 마다 하나의 라인 패턴이 형성되어 해당 영역의 상기 층간 절연막 및 상기 제 1 하드마스크를 모두 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1항에 있어서, 상기 감광막 패턴은
    상기 게이트 사이의 영역 마다 이웃하는 적어도 2개의 스토리지노드 콘택 영역을 포함하는 길이를 갖는 복수개의 라인 패턴들이 형성되며, 각 라인 패턴이 상기 층간 절연막과 상기 제 1 하드마스크를 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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