KR20120004802A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 소자분리막을 위한 트렌치의 깊이 차이를 최소화시킬 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 일정 간격을 갖고 반복된 라인타입의 제1식각마스크 패턴 및 제2식각마스크 패턴과, 상기 제1 및 제2식각마스크 패턴 사이에 매립된 스페이서 패턴을 형성하는 단계; 상기 제1 및 제2식각마스크 패턴 상부에 오버랩되면서, 제1간격을 갖는 한쌍의 홀타입 개구부가 상기 제1간격보다 큰 제2간격을 갖고 반복적으로 나타나는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 제1 및 제2식각마스크 패턴을 식각하는 단계; 상기 스페이서층을 제거하는 단계; 및 상기 제1식각마스크 패턴 및 제2식각마스크 패턴을 식각장벽으로 상기 기판을 식각하여 활성영역 및 더미 활성영역을 형성하는 단계를 포함하여, 식각로딩효과를 최소화시킴으로써 활성영역의 쓰러짐 현상 또는 슬릿 현상을 방지하는 효과, 식각로딩효과의 최소화에 따라 소자분리막 형성을 위한 트렌치의 깊이 차이 또한 최소화시키는 효과가 있다.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 미세 소자 선폭을 사용하는 반도체 장치의 안정적인 활성영역 형성방법에 관한 것이다.
반도체 메모리 소자의 대용량화에 대한 요구가 높아지면서 집적도를 높이려는 관심이 지속적으로 높아지고 있다. 소자의 집적도를 높이기 위해 칩(chip)의 크기를 줄이거나 셀 구조를 변화시켜 복수 개의 메모리 셀을 하나의 웨이퍼에 형성시키려는 노력을 기울이고 있다. 셀 구조를 변화시켜 집적도를 높이는 방법으로 활성 영역들의 평면적인 배열을 변화시키거나 또는 셀 레이아웃을 변화시킴으로써 셀 면적을 감소시키려는 시도가 진행되고 있다. 이러한 시도의 일환으로 활성 영역의 레이아웃 형태를 8F2 레이아웃에서 6F2 레이아웃으로 변화시키는 방법이 있다. 6F2 레이아웃을 갖는 소자는 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F가 되도록 하여 면적이 6F2가 되는 단위 셀을 갖는 반도체 소자로 정의될 수 있다. 6F2 레이아웃을 갖는 디램 소자는 활성 영역이 비스듬하게 배치된 형상을 가지며, 하나의 활성 영역 내에 두 개의 단위 셀이 배치된 구조로 이루어진다. 비트라인 사이에는 스토리지노드 콘택플러그가 두 개 배치되며, 스토리지노드 콘택플러그 모두 활성 영역내의 비트라인 콘택을 지나간다는 점에서 8F2 레이아웃을 갖는 디램 소자에 비하여 집적도가 더 높다.
한편, 소자의 최소선폭이 지속적으로 감소함에 따라 소자분리막 형성을 위한 STI(Shallow Trench Isolation) 공정 진행시 패턴 밀도에 따라 깊이차이가 1000Å 이상 발생하고 있으며, 소자분리막 간의 깊이 차이는 후속 공정 진행시 여러가지 문제점 발생의 원인이 된다.
특히, 셀 영역에서 비트라인 콘택 노드부(BLC, Bit Line Contact)와 스토리지 노드 콘택 노드부(SNC, Storage Node Contact)에서 식각 로딩 효과(Etch Loading Effect)에 의해 소자분리막을 위한 트렌치의 깊이가 1000Å 이상까지 차이가 나면서, 후속 공정에서 활성영역(Active Area)의 쓰러짐(Leaning) 또는 활성영역의 슬릿(Slit) 현상이 발생하는 문제점이 있다.
따라서, 셀영역에서 소자분리막을 위한 트렌치의 깊이 차이를 최소화시킬 수 있는 반도체 장치 제조 방법이 필요시 되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자분리막을 위한 트렌치의 깊이 차이를 최소화시킬 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 일정 간격을 갖고 반복된 라인타입의 제1식각마스크 패턴 및 제2식각마스크 패턴과, 상기 제1 및 제2식각마스크 패턴 사이에 매립된 스페이서 패턴을 형성하는 단계; 상기 제1 및 제2식각마스크 패턴 상부에 오버랩되면서, 제1간격을 갖는 한쌍의 홀타입 개구부가 상기 제1간격보다 큰 제2간격을 갖고 반복적으로 나타나는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 제1 및 제2식각마스크 패턴을 식각하는 단계; 상기 스페이서 패턴을 제거하는 단계; 및 상기 제1식각마스크 패턴 및 제2식각마스크 패턴을 식각장벽으로 상기 기판을 식각하여 활성영역 및 더미 활성영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1식각마스크 패턴 및 제2식각마스크 패턴과, 상기 제1 및 제2식각마스크 패턴 사이에 매립된 스페이서 패턴을 형성하는 단계는, 기판 상부에 라인타입의 제1식각마스크 패턴을 형성하는 단계; 상기 제1식각마스크 패턴을 포함하는 기판 전면의 단차를 따라 스페이서층을 형성하는 단계; 상기 스페이서층 사이를 매립하는 제2식각마스크층을 형성하는 단계; 및 상기 제1식각마스크 패턴이 드러나는 타겟으로 상기 제2식각마스크층 및 스페이서층을 식각하여 라인타입의 제2식각마스크 패턴 및 스페이서 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1식각마스크 패턴 및 제2식각마스크 패턴은 동일한 물질로 형성하되, 상기 제1식각마스크 패턴 및 제2식각마스크 패턴은 폴리실리콘으로 형성하는 것을 특징으로 한다.
또한, 상기 스페이서 패턴은 상기 제1식각마스크 패턴 및 제2식각마스크 패턴에 대해 식각선택비를 갖는 물질로 형성하되, 상기 스페이서 패턴은 산화막으로 형성하는 것을 특징으로 한다.
또한, 상기 더미 활성영역은 장축방향의 활성영역 사이에 형성되는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 활성영역의 장축 방향으로, 활성영역 사이에 더미 활성영역을 형성하여 식각로딩효과를 최소화시킴으로써 활성영역의 쓰러짐 현상 또는 슬릿 현상을 방지하는 효과가 있다.
또한, 식각로딩효과의 최소화에 따라 소자분리막 형성을 위한 트렌치의 깊이 차이 또한 최소화시키는 효과가 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도 및 공정단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도 및 공정단면도이다. 각 도의 (a)는 평면도이고, (b)는 (a)를 A-A'방향으로 자른 단면도이다. 이해를 돕기위해 (a)와 (b)를 함께 도시하여 설명하기로 한다.
도 1에 도시된 바와 같이, 기판(10) 상에 패드산화막(11), 패드마스크층(12) 및 식각정지막(13)을 적층한다. 예컨대, 패드마스크층(12)은 폴리실리콘으로 형성하고, 식각정지막(13)은 질화막으로 형성할 수 있다.
이어서, 식각정지막(13) 상에 제1하드마스크층(14), 제1식각마스크층(15), 제2하드마스크층(16) 및 제3하드마스크층(17)을 적층한다. 제1하드마스크층(14)은 하부층을 식각하기 위한 것이며, 제1식각마스크층(15)은 후속 제2식각마스크층과 함께 활성영역을 정의하는 식각마스크 패턴을 형성하기 위한 것이다. 또한, 제2하드마스크층(16) 및 제3하드마스크층(17)은 제1식각마스크층(15) 및 제1하드마스크층(14)을 식각하기 위한 식각장벽으로 사용하기 위한 것이다.
예컨대, 제1하드마스크층(14)은 산화막으로 형성하고, 제1식각마스크층(15)은 폴리실리콘으로 형성하며, 제2하드마스크층(16)은 카본계 물질막으로 형성하고, 제3하드마스크층(17)은 실리콘산화막으로 형성할 수 있다. 특히, 제2하드마스크층(16)을 형성하는 카본계 물질막은 비정질 카본막을 포함한다.
이어서, 제3하드마스크층(17) 상에 감광막 패턴(18)을 형성한다. 감광막 패턴(18)은 라인타입으로 형성하며, 감광막 패턴(18)의 간격은 후속 스페이서 패턴의 두께 및 간격을 고려하여 형성하는 것이 바람직하다.
도 2에 도시된 바와 같이, 감광막 패턴(18, 도 1 참조)을 식각장벽으로 제3하드마스크층(17, 도 1 참조), 제2하드마스크층(16, 도 1 참조) 및 제제1식각마스크층(15, 도 1 참조)을 식각한다. 그리고, 제1하드마스크층(14, 도 1 참조)은 일정 두께만 식각한다.
식각된 제1하드마스크층(14, 도 1 참조)은 '제1하드마스크 패턴(14A)', 식각된 제1식각마스크층(15, 도 1 참조)은 '제1식각마스크 패턴(15A)', 식각된 제2하드마스크층(16, 도 1 참조)은 '제2하드마스크 패턴(16A)', 식각된 제3하드마스크층(17, 도 1 참조)은 '제3하드마스크 패턴(17A)'가 된다.
도 3에 도시된 바와 같이, 제2하드마스크 패턴(16A, 도 2 참조) 및 제3하드마스크 패턴(17A, 도 2 참조)을 제거한다.
이어서, 제1식각마스크 패턴(15A) 및 제1하드마스크 패턴(14A)의 표면을 따라 스페이서층(19)을 형성한다. 스페이서층(19)은 단차 피복성(Step Coverage)이 높은 물질로 형성하는 것이 바람직하며, 예컨대 스페이서층(19)은 산화막으로 형성한다. 스페이서층(19)은 후속 제2식각마스크층 형성시 제1식각마스크 패턴(15A)과 동일한 간격으로 만들기 위한 것이며, 따라서 스페이서층(19) 사이의 간격은 제1식각마스크 패턴(15A)의 선폭과 동일하도록 조절하는 것이 바람직하다.
도 4에 도시된 바와 같이, 스페이서층(19) 상에 스페이서층(19)의 사이를 매립하는 제2식각마스크층(20)을 형성한다. 제2식각마스크층(20)은 제1식각마스크 패턴(15A)과 동일한 물질로 형성하는 것이 바람직하며, 예컨대 제2식각마스크층(20)은 폴리실리콘으로 형성한다.
제2식각마스크층(20)은 제1식각마스크 패턴(15A)과 함께 하부층을 식각하여 활성영역을 정의하고 소자분리막을 형성하기 위한 트렌치를 형성하는 하드마스크 역할을 한다.
도 5에 도시된 바와 같이, 제1식각마스크 패턴(15A)이 드러나는 타겟으로 평탄화공정을 진행한다. 평탄화는 예컨대, 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
평탄화 공정에 의해 스페이서층(19, 도 4 참조) 및 제2식각마스크층(20, 도 4 참조) 역시 제1식각마스크 패턴(15A)과 동일한 높이를 갖게 된다.
평탄화 공정이 진행된 스페이서층(19, 도 4 참조)을 이하 '스페이서 패턴(19A)', 제2식각마스크 패턴(20A)'라고 한다.
제1식각마스크 패턴(15A), 스페이서 패턴(19A) 및 제2식각마스크 패턴(20A)은 동일한 선폭을 갖고 형성될 수 있으며, 특히 제1 및 제2식각마스크 패턴(15A, 20A)는 동일한 선폭으로 형성하는 것이 바람직하다.
도 6에 도시된 바와 같이, 제1식각마스크 패턴(15A), 스페이서 패턴(19A) 및 제2식각마스크 패턴(20A) 상에 제4하드마스크층(21)을 형성한다. 제4하드마스크층(21)은 라인타입으로 형성된 패턴을 분리하여 장축과 단축을 갖는 활성영역을 형성하기 위해 제1 및 제2식각마스크 패턴(15A, 20A)을 식각하는 하드마스크 역할을 한다. 제4하드마스크층(21)은 다기능하드마스크(Multi Function Hard Mask)로 형성할 수 있다.
이어서,제4하드마스크층(21) 상에 감광막 패턴(22)을 형성한다. 감광막 패턴(22)은 라인타입으로 형성된 제1 및 제2식각마스크 패턴(15A, 20A)을 분리(Cut)하여 장축과 단축을 갖는 활성영역을 정의하기 위한 것으로, 제1 및 제2식각마스크 패턴 상부에 오버랩되면서, 제1간격을 갖는 한쌍의 홀타입 개구부가 제1간격보다 큰 제2간격을 갖고 반복적으로 나타나도록 패터닝하는 것이 바람직하다.
도 7에 도시된 바와 같이, 감광막 패턴(22, 도 6 참조)을 식각장벽으로 제4하드마스크층(21, 도 6 참조)을 식각하고, 제4하드마스크층(21)을 식각장벽으로 제1 및 제2식각마스크 패턴(15A, 20A)을 식각하여 분리(Cut)한다.
특히, 감광막 패턴(22, 도 6 참조) 형성시 도 6과 같이, 제1 및 제2식각마스크 패턴(15A, 20A)를 분리하기 위한 홀타입의 개구부를 한개가 아닌 제1간격을 갖는 한쌍으로 형성하여 활성영역 사이에 더미 활성영역(Dummy Active Area)을 형성할 수 있다.
도 8에 도시된 바와 같이, 스페이서 패턴(19A, 도 7 참조)을 제거하고, 제1 및 제2식각마스크 패턴(15A, 20A, 도 7 참조)을 식각장벽으로 제1하드마스크 패턴(14A, 도 7 참조), 식각정지막(13, 도 7 참조), 패드마스크층(12, 도 7 참조) 및 패드산화막(11, 도 7 참조)을 식각한 후, 기판(10, 도 7 참조)을 식각하여 소자분리막 형성을 위한 트렌치를 형성함과 동시에 활성영역을 정의한다.
한쌍의 홀 타입 개구부에 의해 활성영역(100)이 정의되며, 활성영역(100) 사이에 더미 활성영역(100A)이 형성된다. 특히, 더미 활성영역(100A)은 장축방향의 활성영역(100) 사이에 형성되며, 따라서 장축방향의 식각부담을 감소시켜서 식각로딩효과(Etch Loading Effect)를 감소시킬 수 있다. 결국, 식각로딩효과에 의한 트렌치의 깊이 차이를 최소화하는 장점이 있으며, 활성영역(100)의 쓰러짐(Leaning) 현상 및 슬릿(Slit) 현상을 방지하는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 패드산화막
12 : 패드마스크층 13 : 식각정지막
14 : 제1하드마스크층 15 : 제1식각마스크층
16 : 제2하드마스크층 17 : 제3하드마스크층
18 : 감광막 패턴 19 : 스페이서층
20 : 제2식각마스크층 21 : 제4하드마스크층
22 : 감광막 패턴

Claims (7)

  1. 기판 상부에 일정 간격을 갖고 반복된 라인타입의 제1식각마스크 패턴 및 제2식각마스크 패턴과, 상기 제1 및 제2식각마스크 패턴 사이에 매립된 스페이서 패턴을 형성하는 단계;
    상기 제1 및 제2식각마스크 패턴 상부에 오버랩되면서, 제1간격을 갖는 한쌍의 홀타입 개구부가 상기 제1간격보다 큰 제2간격을 갖고 반복적으로 나타나는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각장벽으로 상기 제1 및 제2식각마스크 패턴을 식각하는 단계;
    상기 스페이서 패턴을 제거하는 단계; 및
    상기 제1식각마스크 패턴 및 제2식각마스크 패턴을 식각장벽으로 상기 기판을 식각하여 활성영역 및 더미 활성영역을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1식각마스크 패턴 및 제2식각마스크 패턴과, 상기 제1 및 제2식각마스크 패턴 사이에 매립된 스페이서 패턴을 형성하는 단계는,
    기판 상부에 라인타입의 제1식각마스크 패턴을 형성하는 단계;
    상기 제1식각마스크 패턴을 포함하는 기판 전면의 단차를 따라 스페이서층을 형성하는 단계;
    상기 스페이서층 사이를 매립하는 제2식각마스크층을 형성하는 단계; 및
    상기 제1식각마스크 패턴이 드러나는 타겟으로 상기 제2식각마스크층 및 스페이서층을 식각하여 라인타입의 제2식각마스크 패턴 및 스페이서 패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1식각마스크 패턴 및 제2식각마스크 패턴은 동일한 물질로 형성하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1식각마스크 패턴 및 제2식각마스크 패턴은 폴리실리콘으로 형성하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 스페이서 패턴은 상기 제1식각마스크 패턴 및 제2식각마스크 패턴에 대해 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서 패턴은 산화막으로 형성하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 더미 활성영역은 장축방향의 활성영역 사이에 형성되는 반도체 장치 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20190003300A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법

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