KR101038870B1 - 연직의 유자형 트랜지스터를 구비하는 디램 셀 - Google Patents

연직의 유자형 트랜지스터를 구비하는 디램 셀 Download PDF

Info

Publication number
KR101038870B1
KR101038870B1 KR1020077007275A KR20077007275A KR101038870B1 KR 101038870 B1 KR101038870 B1 KR 101038870B1 KR 1020077007275 A KR1020077007275 A KR 1020077007275A KR 20077007275 A KR20077007275 A KR 20077007275A KR 101038870 B1 KR101038870 B1 KR 101038870B1
Authority
KR
South Korea
Prior art keywords
trench
shaped
semiconductor substrate
pillar
trenches
Prior art date
Application number
KR1020077007275A
Other languages
English (en)
Other versions
KR20070057223A (ko
Inventor
워너 주엔글링
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20070057223A publication Critical patent/KR20070057223A/ko
Application granted granted Critical
Publication of KR101038870B1 publication Critical patent/KR101038870B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
    • H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biotechnology (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 기판(110)을 에칭함으로써 형성된 U자형 트랜지스터(2406)을 구비하는 반도체 기판(100)을 포함한다. 일실시예에서, 상기 소스/드레인 영역은 상기 기판(110)의 교차하는 트랜치에 의해 형성된 기둥 쌍의 최상부에 제공된다. 하나의 기둥은 둘러싸는 트렌치 위로 연장된 상부(2407)에 의해 쌍의 다른 기둥에 연결된다. 기둥의 상부와 아래 부분은 U자형 구조물의 반대편 측면에 U자형 채널을 형성하며, 반대편 측면에 트렌치 내에서 게이트 구조물과 면하며, 2면 서라운드 트랜지스터를 형성한다. 선택적으로, 상기 쌍의 기둥들 사이의 공간은 게이트 전극 물질로 충전되어 3면 서라운드 게이트 트랜지스터를 형성하기도 한다. 각 쌍의 소스/드레인 영역의 하나는 디지트 라인(2914)으로 연장되며, 다른 하나는 커패시터(2910)과 같은 메모리 저장 장치로 연장된다. 또한, 본 발명은 반도체 구조물을 형성하는 방법을 포함한다.
Figure R1020077007275
트랜지스터, 디램, U자, 트렌치, 소스, 드레인, 메모리, 반도체

Description

연직의 유자형 트랜지스터를 구비하는 디램 셀 {DRAM CELLS WITH VERTICAL U-SHAPED TRANSISTOR}
관련 출원의 참조
본 출원은 2004년 5월 26일자로 출원된 미국특허출원 제10/855,429호(발명의 명칭 : 반도체 구조물, 메모리 장치 구조, 및 반도체 구조물을 형성하는 방법)와 관련된다.
발명의 배경
발명의 분야
본 발명은 반도체 구조물, 메모리 장치 구조, 및 반도체 구조물을 형성하는 방법에 관한 것이다.
관련 기술에 대한 설명
집적회로 설계자는 개별 요소들의 크기를 줄이고 이웃하는 요소들 사이의 분리 거리를 줄임으로써 집적회로 내에서 집적 수준 또는 요소들의 밀도를 증가시키고자 한다. 일반적인 집적회로 요소의 한 가지 예는 트랜지스터로서, 트랜지스터는 메모리 회로, 프로세서 등과 같은 많은 장치에서 발견될 수 있다. 전형적인 집적회로 트랜지스터는 기판의 표면에 형성된 소스, 드레인, 및 게이트를 구비한다.
비교적 일반적인 반도체 장치는 메모리 장치로서, 디램(DRAM) 셀(cell)이 전형적인 메모리 장치이다. 디램 셀은 트랜지스터와 메모리 저장 구조물을 구비하는데, 대표적인 메모리 저장 구조물로는 커패시터(capacitor)가 있다. 최근의 반도체 장치의 애플리케이션(application)은 엄청난 수의 디램 유닛 셀들을 이용할 수 있다.
따라서 반도체 장치를 제조하는 새로운 방법의 개발이 요구된다. 또한, 디램 구조물과 같은 반도체 애플리케이션에서 이용될 수 있는 새로운 반도체 장치 구조의 개발이 요구된다.
발명의 요약
일실시예에서는, 본 발명은 반도체 구조물을 형성하는 방법을 포함한다. 수평 세그먼트(segment)와 수직 세그먼트를 갖는 래티스(lattice)는 실리콘 웨이퍼 또는 벌크 실리콘의 일부분과 같은 반도체 기판 안으로 에칭된다. 다른 실시예에서는 에픽택셜(epitaxial) 층이 래티스를 형성하기에 앞서 반도체 기판 위에 성장된다. 반도체 기판 내부로 래티스를 에칭하는 단계는 래티스의 세그먼트에 의해 서로 분리된 실리콘의 반복 영역을 형성한다. 반복 영역은 제1 축을 따르는 제1 피치와 제2 축을 따르는 제2 피치를 갖는 실리콘 기둥들의 어레이를 형성한다. 제2 축은 제1 축에 대해 실질적으로 직각이다. 제2 피치는 제1 피치보다 약 2배 크다. 실리콘 기둥 쌍은 U자형 트랜지스터를 형성한다.
수평 래티스 세그먼트의 제1 부분은 제1 깊이까지 에칭되며, 수평 래티스세그먼트의 제2 부분은 제2 깊이까지 에칭된다. 제1 깊이는 제2 깊이보다 더 얕다. 제1 깊이를 갖는 수평 래티스 세그먼트는 제2 깊이를 갖는 수평 래티스 세그먼트와 교대로 위치한다. 일실시예에서, 수평 래티스 세그먼트의 제1 부분은 제1 물질로 충전되며, 수평 래티스 세그먼트의 제2 부분은 제2 물질로 충전된다. U자형 트랜지스터 안의 각 기둥(pillar)은 U자형 트랜지스터 안의 다른 기둥과 제1 물질에 의해 분리되며, U자형 트랜지스터는 다른 U자형 트랜지스터와 제2 물질에 의해 분리된다. 바람직하기로는, 제1 물질 및 제2 물질은 산화물 함유 물질이다. 다른 실시예에서, 제1 물질은 질화물 함유 물질이며 제2 물질은 산화물 함유 물질이다.
수직 래티스 세그먼트는 제3 깊이까지 에칭된다. 바람직하기로는, 제3 깊이는 제1 깊이보다는 깊고, 제2 깊이보다는 얕다. 일실시예에서, 수직 래티스 세그먼트는 동적 램(디램) 트랜지스터의 게이트를 형성하는 절연체와 전도체로 충전된다.
일실시예에서, 본 발명은 반도체 구조물을 포함한다. 이 구조물은 반도체 기판 및 반도체 기판 안으로 형성된 게이트 라인 래티스를 포함한다. 래티스는 래티스의 세그먼트에 의해 서로 분리된 비 게이트(non-gate) 라인 영역의 어레이를 결정한다. 어레이는 제1 축을 따르는 제1 피치와 제1 축에 대해 실질적으로 직각인 제2 축을 따르는 제2 피치를 갖는다. 제2 피치는 제1 피치보다 약 2배 크다. 비 게이트 라인 영역은 연직으로 연장된 소스/드레인 영역을 구비한다.
다른 실시예에서, 본 발명은 메모리 장치 구조를 포함한다. 이 구조는 반도체 기판 및 반도체 기판 안으로 에칭된 게이트 라인을 포함한다. 이 구조는 연직으로 연장된 제1 소스/드레인 영역 및 연직으로 연장된 제2 소스/드레인 영역을 더 포함하며, 기판으로부터 형성된 두 영역 모두 게이트 라인에 의해 적어도 부분적으로 둘러싸인다. 소스/드레인 영역은 게이트 라인을 통해 서로 게이트방식으로(gatedly) 연결된다. 메모리 저장 장치는 제1 소스/드레인 영역에 전기적으로 연결된다. 디지트 라인은 제2 소스/드레인 영역에 전기적으로 연결된다.
본 발명의 일측면에 따르면, 집적 회로용 트랜지스터를 형성하는 방법은 U자형 실리콘 기둥 쌍 및 U자형 실리콘 기둥 쌍을 에워싸는 에칭된 영역을 형성하기 위해 반도체 기판을 에칭하는 단계를 포함하며, 실리콘 기둥 쌍은 제1 기둥과 제2 기둥을 구비한다. 이 방법은 제1 기둥에 제1 소스/드레인 영역을 형성하는 단계 및 제2 기둥에 제2 소스/드레인 영역을 형성하는 단계를 더 포함한다. 이 방법은 에칭된 영역의 적어도 일부분에 게이트 라인을 형성하는 단계를 더 포함하며, 게이트 라인은 제1, 제2 기둥을 적어도 부분적으로 에워싸며, 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 게이트 라인의 적어도 일부는 U자형 트랜지스터를 형성한다.
다른 측면에 따르면, 반도체 장치를 형성하는 방법은 반도체 기판 안으로 제1 깊이까지 제1 트렌치 세트를 에칭하는 단계를 포함한다. 이 방법은 반도체 기판 안으로 제2 깊이까지 제2 트렌치 세트를 에칭하는 단계를 더 포함하며, 제1 트렌치 세트는 제2 트렌치 세트와 실질적으로 평행하며, 제1 트렌치 세트와 제2 트렌치 세트는 반도체 기판 내에서 서로 교대로 위치하며 분리된다. 이 방법은 반도체 기판 안으로 제3 깊이까지 제3 트렌치 세트를 에칭하는 단계를 더 포함하며, 제3 트렌치 세트는 제1 트렌치 세트 및 제2 트렌치 세트와 실직적으로 직각이다. 제1, 제2 및 제3 트렌치 세트는 연직으로 연장된 기둥의 어레이를 결정하며, 연직으로 연장된 기둥의 어레이는 연직으로 연장된 소스/드레인 영역을 구비한다. 게이트 라인은 제3 트렌치 세트의 적어도 일부분 안에 형성되며, 게이트 라인 및 연직 소스/드레인 영역은 소스/드레인 영역의 쌍이 트랜지스터 채널을 통해 서로 연결되는 다수의 트랜지스터를 형성한다.
다른 측면에 따르면, 메모리 어레이를 형성하는 방법은 반도체 기판 상에서 교대로 위치하는 제1 라인 및 제1 갭의 제1 패턴을 형성하기 위하여 반도체 기판에 장치 마스크를 적용하는 단계를 포함한다. 이 방법은 제1 트렌치 세트를 형성하기 위해 반도체 기판을 처리하는 단계를 더 포함하며, 제1 트렌치 세트는 반도체 기판에서 제1 갭에 의해 결정된 영역의 적어도 일부분 내에서 형성된다. 이 방법은 제1 트렌치 세트를 형성한 후에 반도체 장치에 주변 마스크를 적용하는 단계를 더 포함하며, 주변 마스크는 주변의 인접한 어레이 영역을 보호한다. 이 발명은 제1 트렌치 세트와 실질적으로 평행한 제2 트렌치 세트를 형성하기 위해 반도체 기판을 처리하는 단계를 더 포함하며, 제2 트렌치 세트는 반도체 기판에서 어레이 영역의 적어도 일부분 내에서 형성된다. 이 방법은 제2 트렌치 세트를 형성한 후에 반도체 기판 위에 교대로 위치하는 제2 라인과 제2 갭의 제2 패턴을 형성하기 위해 반도체 장치에 워드라인 마스크를 적용하는 단계를 더 포함하며, 제2 라인 및 제2 갭은 제1 라인 및 제1 갭의 경로와 교차하며, 제3 트렌치 세트를 형성하기 위해 반도체 기판을 처리하는 단계를 더 포함하며, 제3 트렌치 세트는 반도체 기판에서 제2 갭에 의해 결정된 영역의 적어도 일부분 내에서 형성되고, 보호된 주변에서는 형성되지 않는다.
다른 측면에 따르면, 반도체 구조물 내에 다수의 U자형 트랜지스터를 형성하는 방법은 다수의 제1 트렌치에 의해 각 U자형 트랜지스터의 제1 기둥과 제2 기둥을 분리시키는 단계 및 제1 트렌치 보다 반도체 기판 안으로 더 깊게 연장된 다수의 제2 트렌치에 의해 각 U자형 트랜지스터를 인접한 U자형 트랜지스터와 분리시키는 단계를 포함한다.
다른 측면에 따르면, 집적 회로는 반도체 기판, 및 반도체 기판 내에 형성된 제1, 제2 U자형 트랜지스터를 구비한다. 제1 및 제2 U자형 트랜지스터는 제1, 제2 U자형 트랜지스터보다 반도체 기판 안으로 더 깊게 연장된 제1 트렌치에 의해 분리된다. 반도체 구조물은 제1, 제2 U자형 트랜지스터를 제3, 제4 U자형 트랜지스터와 분리시키는 제2 트렌치를 더 포함하며, 제2 트렌치는 제1 트렌치보다 더 얕게 반도체 기판 안으로 연장된다.
다른 측면에 따르면, 메모리 셀은 반도체 기판, 및 반도체 기판 내에 형성된 U자형 트랜지스터를 구비한다. U자형 트랜지스터는 제1 기둥과 제2 기둥을 포함하며, 제1 기둥과 제2 기둥은 반도체 기판 안으로 연장된 트렌치에 의해 분리된다. 반도체 구조물은 제1 기둥에 연결되는 메모리 저장 장치, 및 제2 기둥에 연결되는 디지트 라인을 더 포함한다.
다른 측면에 따르면, 반도체 구조물은 다수의 돌출부 칼럼(column)을 포함한다. 각 돌출부는 소스, 드레인, 및 채널을 포함한다. 반도체 구조물은 칼럼들을 서로 분리시키는 다수의 워드라인 갭을 더 포함한다. 이 구조물은 워드라인 갭의 일부분 내에 형성된 다수의 게이트 라인들을 더 포함한다. 각 게이트 라인은 칼럼의 하나를 적어도 부분적으로 에워싼다.
다른 측면에 따르면, 전자 장치는 단부벽에 의해 연결된 반대편의 측면 위에 제1 U자형 표면 및 제2 U자형 표면을 갖는 적어도 하나의 U자형 반도체 구조물을 포함한다. 제1 U자형 표면과 제2 U자형 표면은 실질적으로 평행하다. U자형 반도체 구조물은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다. 이 전자 장치는 제1 U자형 표면을 따라 형성된 제1 채널 및 제2 U자형 표면을 따라 형성된 제2 채널을 더 포함한다. 이 전자 장치는 두 U자형 표면과 모두 면하는 게이트 라인 및 각 단부벽에 바로 인접한 필드 아이솔레이션(isolation) 요소를 더 포함한다.
다른 측면에 따르면, 메모리 셀을 형성하는 방법은 제1 U자형 표면 및 제2 U자형 표면을 갖는 적어도 하나의 U자형의 트랜지스터를 형성하기 위해 반도체 기판을 에칭하는 단계를 포함한다. 제1 U자형 표면과 제2 U자형 표면은 실질적으로 평행하다. U자형 트랜지스터는 제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 게이트 라인을 포함하며, 제1 소스/드레인 영역과 제2 소스/드레인 영역은 반도체 기판 내에서 형성된다. 이 방법은 제1 U자형 표면을 따라서 반도체 기판 내에서 제1 채널을 형성하는 단계와, 제2 U자형 표면을 따라서 반도체 기판 내에서 제2 채널을 형성하는 단계를 더 포함한다. 이 방법은 제1 채널 및 제2 채널 각각에 면하는 게이트 라인을 형성하는 단계를 더 포함한다.
다른 측면에 따르면, 반도체 구조물을 형성하는 방법은 반도체 기판 내에서 워드라인 트렌치 세트를 에칭하는 단계, 및 반도체 기판 내에서 깊은 트렌치 세트를 에칭하는 단계를 포함한다. 제2 트렌치 세트가 가로지르며, 워드라인 트렌치 세트와 함께 그리드(grid)를 생성하며, 워드라인 트렌치 세트 및 깊은 트렌치 세트는 반도체 기판 내에서 다수의 돌출부를 결정한다. 이 방법은 각 돌출부 내에서 강하게 도핑된 영역과 약하게 도핑된 영역을 정하는 단계, 워드라인 트렌치 세트 안으로 게이트 물질을 퇴적하는 단계, 및 돌출부의 측벽에 게이트 전극을 형성하는 게이트 물질을 스페이서 에칭하는 단계를 더 포함한다.
다른 측면에 따르면, 반도체 구조물은 반도체 기판, 및 반도체 기판 안으로 에칭된 워드라인 트렌치 세트 및 깊은 트렌치 세트에 의해 둘러싸인 U자형 돌출부를 포함한다. U자형 돌출부는 제1 기둥 및 제2 기둥을 포함한다. 제1 기둥과 제2 기둥은 반도체 기판 안으로 연장된 얕은 트렌치 세트의 얕은 트렌치에 의해 분리되며, 제1 기둥과 제2 기둥은 에워싸는 트렌치 위로 연장된 상단에 위해 연결된다. 이 구조물은 제1 기둥의 최상단부에 형성된 제1 소스/드레인 영역, 제2 기둥의 최상단부에 형성된 제2 소스/드레인 영역, 및 워드라인 트렌치 세트에 형성된 게이트 구조물을 더 포함한다. 제1, 제2 기둥의 상부와 하부는 U자형 돌출부의 반대편 측면에 U자형 채널을 형성한다. U자형 채널은 워드라인 트렌치 세트에 형성된 게이트 구조물과 면한다.
기판 위에 형성된 래티스와 어레이 반도체 구조물은 워너 주엔글링의 2004년 5월 26일에 출원된 미국특허출원 제10/855,429호(대리인 관리번호 MI22-2456)인 반도체 구조물, 메모리 장치 구조, 및 반도체 구조물을 형성하는 방법에 개시되어 있다.
본 발명을 요약하기 위해, 본 발명의 특정 측면, 장점 및 새로운 특징이 여기에 설명되었다. 본 발명의 특정 실시예에 의해서만 이러한 모든 장점이 이루어지지는 않는다는 것을 이해할 것이다. 따라서, 본 발명은 여기서 지시되고 제안될 수 있는 것처럼 필연적으로 얻어지는 다른 장점 없이 여기서 지시되어 하나의 장점 또는 장점의 그룹을 성취하거나 최적화하는 방법으로 구체화되고 실행될 수 있다.
도면의 간단한 설명
본 발명의 다양한 특징을 제공하는 일반적인 구조가 도면을 참조하여 설명된다. 도면 및 관련된 설명은 본 발명의 실시예를 설명하기 위한 것으로서, 본 발명의 범위가 이에 제한되는 것은 아니다. 도면에서 도면부호는 재사용되어 재참조된 요소들을 일치시킨다.
도1은 트랜지스터의 어레이가 형성될 수 있는 반도체 장치의 일실시예에 대한 사시도이다. A-A선을 따라 절단하여 도시한 단면은 이 반도체 장치의 제1 단면을 보여주며, B-B선을 따라 절단하여 도시한 단면은 이 반도체 장치의 제2 단면을 보여준다.
도2는 추가 반도체 처리 층의 형성 후에 반도체 장치의 일실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도3은 도2에 도시된 장치에 적용하기 위한 포토 마스크의 일실시예에 대한 평면도이다.
도4는 도3의 포토 마스크가 적용되어 하드 마스크 층을 패턴화하도록 전달된 후에 도2에 도시한 장치의 실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도5는 패턴을 산화물 층 안으로 전달하고 하드 마스크를 제거한 후에 도4에 도시한 장치의 일실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도6은 스페이서 물질의 블랭킷 층의 퇴적 후에 도5에 도시한 장치의 실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도7은 스페이서 에칭 후에 도6에 도시한 장치의 실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도8은 제1 트렌치 세트의 형성 후에 도7에 도시한 장치의 실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도9는 제1 트렌치 세트를 충전한 후에 도8에 도시한 장치의 실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도10은 도9에 도시한 장치에 적용되는 포토 마스크의 일실시예에 대한 평면도이다.
도11은 최상부 산화물의 제거 후에 도9에 도시한 장치의 실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도12는 제2 트렌치 세트의 형성 후에 도11에 도시한 장치의 실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도13은 제2 트렌치 세트와 접점 트렌치를 충전한 후에 도12에 도시한 장치의 실시예를 A-A선을 절단하여 접점 트렌치를 함께 도시한 단면도이다.
도14는 표면을 평탄화한 후에 도13에 도시한 장치의 실시예를 A-A선을 따라 절단하여 도시한 단면도이다.
도15는 도14에 도시한 장치의 실시예에 대한 사시도이다.
도16은 도14와 도15에 도시한 장치에 적용되는 포토 마스크의 일실시예에 대한 평면도이다.
도17은 도16의 포토 마스크가 하드 마스크 층을 패턴화하도록 적용된 후에 도15에 도시한 장치의 실시예를 B-B선을 따라 절단하여 도시한 단면도이다.
도18은 제1, 제2 트렌치 세트에 직각인 제3 트렌치 세트의 형성 후에 도17에 도시한 장치의 실시예를 B-B선을 따라 절단하여 도시한 단면도이다.
도19는 게이트 유전체 및 게이트 전극 층의 형성 후에 도18에 도시한 장치의 실시예를 B-B선을 따라 절단하여 도시한 단면도이다.
도20은 스페이서 에칭 및 게이트 전극층과 유전체 층에 대한 리세싱(recessing) 후에 도19에 도시한 장치의 실시예를 B-B선을 따라 절단하여 도시한 단면도이다.
도21은 새부리(bird's beaks)를 형성하기 위해 장치를 재산화하고 리세스된(recessed) 게이트 전극 및 게이트 유전체 층의 최상부에 절연 스페이서를 형성한 후에 도20에 도시한 장치의 실시예를 B-B선을 따라 절단하여 도시한 단면도이다.
도22는 금속 층을 퇴적하고 자기 정렬된 실리사이드화 공정을 수행한 후에 도21에 도시한 장치의 실시예를 B-B선을 따라 절단하여 도시한 단면도이다.
도23은 제3 트렌치 세트를 충전하고 표면을 평탄화한 후에 도22에 도시한 장치의 실시예를 B-B선을 따라 절단하여 도시한 단면도이다.
도24는 도23에 도시한 장치의 일실시예에 대한 개략적인 평면도이다.
도25는 도23 및 도24에 도시한 트랜지스터의 U자형 돌출부 및 트렌치들의 사시도로서, 편의상 충전물은 생략되었다.
도26은 U자형 트랜지스터의 일실시예의 단면도로서, n+ 소스 및 드레인 영역, p- 채널, 및 게이트 전극의 상대 위치를 보여준다.
도27은 마이크로프로세서와 메모리 장치 사이의 통신을 설명하는 개념도이다.
도28은 다수의 워드라인 및 디지트 라인을 포함하는 메모리 어레이의 회로도이다.
도29는 메모리 어레이의 일부분에 대한 개략적인 단면도이다.
도30은 바람직한 실시예로 사용하기 위한 워드라인의 실시예를 도시한 메모리 어레이의 일부분에 대한 개략적인 평면도이다.
도31은 바람직한 실시예로 사용하기 위한 워드라인의 다른 실시예를 도시한 메모리 어레이의 일부분에 대한 개략적인 평면도이다.
도32는 워드라인의 또 다른 실시예를 도시한 메모리 어레이의 일부분에 대한 개략적인 평면도이다.
도33은 도32의 A-A선을 따라 절단하여 도시한 3면 트랜지스터의 단면도이다.
도34는 도32의 B-B선을 따라 절단하여 도시한 단면도이다.
도35는 도32의 C-C선을 따라 절단하여 도시한 단면도로서, 3면 트랜지스터를 위한 반전된 U자형 게이트 층을 보여준다.
바람직한 실시예의 상세한 설명
메모리 어레이, 워드라인(wordline), 트랜지스터 등의 구조물과 같은 반도체 구조물에서 사용하기 위한 장치가 개시된다.
도1은 트랜지스터가 형성될 수 있는 제조 과정의 반도체 장치(100)에 대한 사시도이다. 일실시예에서, 장치(100)는 메모리 어레이를 구비한다. 장치(100)는 모든 다양한 적절한 물질을 구비하는 반도체 기판(110)을 포함한다. 반도체 기판(110)은 이 분야에서 일반적으로 사용되는 반도체 구조물 및/또는 그 위에 제조된 다른 층들 또는 모든 도핑된 실리콘 플랫폼을 포함할 수 있다. 도시된 반도체 기판(110)은 본질적으로 도핑된 단결정 실리콘 웨이퍼를 구비하지만, 당업자는 다른 배열에서 반도체 기판(110)은 반도체 장치의 다른 활성 또는 작동 부분을 포함하는 다른 형태의 반도체 층을 구비할 수 있다는 것을 이해할 수 있을 것이다.
선택적인 실시예에서, 에피택셜 층(104)이 기판(110) 위에서 성장한다. 에피택셜 층(104)은 웨이퍼의 결정 구조물을 연장시키는 에피택셜 성장 공정에 의해 기판(110) 위에서 성장한 반도체 층(예를 들면, 실리콘)이다. 일실시예에서, 에피택셜 층(104)은 약 2 ㎛ 내지 약 6 ㎛의 범위 내의 두께를 갖는 것이 바람직하며, 약 3 ㎛ 내지 약 5 ㎛의 범위 내의 두께를 갖는 것이 더욱 바람직하다. 에피택셜 층(104)이 후술하는 에칭 단계에 앞서 상기 기판(110) 위에 성장하는 경우에, 에피택셜 층(104)은 기판(110)의 부분으로 여겨질 것이다. 이하 도26의 설명에서 이해될 수 있는 것처럼, 에피택셜 층(104)은 형성될 트랜지스터의 활성 영역으로 역할하도록 도핑된 배경 기판의 도전형(conductive type)과 반대인 도전형으로 강하 게(heavily) 도핑될 수 있다.
A-A선을 따라 장치(100)를 절단하여 형성된 평면을 도시한 도면은 반도체 장치(100)의 제1 단면을 보여주며, B-B선을 따라 장치(100)를 절단하여 형성된 평면을 도시한 도면은 반도체 장치(100)의 제2 단면을 보여준다.
도2는 장치(100)의 제1 단면을 도시한 단면도이다. 도2에 도시된 바와 같이, 반도체 장치(100)는 기판(110)과 선택적 에피택셜 층(104) 위에 형성된 물질(210)의 층을 더 구비한다.
바람직하기로는, 물질(210)은 기판(110) (실리콘) 및 실리콘 질화물에 대하여 선택적으로 에칭될 수 있으며, 기판(110) 및 실리콘 질화물은 물질(210)에 대하여 각각 선택적으로 에칭될 수 있다.
일실시예에서, 물질(210)은 예를 들어 실리콘 이산화물과 같은 산화물을 구비하는데, 바람직하기로는 약 1,000 Å 내지 약 5,000 Å의 범위 내의 두께를 갖는 것이 바람직하며, 약 2,000 Å 내지 3,000 Å의 범위 내의 두께를 갖는 것이 더욱 바람직하다. 물질(210)은 예를 들어 화학기상성장법(CVD) 또는 물리적기상성장법(PVD)과 같은 적절한 퇴적 공정을 이용하여 퇴적될 수 있다.
본 발명의 일실시예에 따라, 반도체 장치(100)는 산화물 층(210) 위에 하드 마스크로서 사용되기에 적합한 물질이 층을 이루어 형성된 하드 마스크(212)를 더 구비한다. 바람직한 실시예에서, 하드 마스크(212)는 비정질 탄소를 구비한다. 다른 실시예에서, 하드 마스크(212)는 티이오에스(TEOS : tetraethylothosilicate), 다결정 실리콘, Si3N4, SiO3N4, SiC, 또는 모든 다른 적절한 하드 마스크 물질을 구비할 수 있다. 하드 마스크(212)의 물질은 적절한 퇴적 공정을 이용하여 퇴적될 수 있는데, 예를 들어 화학기상성장법 또는 물리적기상성장법이 사용될 수 있다. 다른 실시예에서, 하드 마스크(212)의 물질은 포토리소그래피 과정에서 사용되는 포토레지스트이다.
도3은 장치(100)에 적용되어 하드 마스크(212)의 층을 패턴화하는 장치 마스크인 포토 마스크(300)의 일부를 도시한다. 포토 마스크(300)의 어두운 부분은 리소그래피와 에칭 기술이 적용된 후에 하드 마스크(212)의 물질이 남겨질 영역을 나타내며, 어둡지 않은 부분은 하드 마스크(212)의 물질이 제거될 영역을 나타낸다. 마스크(300)는 갭(gap)(304)들에 의해 서로 분리된 떨어진 라인(line)(302)들의 패턴을 형성한다. 라인(302)들과 갭(304)들은 수평 방향을 따라서 연장된다.
일실시예에서, 라인(302)은 약 1100 Å 내지 약 1300 Å의 폭을 가지며, 갭(304)은 약 700 Å 내지 약 900 Å의 폭을 갖는다.
바람직하기로는, 마스크(300)는 접점(contact) 갭(306)들을 더 구비하는데, 접점 갭(306)은 갭(304)보다 더 큰 폭을 가지며 수평 방향으로 연장된다. 일실시예에서, 접점 갭(306)은 장치(100) 상에서 예를 들어 워드라인 접점과 같은 접점의 배치를 위한 영역을 제공하는데, 이하 도30에 대한 설명으로부터 더욱 잘 이해할 수 있을 것이다.
도4는 포토 마스크(도3의 300)가 적용되어 하드 마스크(212)의 층을 패턴화한 후의 장치(10)를 제1 단면과 동일한 단면으로 도시한 것이다. 도4에 도시된 바와 같이, 하드 마스크(212)는 마스크(도3의 300)의 라인(302)들이 형성하는 곳의 기판(110)의 영역 위에 남겨진다. 하지만, 하드 마스크(212)는 마스크(300)의 갭(304)들이 형성하는 곳의 기판(110)의 위의 영역으로부터 제거된다.
하드 마스크(212)는 잘 알려진 포토리소그래피 및 에칭 공정을 이용하여 패턴화될 수 있다. 예를 들어, 일부 실시예에서, 포토레지스트(photoresist)는 포토레지스트 블랭킷(blanket) 층으로서 장치(100) 위에 퇴적되고 레티클(reticle)을 통한 방사(radiation)에 노출된다. 이 노출 후에, 포토레지스트 막은 하드 마스크(212)의 표면 위에 포토레지스트 마스크(도3의 300)를 형성하고, 하드 마스크(212)는 마스크(300)를 통해 에칭되어 갭(304) 내에서 장치(110)의 산화물(210)을 노출시킨다. 도시된 실시예에서, 하드 마스크(212) 또는 앞선 포토 마스크(300)의 형태는 등방성 에칭에 의해 줄어들고, 형태 사이의 갭은 넓어진다.
도5는 도4의 장치(100)에서 산화물(210)을 에칭하고 하드 마스크(212)를 제거한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다.
일부 실시예에서, 산화물(210)은 예를 들어 이온 밀링, 반응성 이온 에칭(RIE : Reactive Ion Etching), 또는 화학 에칭과 같은 공정을 이용하여 에칭된다. 만일 (RIE를 포함하는) 화학 에칭을 수반하는 에칭 공정이 선택되면, 예를 들어 CF4와 같은 잘 알려진 다양한 모든 에천트(etchant)가 사용될 수 있다.
도5에 도시된 바와 같이, 에칭 공정은 기판(110) 마스크(도3의 300) 또는 하드 마스크(도4의 212)가 갭(304)들을 형성하는 곳의 기판(110) 위의 영역 내의 산 화물(210)을 에칭하고, 기판(110)을 노출시킨다. 산화물(210)은 마스크(도3의 300) 또는 하드 마스크(도4의 212)가 라인(302)들을 형성하는 곳의 기판(110)의 영역 위 부분이 남겨진다.
도6은 도5의 장치(100)에서 산화물(210) 위로 스페이서 물질(602)의 층을 형성한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다. 바람직하기로는, 스페이서 물질(602)은 갭(304)들의 약 1/2 내지 1/3을 충전한다. 바람직하기로는, 스페이서 물질(602)은 기판(110) (실리콘) 및 산화물(210)에 대하여 선택적으로 에칭될 수 있으면, 기판(110) (실리콘) 및 산화물(210)은 스페이서 물질(602)에 대하여 각각 선택적으로 에칭될 수 있다. 일실시예에서, 스페이서 물질(602)의 층은 예를 들어 실리콘 질화물과 같은 질화물 함유 물질을 구비할 수 있는데, 약 150 Å 내지 약 250 Å의 범위 내의 두께를 갖는 것이 바람직하며, 약 180 Å 내지 약 220 Å의 범위 내의 두께를 갖는 것이 더 바람직하다. 스페이서 물질(602)은 예를 들어 화학기상성장법(CVD) 또는 물리적기상성장법(PVD)과 같은 적절한 모든 퇴적 공정을 이용하여 퇴적될 수 있다.
도7은 도6의 장치(100)에서 스페이서(702)들을 형성한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다. 일실시예에서, 이방성 에칭이 수평 표면을 선택적으로 제거하고, 잘 알려진 스페이서 에칭 공정에서 스페이서 물질(602)을 스페이서(702)들로 패턴화한다. 스페이서(702)들은 갭(304)들 내에서 형성되어 갭(304)들을 좁힌다. 스페이서(702)들은 갭(304)들의 측면 내부 주변을 따라 수평 방향으로 길게 연장되며, 바람직하기로는 약 150 Å 내지 약 250 Å의 범위 내의 폭을 가지며, 더 바람직하기로는 약 180 Å 내지 약 220 Å의 범위 내의 폭을 갖는다.
도8은 도7의 장치(100)에서 실리콘 기판(110) 안으로 다수의 얕은 트렌치인 제1 트렌치(trench)(800)들을 에칭한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다. 제1 트렌치(800)는 예를 들어 이온 밀링, 반응성 이온 에칭(RIE), 또는 화학 에칭과 같은 공정을 이용하여 갭(304)에서 실리콘 기판(110) 안으로 에칭된다. 만일 (RIE를 포함하는) 화학 에칭을 수반하는 에칭 공정이 선택되면, 예를 들어 Cl2와 같이 잘 알려진 모든 다양한 에천트가 사용될 수 있다.
제1 트렌치(800)는 약 2,700 Å 내지 약 3,300 Å의 범위 내의 깊이를 갖는 것이 바람직하며, 약 2,850 Å 내지 약 3,150 Å의 범위 내의 깊이를 갖는 것이 더 바람직하다. 제1 트렌치(800)는 약 170 Å 내지 약 430 Å의 범위 내의 폭을 갖는 것이 바람직하며, 약 200 Å 내지 약 400 Å의 범위 내의 폭을 갖는 것이 더 바람직하다. 제1 트렌치(800)는 장치(100)의 수평방향으로 길게 연장된다. 도3을 참조하라.
도9는 도8의 장치(100)에서 물질(900)의 층을 퇴적하여 제1 트렌치(800)를 충전한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다. 물질(900)은 예를 들어 화학기상성장법(CVD) 또는 물리적기상성장법(PVD)와 같은 모든 적절한 퇴적 공정을 이용하여 퇴적될 수 있다. 바람직하기로는, 물질(900)은 기판(110) (실리콘) 및 스페이서(702)에 대하여 선택적으로 에칭될 수 있다. 일실시예에서, 물질 (900)은 예를 들어 실리콘 산화물과 같은 산화물을 구비한다.
제2 실시예에서, 바람직하기로 물질(900)은 기판(110) (실리콘) 및 산화물(210)에 대하여 선택적으로 에칭될 수 있으며, 기판(110) (실리콘) 및 산화물(210)은 물질(900)에 대하여 각각 선택적으로 에칭될 수 있다. 제2 실시예에서, 물질(900)은 예를 들어, 실리콘 질화물과 같은 질화물을 구비한다. 제2 실시예를 이해하기 위하여 도32 내지 도35에 대한 설명을 참조하라.
도10은 도9의 장치(100)에 적용할 주변 마스크인 제2 포토 마스크(1000)을 도시한다. 상술한 바와 같이, 전형적인 마스킹 공정이 이용된다. 일실시예에서, 장치(100)에 하드 마스크 물질의 층을 퇴적한 후에, 통상적인 포토리소그래피 및 에칭 기술이 적용되어 하드 마스크를 에칭한다. 포토 마스크(1000)의 어두운 부분은 통상적인 포토리소그래피 및 에칭 기술을 적용한 후에 하드 마스크 층이 남는 영역을 나타낸다. 남겨진 하드 마스크 층은 장치(100)의 주변을 추가 공정으로부터 보호한다.
포토 마스크(1000)의 어둡지 않은 부분은 통상적인 포토리소그래피 및 에칭 기술이 하드 마스크 층을 제거하는 영역을 나타낸다. 마스크(1000)의 어둡지 않은 부분에 의해 정해진 이 영역 내에서 장치(100)의 표면으로부터의 하드 마스크 층 제거는 마스크(1000)의 어둡지 않은 부분에 의해 정해진 이 영역 내에서 장치(100)의 추가 공정이 가능하도록 한다.
바람직하기로는, 마스크(도3의 300)의 폭은 마스크(1000)의 개구의 폭보다 더 좁고, 마스크(도3의 300)의 길이는 마스크(1000)의 개구의 길이보다 더 짧다.
도11은 도9의 장치(100)에서 산화물(210)을 제거한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다. 산화물(210)이 제거됨으로써 제1 트렌치(800)들 사이에 갭(1100)들이 형성된다. 산화물(210)은 예를 들어 반응성 이온 에칭(RIE)과 같은 공정을 이용하여 기판(110)의 표면까지 아래로 에칭된다. RIE는 물리 및 화학 성분을 모두 구비하는 방향성을 갖는 이방성 이칭이다. RIE에서 사용되는 물리 에칭 공정의 예로는 스퍼터(sputter) 에칭이 있다.
도11에 도시된 바와 같이, 제2 스페이서(1102)가 산화물 제거에 의해 남겨진 갭(1100)에서 스페이서(702) 옆에 형성되는 것이 바람직하다. 일실시예에서, 제2 스페이서(1102)는 예를 들어 실리콘 질화물과 같은 질화물-함유 물질을 구비하며, 약 360 Å 내지 약 440 Å의 범위 안의 두께를 갖는 것이 바람직하며, 약 380 Å 내지 약 420 Å의 범위 안의 두께를 갖는 것이 더 바람직하다.
일실시예에서, 이방성 에치와 같은 공정이 장치(100)의 표면에 퇴적된 질화물 함유 물질의 층으로부터 제2 스페이서(1102)를 형성한다. 이 공정은 상술한 스페이서(702)를 형성하는 공정과 유사하다. 제2 스페이서(1102)는 스페이서(702)의 측면과 갭(1100)의 내부에 형성되어 갭(1100)을 좁힌다. 제2 스페이서(1102)는 갭(1100)의 약 1/20 내지 2/3를 충전하는 것이 바람직하며, 갭(1100)은 좁혀져서 바람직하기로는 약 360 Å 내지 약 440 Å의 범위 안의 폭을 가지며, 더욱 바람직하기로는 약 380 Å 내지 약 420 Å의 범위 안의 폭을 갖는다. 제2 스페이서(1102)들은 갭(1100)의 측면 내부의 주변을 따라 수평 방향으로 길게 연장된다.
도12는 도11에서 다수의 깊은 트렌치인 제2 트렌치(1200)들을 에칭한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다. 제2 트렌치(1200)는 실리콘 기판(110)을 선택적으로 에칭하고 산화물과 질화물 물질들을 에칭하지 않는 바람직하기로는 예를 들어 이온 밀링, 또는 반응성 이온 에칭(RIE)과 같은 방향성을 갖는 공정을 이용하여 갭(1100)에서 실리콘 기판(110) 안으로 에칭된다.
제2 트렌치(1200)들은 약 4,500 Å 내지 약 5,500 Å의 범위 안의 깊이를 갖는 것이 바람직하며, 약 4,750 Å 내지 약 5,250 Å의 범위 안의 깊이를 갖는 것이 더 바람직하다. 제2 트렌치(1200)는 약 170 Å 내지 약 430 Å의 범위 내의 폭을 갖는 것이 바람직하며, 약 200 Å 내지 약 400 Å의 범위 내의 폭을 갖는 것이 더 바람직하다. 제2 트렌치(1200)는 장치의 수평방향으로 길게 연장된다.
바람직하기로는, 도시된 바와 같이, 제2 트렌치(1200)는 제1 트렌치(800)보다 더 깊다.
도13은 도12의 장치(100)에서 제2 트렌치(1200)를 물질(1300)으로 충전한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다. 바람직하기로는, 물질(1300)은 기판(110) (실리콘) 및 실리콘 질화물에 대하여 선택적으로 에칭될 수 있으며, 기판(110)과 실리콘 질화물은 물질(1300)에 대하여 각각 선택적으로 에칭될 수 있다. 일실시예에서, 물질(1300)은 예를 들어 실리콘 이산화물과 같은 산화물을 구비한다. 물질(1300)은 예를 들어 CVD와 같은 모든 적절한 퇴적 공정을 이용하여 퇴적될 수 있으나, 바람직하기로는 스핀 온 글래스(SOG : Spin On Glass) 퇴적을 이용할 수 있다. 물질(1300)은 후술하는 마지막 구조물의 필드 아이솔레이션 요소(field isolation element)로서 기능할 것이다.
또한 도13은 접점 갭(306)에 대한 공정에 의해 형성된 접점 트렌치(1302)를 도시하고 있다. 접점 트렌치(1302)는 상술한 바와 같이 제2 트렌치(1200) 형성에 사용되는 공정 동안 동시에 에칭되고 충전되는 것이 바람직하다.
접점 트렌치(1302)는 약 4,500 Å 내지 약 5,500 Å의 범위 내의 깊이를 갖는 것이 바람직하며, 약 4,750 Å 내지 약 5,250 Å의 범위 내의 깊이를 갖는 것이 더욱 바람직하다. 접점 트렌치(1302)는 약 4F 내지 약 6F의 범위 내의 폭, 또는 U자형 장치의 약 2-3배의 범위의 폭을 갖는 것이 바람직하다. 접점 트렌치(1302)는 장치(100)의 수평방향으로 길게 연장된다.
도14는 도13의 장치(100)에서 장치(100)의 표면을 평탄화한 후의 상태를 제1 단면과 동일한 단면으로 도시한 것이다. 예를 들어 화학적 기계적 평탄화(CMP)와 같은 모든 적절한 평탄화 공정이 사용될 수 있다.
도14에 도시된 바와 같이, 장치(100)는 "벌크(bulk)" 실리콘 기둥(pillars) 쌍(1400)을 구비한다. 도시된 실시예에서 물질(1300)로 충전된 각 제2 트렌치(1200)는 하나의 "벌크" 실리콘 기둥 쌍(1400)을 다음의 "벌크" 실리콘 기둥 쌍(1400)과 분리시킨다. 도시된 실시예에서 물질(900)로 충전된 제2 트렌치(1200)보다 얕은 제1 트렌치(800)는 각 실리콘 기둥 쌍(1400)에서 제1 실리콘 기둥(1402)을 제2 실리콘 기둥(1404)과 분리시킨다.
도15는 도14에 도시한 장치의 사시도이다. 제1 트렌치(800), 제2 트렌치(1200), 접점 트렌치(1302), 및 실리콘 기둥(1400)은 장치(100)의 수평방향으로 길게 연장된다.
도3을 참조하면, 포토 마스크(300)은 라인(302)들 및 장치(100) 안으로 에칭되는 갭(304)들을 결정한다. 상기한 공정 단계를 수행함으로써, 포토 마스크(300)의 라인(302)과 갭(304)의 형상이 위에서 언급한 트렌치(800, 1200) 및 기둥(1402, 1404)를 형성하다. 에칭 공정 동안 실리콘 기판(110)을 보호하는 스페이서의 형성으로 인해, 장치(100)는 마스크(300)의 모든 하나의 라인(302) 및 갭(304)의 형상에 대하여 대략 2개의 기둥(1402, 1404)를 구비한다. 포토 마스크(300)의 동일하고 인접한 형상 사이의 거리는 실리콘 기둥(1402, 1404) 사이의 거리의 약 2배이며, 더욱 밀집된 기둥들은 리소그래피 정의 임계 치수에 대하여 "더블 피치" 또는 "다중 피치"로 불린다.
도16은 도15의 장치(100)에 적용될 워드라인 마스크인 제3 포토 마스크(1600)의 일부를 도시한 것이다. 마스크(1600)는 개구 내에서 분리된 라인(1602)들의 패턴을 형성한다. 라인(1602)들은 갭(1604)들에 의해 서로 분리되어 있다. 라인(1602)들 및 갭(1604)들은 수직방향을 따라 연장된다. 또한 제3 마스크(1600)는 분리된 라인(1602) 및 갭(1604)의 패턴과 어레이-바운딩(bounding) 제2 마스크(1000) 사이의 영역을 형성한다.
도7을 참조하면, 스페이서(702)들은 라인(302)들 내에서 남은 산화물(210)의 열(row)들의 측면과 끝단을 따라서 형성되며, 산화물(210)의 각 열의 끝단 주위에 고리(loop)를 형성한다. 추가적으로, 도11을 참조하면, 제2 스페이서(1102)는 스페이서(702)의 측면과 끝단을 따라서 형성되며, 얕은 제1 트렌치(800) 주위에 고리를 형성한다. 후술하는 에칭 공정 동안, 분리된 라인(1602)들과 갭(1604)들의 패턴을 감싸는 제3 마스크의 영역은 얕은 제1 트렌치(800) 주위의 스페이서(702) 및 제2 스페이서(1102)의 고리가 에칭되어 떨어져 나가도록 한다. 따라서, 상기 스페이서(702, 1102)는 수평방향으로 갭(1100)의 측면 내부 주변을 따라서 길게 연장되어, 라인들을 형성하고, 장치 주변에 고리를 형성하지는 않는다.
도17은 도16의 장치에서 포토 마스크(1600)의 패턴이 아래의 하드 마스크 물질(1700)의 층에 전달된 이후의 상태를 도시한 것이다. 도17은 B-B선을 따라 장치(100)를 절단하여 도시한 단면, 또는 제1 단면에 대해 직각인 제2 단면의 도면을 도시한 것이다.
일실시예에서, 라인의 폭을 포토 마스크 형상의 프린트 가능한 최소 크기인 F보다 더 작게 줄이는 탄소 수축 공정을 이용하여, 라인(1602)은 0.5F의 폭을 갖고, 갭(1604)은 1.5F의 폭을 갖는다. 탄소 수축 공정은 마스크(1600)의 피치(pitch)를 바꾸지 않는다. 포토 마스크(1600)의 어두운 부분인 라인(1602)은 포토리소그래피 및 에칭 기술이 적용된 후 하드 마스크 층이 남는 영역을 나타내며, 어둡지 않은 부분인 갭(도16의 1604) 및 가장자리(도16의 1606)는 하드 마스크 층이 제거되는 영역을 나타낸다.
상술한 바와 같이, 전형적인 마스킹 공정이 사용된다. 하드 마스크 물질(1700)의 층을 퇴적한 후에, 하드 마스크(1700)는 잘 알려진 포토리소그래피 및 에칭 기술을 이용하여 패턴화될 수 있다. 예를 들면, 일부 실시예에서, 장치(100) 위에 블랭킷 층으로서 포토레지스트가 퇴적되고, 포토 마스크(1600)를 통해 방사(radiation)에 노출된다. 이 노출 후, 포토레지스트 막은 하드 마스크(1700)의 표면 위에 포토레지스트 마스크를 형성하게 되며, 하드 마스크(1700)은 장치(100)의 갭 영역(도16의 1604)과 가장자리 영역(도16의 1606) 안에서 기판(110)을 노출 시키도록 에칭된다.
도17에 도시된 바와 같이, 하드 마스크(1700)는 제3 마스크(1600)의 라인(1602)들이 형성하는 기판(110)의 영역 위에 남겨진다. 바람직하기로는, 라인(1602)은 탄소 수축 공정(예를 들어, 등방성 에칭)을 이용하여 폭이 0.5F로 줄어들며, 갭(1604)들은 폭이 1.5F가 되며, 여기서 F는 포토 마스크 형상의 프린트 가능한 최소 크기이다.
도18은 도17의 장치에서 중간 깊이의 워드라인 트렌치인 다수의 제3 트렌치(1800)를 형성하고 하드 마스크(1700)를 제거한 후의 상태를 제2 단면과 동일한 단면으로 도시한 것이다.
제3 트렌치(1800)는 장치(100)의 영역(1604) 안에서 기판(110) 안으로 에칭된다. 실리콘 기판(110)과 위에서 언급한 물질(900, 1300)은 산화물과 벌크 실리콘을 동일한 속도로 에칭하는 모든 건식 에칭을 이용하여 에칭될 수 있다. 다른 실시예에서, 제1 에칭이 실리콘 기판(110)을 에칭하고, 제2 에칭이 위에서 언급한 물질(900, 1300)을 에칭한다. 반대로 제1 에칭이 위에서 언급한 물질(900, 1300)을 에칭하고 제2 에칭이 실리콘 기판(110)을 에칭할 수 있다.
제3 트렌치(1800)은 약 3,600 Å 내지 약 4,400 Å의 범위 내의 깊이를 갖는 것이 바람직하며, 약 3,800 Å 내지 약 4,200 Å의 범위 내의 깊이를 갖는 것이 더 바람직하다. 제3 트렌치(1800)는 약 1.5F의 폭을 갖거나, 또는 약 1450 Å 내지 약 1780 Å의 범위 내의 폭을 갖는 것이 바람직하며, 약 1540 Å 내지 약 1700 Å의 범위 내의 폭을 갖는 것이 더 바람직하다. 제3 트렌치(1800)는 수평면에서 가로로 연장되며, 실질적으로 장치(100)의 제1 트렌치(800)와 제2 트렌치(1200)에 대하여 수직 또는 직각이다.
바람직하기로는, 제3 트렌치(1800)는 제3 트렌치(1800)의 측벽을 따라서 트랜지스터 게이트 전극을 형성할 수 있도록 제1 트렌치(800)보다 깊다. 더욱이, 제3 트렌치(1800)는 워드라인이 사용될 때 제2 트렌치(1200)가 근접하여 분리된 트랜지스터 사이의 아이솔레이션을 제공하도록 제2 트렌치(1200)만큼 깊지는 않은 것이 바람직하다.
장치(100)는 제3 트렌치(1800)들 사이에 형성된 실리콘 기둥(1802)들을 더 구비한다.
도19는 도18의 장치에서 장치(100) 위에 게이트 유전체(1902)를 형성하고 게이트 층(1904)를 형성하는 물질의 층을 퇴적시킨 후의 상태를 제2 단면과 단면으로 도시한 것이다. 일실시예에서, 게이트 유전체(1902)는 실리콘 산화물을 구비하는 게이트 산화물이다. 게이트 유전체(1902)는 약 50 Å 내지 약 70 Å의 범위 내의 두께를 갖는 것이 바람직하며, 약 54 Å 내지 약 66 Å의 범위 내의 두께를 갖는 것이 더욱 바람직하다. 일실시예에서, 게이트 유전체(1902)는 마스크를 통한 에칭에 따르는 반도체 기판(110)의 습식 또는 건식 산화, 또는 유전체 퇴적 기술에 의해 형성될 수 있다.
일실시예에서, 게이트 층(1904)를 형성하는 물질은 예를 들어 폴리실리콘과 같은 게이트 전극 층을 구비하며, 약 1/2F의 두께를 갖는다. 바람직하기로는, 폴리실리콘은 약 540 Å의 두께를 가지며, 약 490 Å 내지 약 510 Å의 범위 내의 두께를 갖는 것이 더 바람직하다. 게이트 층(1904)은 예를 들어 화학기상성장법(CVD) 또는 물리적기상성장법(PVD)와 같은 모든 적절한 퇴적 공정을 이용하여 퇴적될 수 있다.
게이트 층(1904)는 가장자리 영역(도16의 1606)을 에칭함으로써 형성된 트렌치 내에 퇴적되기도 한다.
도20은 도19의 장치(100)에서 워드라인(2000)을 형성하는 스페이서 에칭과 게이트 층(1904) 및 게이트 유전체(1902)의 에칭 및 리세싱(recess) 공정 후의 상태를 제2 단면과 동일한 단면으로 도시한 것이다. 스페이서 에칭은 워드라인(2000)들을 제3 트렌치(1800)의 바닥에서 분리시키기도 한다.
워드라인(2000)을 형성하기 위해 게이트 층(1904)과 게이트 유전체(1902)를 리세싱하는 공정은 실리콘 기둥(1802)의 상부 측면 부분(2002)을 노출시킨다. 리세스(recess)는 약 900 Å 내지 약 1100 Å이거나, 제3 트렌치(1800) 깊이의 약 1/3이다.
도21은 도20의 장치(100)에서 장치(100)를 재산화하고 게이트 아이솔레이션 스페이서(2102)을 형성한 후의 상태를 제2 단면과 단면으로 도시한 것이다.
일부 실시예에서, 이 공정 단계는 게이트 유전체(1902)의 손상을 야기할 수 있다. 재산화 공정은 노출된 구석(기둥의 최상부와 제3 트렌치(1800)의 바닥)에서 게이트 유전체(1902)의 적어도 손상된 일부를 복구할 수 있다. 재성장한 게이트 산화물 물질(2100)은 트랜지스터들의 활성 영역을 게이트 전극의 하이 필드 구석에서 워드라인(2000)과 격리시키며, 재산화 공정의 완료 후에 독특한 새의 부리 형상을 형성한다. 워드라인(2000)은 게이트 전극 또는 게이트 층이다. 일측면에서, 재산화는 기판(110)의 습식 또는 건식 산화, 또는 다른 일반적인 산화 기술에 의해 이루어진다. 일실시예에서, 게이트 층(1904) 위에 형성된 재성장한 게이트 산화물 물질(2100)은 게이트 층(1904)으로부터 다시 에칭된다.
도21에 도시된 바와 같이, 게이트 아이솔레이션 스페이서(2102)는 실리콘 기둥(1802)의 노출된 상부 측면 부분(2002) 위에 형성된다. 게이트 아이솔레이션 스페이서(2102)는 예를 들어, 실리콘 질화물과 같은 질화물 함유 물질을 구비하며, 상술한 스페이서(702)를 형성하는 공정과 유사한 공정을 통해 형성된다. 게이트 아이솔레이션 스페이서(2102)는 워드라인(2000)보다 작으며, 게이트의 하이 필드 구석에서 보호를 강화하여, 전류 누설을 줄이거나 보호하며 이후의 살리사이드(salicide) 공정으로부터 소스/드레인에 대한 게이트의 쇼트를 막는다. 게이트 아이솔레이션 스페이서(2102)를 형성하는 공정은 워드라인(2000)들 사이의 갭을 제3 트렌치(1800)의 바닥에서 질화물 함유 물질로 충전하기도 한다.
도22는 도21에서 전도성 층(2200)을 형성한 후의 상태를 제2 단면과 동일한 단면으로 도시한 것이다.
일실시예에서, 워드라인(2000)은 전도성 층(2200)을 형성하도록 살리사이드된다(salicide)(자기 정렬된 실리사이드화(silicidation)이다). 금속층은 퇴적된 블랭킷이며, 풀림(anneal) 단계는 기둥의 최상부 위와 워드라인(2000)의 노출된 표면 위와 같이 금속이 실리콘과 접촉하는 곳에서 실리사이드화를 야기한다. 일실시예에서, 전도성 층(2200)을 형성하는 실리사이드 물질은 실리콘 및 예를 들어 텅스텐, 티타늄, 루테늄, 탄탈륨, 코발트 및 니켈과 같은 금속을 구비하며, 약 100 Å 내지 300 Å 사이의 두께를 갖는 것이 바람직하며, 약 190 Å 내지 210 Å 사이의 두께를 갖는 것이 더 바람직하다. 선택적 금속 에칭은 잉여의 금속 및 실리콘과 접촉하지 않는 금속을 제거한다.
금속 실리사이드는 워드라인을 따라서 바깥쪽으로 전도성을 증가시키는 자기 정렬된 스트래핑(strapping) 층(전도성 층(2200))을 형성한다. 또한 금속 실리사이드는 소스와 드레인 접점을 제공하는 기둥(1802)의 최상부 위에 형성되는데, 이에 대해서는 도29 이하의 설명으로부터 보다 더 잘 이해할 수 있을 것이다. 선택적 물리 에칭은 제3 트렌치(1800)의 바닥에서 워드라인(2000)들의 분리를 보장한다.
당업자는 전도성 층(2200)은 예를 들어, 금, 구리, 알루미늄 등과 같은 다른 금속으로 만들어질 수도 있으며 실리콘과의 반응은 필요하지 않다는 것을 알 것이다. 또한 금속 혼합물은 전도성 층(2200)을 형성하기에 적합하다. 만일 금속 스트래핑 층(전도성 층(2200))이 살리사이드 공정에 의해 형성되지 않는다면, 바람직한 과정은 실리콘 위의 선택적 퇴적이다. 전도성 층(2200)을 퇴적하는 다른 방법은 이에 제한되는 것은 아니지만 급속 열 화학기상성장법(RTCVD), 저압 화학기상성장법(LPCVD), 및 물리적기상성장법(PVD)를 포함한다.
도23은 도22의 장치(100)에서 제3 트렌치(1800)의 남은 부분을 절연 물질(2300)로 충전한 후의 상태를 제2 단면과 동일한 단면으로 도시한 것이다. 일실시예에서, 절연 물질(2300)은 예를 들어 실리콘 산화물과 같은 산화물을 포함한다. 절연 물질(2300)은 예를 들어 SOD, CVD, 또는 PVD와 같은 모든 적절한 퇴적 공정을 이용하여 퇴적될 수 있다.
또한 도23은 평탄화 후의 장치(100)를 도시한다. 예를 들어, 화학적 기계적 연마(CMP)와 같은 모든 적절한 평탄화 공정이 사용될 수 있다. CMP 슬러리(slurry)는 바람직하기로는 기둥 최상부 위의 접점을 보호하는 실리사이드에 대하여 선택적 이다.
제2 단면에 의하면, 장치(100)는 다수의 산화물로 충전된 제3 트렌치(1800)에 의해 서로 분리된 실리콘 기둥(1802)들의 열(row)을 구비한다. 실리콘 기둥(1802)은 약 410 Å 내지 510 Å의 폭을 갖는 것이 바람직하며, 440 Å 내지 480 Å의 폭을 갖는 것이 더 바람직하다. 제3 트렌치(1800)는 게이트 유전체(1902), 워드라인(2000), 및 전도성 층(2200)을 더 구비한다.
도24는 장치(100)의 평면도이다. 장치(100)는 실리콘 기둥(1802)의 어레이, 제1 트렌치(800), 산화물로 충전된 제2 트렌치(1200), 및 산화물로 충전된 제3 트렌치(1800)를 구비한다. 제1 트렌치(800)는 도시된 실시예에서 산화물로 충전되며, 다른 실시예에서는 질화물로 채워진다(도32 내지 도34 및 관련된 설명을 참조). 장치(100)는 게이트 유전체(1902, 도시되지 않음), 워드라인(2000), 및 전도성 층(2200)을 더 구비한다. 실리콘 기둥(1802)들의 측면 위에만 형성된 게이트 유전체 (1902)는 실리콘 기둥(1802)들로부터 워드라인(2000)을 분리시키는 얇은 층으로서, 명확히 하기 위해 도시되지 않았다. 전도성 층(2200)은 명확히 하기 위해 도시되지 않았다.
실리콘 기둥(1802)의 어레이는 제1 피치(2402)와 제2 피치(2404)를 구비한다. 피치는 어레이에서 반복하는 요소들 사이의 거리이다. 제1 피치(2402)는 y-방향을 따라 측정된 실리콘 기둥(1802)의 폭에 y-방향을 따라 측정된 실리콘 기둥(1802)들 사이의 거리를 더한 것이다. 제2 피치(2404)는 x-방향을 따라서 측정된 실리콘 기둥(1802)의 길이에 x-방향을 따라 측정된 실리콘 기둥(1802)들 사이의 거 리를 더한 것이다. 일실시예에서, 제2 피치(2404)는 제1 피치(2402)보다 약 2배 크다.
기둥(1802)의 쌍은 연직 트랜지스터의 돌출부(2406)를 형성한다. 각 연직 트랜지스터 돌출부(2406)는 산화물 또는 질화물로 충전된 제1 트렌치(800)에 의해 분리되며 얕은 제1 트렌치(800) 아래로 연장된 채널 베이스 세그먼트(segment)(2407)에 의해 연결된 2개의 기둥(1802) 구비한다. 연직 트랜지스터(2406)는 산화물로 충전된 제2 트렌치(1200)에 의해 y-방향을 따라서 서로 분리된다.
워드라인(2000)은 산화물로 충전된 제3 트렌치(1800)에 의해 서로 분리된다.
도25는 장치(100)의 실리콘 기둥(1802)들을 도시한 사시도이다. 제3 트렌치(1800) 안에 형성된 게이트 유전체(1902), 워드라인(2000), 및 전도성 층(2200)은 명확히 하기 위하여 도시되지 않았다. 또한, 위에서 언급한 트렌치(800, 1200, 1800)는 명확히 하기 위하여 충전되지는 않은 상태로 도시되었다.
도25는 상기한 트렌치들의 교차에 의해 형성된 다수의 U자형 돌출부(2406)을 도시하고 있다. 각 U자형 돌출부는 채널 베이스 세그먼트(2407)에 의해 연결된 한 쌍의 기둥(1802)을 포함한다. 각 U자형 돌출부(2406)는 수직 트랜지스터의 소스, 드레인 및 채널 영역을 포함한다. 특히, 한 쌍의 기둥(1802)의 각 기둥(1802)은 트랜지스터의 소스 또는 드레인 영역을 형성한다. 제1 트렌치(800)는 돌출부(2406)의 하나의 기둥(1802)을 돌출부(2406)의 다른 기둥(1802)과 분리시킨다. 제2 트렌 치(1200)는 하나의 트랜지스터 돌출부(2406)을 y-방향을 따라 다른 트랜지스터 돌출부(2406)과 분리시킨다.
각 U자형 기둥 구조는 제3 트렌치(1800)와 면하는 2개의 U자형 측면을 가지며, 2면 서라운드(2-sided surround) 게이트 트랜지스터를 형성한다. 각 U자형 기둥 쌍은 일반적인 소스, 드레인 및 게이트를 갖는 2개의 등진(back-to-back) U자형 트랜지스터 흐름 경로를 구비한다. 각 U자형 기둥 쌍에서의 등진 트랜지스터 흐름 경로는 소스, 드레인 및 게이트를 공유하기 때문에, 각 U자형 기둥 쌍에서의 등진 트랜지스터 흐름 경로는 서로 독립적으로 작동하지 않는다. 각 U자형 기둥 쌍에서의 등진 트랜지스터 흐름 경로는 하나의 트랜지스터 돌출부(2406)의 여분의 흐름 경로를 형성한다.
트랜지스터가 활성화 상태일 때, 전류 i는 U자형 트랜지스터 돌출부(2406)의 좌측과 우측에 머무른다. U자형 트랜지스터 돌출부(2406)의 좌측 및 우측 표면은 제3 트렌치(1800)에 의해 결정된다. 각 경로을 위한 전류는 하나의 평면에 머문다. 전류는 U자형 트랜지스터 돌출부(2406)의 구석을 돌지 않는다. 일실시예에서, 트랜지스터는 완전히 소모될 수 있다.
워드라인(2000)은 U자형 트랜지스터들의 칼럼(colunm)을 에워싼다. 제3 트렌치(1800)는 하나의 워드라인(2000)을 x-방향의 다른 워드라인(2000)과 분리시킨다.
일실시예에서, 제2 트렌치(1200)는 제3 트렌치(1800)보다 더 깊고, 제3 트렌치(1800)는 제1 트렌치(800)보다 더 깊다.
일실시예에서, 제1 트렌치(800)는 산화물 또는 질화물 함유 물질(900)로 충전되며, 제2 트렌치(1200)는 산화물 함유 물질(1300)로 충전되고, 제3 트렌치(1800)는 산화물 함유 물질(2300)로 충전된다. 선택적으로, 다른 실시예에서, 제1 트렌치(800)는 질화물 함유 물질로 충전되고, 제2 트렌치(1200)는 산화물 함유 물질로 충전되며, 제3 트렌치(1800)는 산화물 함유 물질로 충전된다. 추가 공정 단계는 제1 트렌치(800)로부터 질화물 함유 물질을 제거하고 제1 트렌치(800)를 전도성 물질로 충전할 수 있는데, 이에 대해서는 아래 도32 내지 도35의 실시예에서 더욱 상세히 설명될 것이다.
도26은 트랜지스터의 일 실시예를 제1 단면과 동일한 단면으로 도시한 것으로서, 워드라인(2000, 도시되지 않음)은 트랜지스터 돌출부(2406)의 소스/드레인 영역을 서로 게이트 방식으로(gatedly) 연결한다. 도면의 평면과 평행하기 때문에 워드라인(2000)은 도26에서 도시되지 않았지만, 워드라인(2000)의 높이는 쇄선(2414, 2416)으로 나타난다. 또한, 쇄선(2416)은 제3 트렌치(1800)의 바닥을 나타낸다.
트랜지스터 돌출부(2406)는 채널 베이스 세그먼트(2407)에 의해 연결된 제1 실리콘 기둥(2600)과 제2 실리콘 기둥(2602)을 구비한다. 제1 실리콘 기둥(2600) 및 제2 실리콘 기둥(2602) 각각은 기둥의 최상부 부분에 n+로 도핑된 소스/드레인 영역을 갖는데, 제1 실리콘 기둥(2600)에서 강하게 도핑된 영역은 2604로 표시되고, 제2 실리콘 기둥(2602)에서 강하게 도핑된 영역은 2606으로 표시되어 있다.
트랜지스터 돌출부(2406)는 n+로 도핑된 영역(2606)으로부터 도핑된 영 역(2604)까지 채널 베이스 세그먼트(2407)를 통해 연장된 도핑된 영역(2608)을 더 구비하며, 이 도핑된 영역(2608)은 p-로 표시되어 있다. 도핑된 영역(2608)은 트랜지스터의 U자형 채널을 형성한다.
제1 실리콘 기둥(2600)의 n+로 도핑된 소스/드레인 영역(2604)은 U자형 채널(2608)을 통해 제2 실리콘 기둥(2602)의 n+로 도핑된 소스/드레인 영역(2606)과 연결된다. 트랜지스터의 채널 길이는 U자형 채널(2608)을 통해 소스/드레인 영역(2604)로부터 소스/드레인 영역(2606)까지 연장된 길이이다.
장치의 채널 특성은 채널 길이에 따른 불순물의 농도(concentration)와 타입(type)의 조절에 따라 영향을 받는다. 부가적으로, 장치의 특성은 상기한 기둥(2600, 2602)을 위해 사용되는 물질의 타입에 영향을 받을 수 있다. 또한, 장치의 특성은 워드라인(2000)을 위해 사용되는 물질의 타입 및 워드라인(2000)의 두께에 영향을 받는다.
바람직하기로는, 상기 에칭 단계에 앞서 반도체 기판(110)은 채널 및 소스/드레인 영역을 생성하도록 도핑된다. 일실시예에서, 에픽택셜 층(104)은 반도체 장치(100)를 처리하기에 앞서 소스/드레인 영역을 생성하기 위해 도핑된다. 다른 실시예에서, 반도체 기판(110)은 상기한 에칭 단계 동안 추가 공정 단계에서 소스/드레인 영역을 생성하기 위해 도핑된다. 또 다른 실시예에서, 반도체 기판(110)은 상기 에칭 단계 후의 추가적인 공정 단계에서 소스/드레인 영역을 생성하기 위해 도핑된다. 반도체 장치(100)는 예를 들어 이온 주입(implantation) 또는 확산(diffusion)과 같은 적절한 모든 도핑 공정을 이용하여 도핑될 수 있다.
도26은 본 발명의 바람직한 실시예를 도시하며, 본 발명은 다양한 변형을 포함할 수 있음을 이해할 수 있을 것이다. 예를 들어, 도26에 도시된 불순물 형태는 도시된 실시예와 반대로 바뀔 수 있다. 따라서, 모든 n형 영역은 반대의 도전형(즉, p형)의 영역으로 바뀌고, 이와 같이 p형 영역은 반대의 도전형(즉, n형)의 영역으로 바뀔 수 있다.
도27에는 다른 전자 회로(2712)와 전통적인 어드레스 신호(2714)와 데이터 신호(2716)을 통해 연결되는 메모리 어레이(2710)가 도시되어 있다. 어드레스 신호(2714)는 메모리 어레이(2710)에서 하나 이상의 메모리 셀을 선택한다. 반면에, 데이터 신호(2716)는 저장되어 있거나 메모리 어레이(2710)로부터 복구된 데이터를 전달한다.
일실시예에서, 메모리 어레이(2710)은 디램(동적 램)(DRAM)이다. 다른 실시예들에서, 메모리 어레이(2710)는 정적 메모리(static memory), 동적 메모리(dynamic memory), 이디오 메모리(EDO memory), 이디오 동적 램(EDO DRAM), 동기식 동적 램(SDRAM), 디디알 동기식 동적 램(DDR SDRAM) 동기식 링크 동적 램(SLDRAM), 비디오 램(VRAM), 램버스(rambus) 동적 램(RDRAM), 정적 램(SRAM), 플래시(flash) 메모리, 또는 이 분야에서 알려진 다른 메모리 형태와 같은 다양한 메모리 장치를 포함할 수 있다.
메모리 어레이(2710)은 다른 형태의 전자 회로(2712)와 연결된다. 예로서, 전자 회로(2712)는 이에 제한되는 것은 아니지만, 컴퓨터 등을 포함하는 메모리에 접근하거나 의존하는 모든 장치를 포함한다.
예로서, 컴퓨터는 여기서 설명되는 것과 같이 작동하는, 데이터와 명령을 나타내는 프로세서, 프로그램 로직, 또는 다른 회로기판 구성을 구비한다. 다른 실시예에서, 프로세서는 제어 회로, 프로세서 회로, 프로세서, 일반 목적 싱글 칩 또는 멀티 칩 마이크로프로세서, 디지털 신호 프로세서, 임베디드(embedded) 마이크로프로세서, 마이크로콘트롤러 등을 구비할 수 있다.
일부 실시예에서, 메모리 어레이(2710)와 전자 회로(2712)는 독립하여 작동한다. 다른 실시예에서, 메모리 어레이(2710)과 전자 회로(2712)는 함께 통합된다. 또한, 당업자라면 메모리 어레이(2710)는 다양한 장치, 제조물, 및 시스템에서 사용될 수 있음을 이해할 수 있을 것이다.
도28에는 다수의 메모리 셀(2820)을 구비하는 메모리 어레이(2710)가 도시되어 있다. 이 메모리 셀(2820)들은 칼럼 C1-CN 및 열(row) R1-RN로 조직화된다. 칼럼 디코더(2824) 및 열 디코더(2826)는 목표 메모리 셀(2820)의 칼럼 CN 및 열 RN을 확인하기 위하여 어드레스 신호(2714)를 처리한다. (도시된 구조에서) 칼럼들은 일반적으로 워드라인들로 알려져 있으며, 열들은 전형적으로 디지트 라인들로 알려져 있다.
도29에는 장치(100)에 형성된 메모리 어레이(2710)의 일부가 도시되어 있다. 일실시예에서, 각 연직 트랜지스터의 기둥(1802)의 하나는 디지트 라인 또는 비트라인(B)(2914)에 연결되며, 트랜지스터의 다른 기둥(1802)은 예를 들어 커패시터와 같은 메모리 저장 장치(C)(2910)에 연결되어, 예를 들어 동적 램(디램)과 같은 메 모리 장치의 일부를 형성한다. 일실시예에서, 메모리 저장 장치(2910)은 전기적으로 트랜지스터의 기둥(1802)의 하나에 플러그 또는 접점(2912)을 통해 연결된다. 워드라인(2000)은 쇄선 2414, 2416으로 표시된다.
전형적인 실시예에서, U자형 트랜지스터 돌출부(2406), 접점(2912), 및 메모리 저장 장치(2910), 및 비트라인(2914)를 구비하는 메모리 셀(2820)은 메모리 어레이(2710)에서 4F2의 공간을 차지하는데, 여기서 F는 포토레지스트 마스크(300, 1600)에 의해 정해진 프린트 가능한 최소 형성이다. 도1 내지 도29에 도시된 실시예에서, 상기 스페이서(702, 1102)는 포토레지스트 마스크의 형상에 의한 크기 F를 줄인다.
도30에는 다수의 워드라인(2000)을 구비하는 메모리 어레이(2710)의 일부가 도시되어 있다. 워드라인(2000)은 U자형 트랜지스터 돌출부(2406)의 칼럼을 적어도 부분적으로 둘러싼다. 장치(100)의 U자형 트랜지스터 돌출부(2406)의 칼럼을 따르는 접점 트렌치(1306)는 상기의 워드라인 접점을 위한 공간을 제공한다.
도31에는 워드라인(2000)이 형성된 다른 실시예의 메모리 어레이(2710)의 일부가 도시되어 있다. 워드라인(2000)을 위한 접점은 트랜지스터의 칼럼의 끝단에 번갈아 위치하고 있다. 이 실시예에서, 워드라인(2000)은 메모리 어레이(2710) 내에서 더욱 높은 집적을 위해 패턴된다.
도32 내지 도35에는 사다리 형상의 게이트 층(3200)에 의해 형성된 워드라인을 구비하는 다른 실시예의 메모리 어레이(2710)의 일부가 도시되어 있다. 또한, 메모리 어레이(2710)는 다수의 3면(three-sided) 트랜지스터(3202)를 구비한다. 각 3면 트랜지스터(3202)는 도1 내지 도14를 참조하여 상술한 바와 같이 형성된 2개의 실리콘 기둥(1802)를 구비한다. 그러나, 제1 트렌치(800)는 실리콘 질화물과 같은 질화물 함유 물질로 충전된다. 제3 트렌치(1800)는 도16 내지 도18을 참조하여 설명된 것과 같이 형성된다.
제3 트렌치(1800) 내에 게이트 유전체(1902)를 형성하고 게이트 층(1904)를 퇴적하기 전에, 도19에 도시된 바와 같이, 선택적인 질화물 에칭이 얕은 트렌치(800)로부터 질화물(도14 참조)을 제거한다.
선택적인 질화물 에칭이 얕은 트렌치(800)로부터 질화물을 제거한 후에, 게이트 유전체(1902)가 형성되고, 게이트 층(1904)이 도19에 도시된 바와 같이 제3 트렌치(1800)에 퇴적된다. 게이트 유전체(1902)는 제1 트렌치(800)에도 형성된다. 또한, 게이트 층(1904)는 제1 트렌치(800)에도 퇴적된다. 제1 트렌치(800)는 제3 트렌치(1800)보다 더 좁기 때문에, 게이트 층(1904)의 퇴적은 제1 트렌치(800)를 충전한다.
도20에 도시된 게이트 층(1904)의 스페이서 에칭은 제1 트렌치(800)에 퇴적된 게이트 층(1904)를 리세스하지만, 제1 트렌치(800)에서 게이트 층(1904)을 제거하지는 않는다.
공정은 도21 내지 도23에서 설명된 바와 같이 계속된다. 장치(100)가 재산화되어 게이트 아이솔레이션 스페이서(2102)가 형성되고(도21), 전도성 층(2200)이 형성되며(도22), 장치(100)는 평탄화된다(도23).
도32를 참조하면, 위의 공정에 의해 형성된 워드라인은 사다리 형상의(폴리실리콘) 게이트 층(3200)을 결정한다. 3면 트랜지스터(3202)는 사다리 형상의 게이트 층(3200)에 의해 3면으로 둘러싸여, 3면(서라운드(surround) 게이트) 트랜지스터(3202)를 형성한다.
도33에는 도32의 A-A선에 의해 형성된 평면을 도시한 3면 (U자형) 트랜지스터(3202)의 단면도가 도시되어 있다. 장치(100)는 실리콘 기둥 쌍(1802), 산화물로 충전된 제2 트렌치(1200), 제1 트렌치(800), 및 기판(110)을 구비한다. 제1 트렌치(800)는 게이트 유전체(1902)를 구비하며, 사다리 형상의 게이트 층(3200)으로 충전된다. 도면의 평면과 평행한 사다리 형상의 게이트 층(3200) 부분은 쇄선으로 표시된다. 기둥(1802) 쌍은 3면 트랜지스터(3202)를 형성한다. 기둥 쌍(1802)에서 각 기둥(1802)은 폴리실리콘으로 충전된 제1 트렌치(800)에 의해 기둥 쌍(1802)에서 다른 기둥(1802)과 이격된다. 각 3면 트랜지스터(3202)는 산화물로 충전된 제2 트렌치(1200)에 의해 다른 트랜지스터(3202)와 이격된다.
도시된 실시예에서, 각 기둥(1802)은 기둥의 최상층 부분에서 p+로 도핑된 소스/드레인 영역을 갖는다. 3면 트랜지스터(3202)는 한 기둥(1802)의 p+로 도핑된 영역으로부터 다른 기둥(1802)의 p+로 도핑된 영역까지 연장되는 n-로 도핑된 영역을 더 구비한다. 사다리 형상의 게이트 층(워드라인)(3200)는 쇄선으로 표시된다.
도34에는 도32의 B-B에 의해 형성된 평면을 도시한 U자형 트랜지스터(3202)의 단면도가 도시되어 있다. 메모리 어레이(2710)는 실리콘 기둥(1802)들을 구비한다. 실리콘 기둥(1802)들은 산화물로 충전된 제3 트렌치(1800)에 의해 서로 분리되어 있다. 실리콘 기둥(1802)들은 약 410 Å 내지 510 Å의 폭을 갖는 것이 바람직하며, 440 Å 내지 480 Å의 폭을 갖는 것이 더 바람직하다. 메모리 어레이(2710)는 게이트 유전체(1902), 사다리 형상의 게이트 층(워드라인)(3200), 및 전도성 층(2200)을 더 구비한다.
도35에는 도32의 C-C에 의해 형성된 평면을 도시한 U자형 트랜지스터(3202)의 단면도가 편의상 전도성 스트래핑 층을 제외하고 도시되어 있다. 도면에는 (부분적으로) 폴리실리콘으로 충전된 제1 트렌치(800)가 도시되어 있으며, 제1 트렌치(800)는 사다리 형상의 게이트 층(3200)의 "가로대(rung)"를 형성한다. 제1 트렌치(800)의 바닥(3500)은 사다리 형상의 게이트 층(3200)의 "가로대"의 하부 에지(edge)를 형성한다. 메모리 어레이(2710)는 실리콘 기둥(1802)들을 구비한다. 실리콘 기둥(1802)들은 산화물로 충전된 제3 트렌치(1800)에 의해 서로 분리된다. 산화물로 충전된 제3 트렌치(1800)은 사다리 형상의 게이트 층(3200)의 "측면"을 구비한다. 메모리 어레이(2710)는 게이트 유전체(1902), 및 전도성 층(2200)을 더 구비한다.
본 발명의 방법론은 수많은 애플리케이션들에 사용될 수 있다. 예를 들어, 본 발명은 하나의 트랜지스터, 하나의 커패시터 4F2 디램 셀의 형성용으로 사용될 수 있다. 특정 실시예에서, 본 발명은 연직 디램 셀 기술을 포함하는 것으로 간주될 수 있다. 하나의 트랜지스터 기둥은 셀 저장 장치를 기판에 연결시키고, 다른 트랜지스터 기둥은 디지트 라인을 기판에 연결시킨다. 자기 정렬된 측면 의(lateral) 트랜지스터 채널 영역은 연직 소스/드레인 영역 기둥들을 서로 연결시킨다. 셀은 낮은 디지트 정전 용량 및 낮은 워드라인 저항을 가질 수 있다. U자형 트랜지스터 돌출부(2406)는 일반 소스, 드레인, 및 게이트를 공유하는 2개의 U자형 표면을 구비하기 때문에, 셀은 연직축 문제에 대하여 여유를 가질 수 있다.
본 발명의 소정 실시예가 설명되었지만, 이러한 실시예들은 하나의 예일 뿐이며 본 발명의 범위를 이에 제한하고자 하는 것은 아니다. 사실, 여기서 설명된 새로운 방법 및 시스템은 다양한 다른 형태로 구체화될 수 있으며, 또한, 여기서 설명된 방법 및 시스템의 형태상 다양한 생략, 대체 및 변화가 본 발명의 사상 내에서 이루어질 수 있다. 첨부된 청구항들 및 이와 동등한 기재들은 본 발명의 범위 및 사상 내에서 이루어지는 형태 또는 변경들을 포함하고자 하는 것이다.

Claims (57)

  1. 제1 기둥과 제2 기둥을 구비하는 U자형 실리콘 기둥 쌍 및 상기 U자형 실리콘 기둥 쌍을 둘러싸는 에칭된 영역이 형성되도록 반도체 기판을 에칭하는 단계와,
    상기 제1 기둥에 소스 영역을 형성하는 단계와,
    상기 제2 기둥에 드레인 영역을 형성하는 단계와,
    상기 소스 영역과 상기 드레인 영역을 연결하는 U자형 채널을 형성하는 단계와,
    상기 에칭된 영역의 일부분에 게이트 라인을 형성하는 단계를 포함하며,
    상기 게이트 라인의 일부분은 상기 제1 기둥과 제2 기둥을 분리하는 트렌치에 수직으로 형성되며,
    상기 소스 영역, 드레인 영역, U자형 채널 및 상기 게이트 라인의 일부분은 U자형 트랜지스터를 형성하는 것을 특징으로 하는 집적 회로용 트랜지스터를 형성하는 방법.
  2. 제1항의 방법에 있어서, 상기 에칭된 영역의 적어도 일부분 내에서 상기 U자형 실리콘 기둥 쌍 위에 유전체 층을 형성하는 단계를 더 포함하며, 상기 유전체 층은 상기 제1 기둥과 제2 기둥을 적어도 부분적으로 둘러싸는 것을 특징으로 하는 집적 회로용 트랜지스터를 형성하는 방법.
  3. 제1항의 방법에 있어서, 상기 게이트 라인 위에 금속 층을 형성하는 단계 및 상기 금속 층 위에 자기 정렬된 살리사이드 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로용 트랜지스터를 형성하는 방법.
  4. 제1항의 방법에 있어서, 상기 에칭된 영역의 적어도 일부분을 산화물 함유 물질로 충전하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로용 트랜지스터를 형성하는 방법.
  5. 반도체 기판 안으로 제1 트렌치 세트를 제1 깊이까지 에칭하는 단계와,
    상기 반도체 기판 안으로 제2 트렌치 세트를 제2 깊이까지 에칭하는 단계와,
    상기 반도체 기판 안으로 제3 트렌치 세트를 제3 깊이까지 에칭하는 단계와,
    상기 제3 트렌치 세트의 일부분 내에서 게이트 라인을 형성하는 단계를 포함하며,
    상기 제1 트렌치 세트는 상기 제2 트렌치 세트와 평행하고, 상기 제1 트렌치 세트와 제2 트렌치 세트는 상기 반도체 기판 내에서 서로 교대로 이격되며,
    상기 제3 트렌치 세트는 상기 제1 트렌치 세트 및 제2 트렌치 세트와 직각이며,
    상기 제3 깊이는 상기 제1 깊이보다는 깊고 상기 제2 깊이보다는 얕으며,
    상기 제1, 제2, 제3 트렌치 세트는 연직으로 연장된 기둥의 어레이를 형성하고, 상기 연직으로 연장된 기둥의 어레이는 수직 소스/드레인 영역을 구비하며,
    상기 게이트 라인 및 연직 소스/드레인 영역은 그 안에서 상기 소스/드레인 영역의 쌍이 트랜지스터 채널을 통해 서로 연결되는 다수의 트랜지스터를 형성하는, 반도체 장치를 형성하는 방법.
  6. 삭제
  7. 제5항의 방법에 있어서, 상기 제1 트렌치 세트의 적어도 일부를 산화물 함유 물질로 충전하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  8. 제5항의 방법에 있어서, 상기 제1 트렌치 세트의 적어도 일부를 전도성 게이트 물질로 충전하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  9. 제5항의 방법에 있어서, 상기 제2 트렌치 세트의 적어도 일부를 산화물 함유 물질로 충전하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  10. 제5항의 방법에 있어서, 상기 게이트 라인은 게이트 전극과 금속 층을 구비하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  11. 제10항의 방법에 있어서, 상기 금속 층은 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  12. 제5항의 방법에 있어서, 각 트랜지스터는 디지트 라인에 전기적으로 연결되는 소스 영역 및 메모리 저장 장치에 전기적으로 연결되는 드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  13. 제5항의 방법에 있어서, 상기 제3 트렌치 세트를 에칭하기에 앞서서 상기 제1 트렌치 세트 및 제2 트렌치 세트가 먼저 에칭되는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  14. 반도체 기판 위에 교대로 위치하는 제1 라인과 제1 갭의 제1 패턴이 형성되도록 상기 반도체 기판에 장치 마스크를 적용하는 단계와,
    제1 트렌치 세트가 형성되도록 상기 반도체 기판을 처리하는 단계와,
    상기 제1 트렌치 세트를 형성한 후에 상기 반도체 장치에 주변 마스크를 적용하는 단계와,
    상기 제1 트렌치 세트와 실질적으로 평행한 제2 트렌치 세트가 형성되도록 상기 반도체 기판을 처리하는 단계와,
    상기 제2 트렌치 세트를 형성한 후에 상기 반도체 기판 위에 교대로 위치하는 제2 라인과 제2 갭의 제2 패턴이 형성되도록 상기 반도체 장치에 워드라인 마스크를 적용하는 단계와,
    제3 트렌치 세트가 형성되도록 상기 반도체 기판을 처리하는 단계를 포함하며,
    상기 제1 트렌치 세트는 상기 반도체 기판에서 상기 제1 갭에 의해 결정된 영역의 적어도 일부 내에서 형성되며,
    상기 주변 마스크는 주변의 인접한 어레이 영역을 보호하며,
    상기 제2 트렌치 세트는 상기 반도체 기판에서 상기 어레이 영역의 적어도 일부분 내에서 형성되며,
    상기 제2 라인 및 제2 갭은 상기 제1 라인 및 제1 갭의 경로와 교차하며,
    상기 제3 트렌치 세트의 깊이는 상기 제1 트렌치 세트의 깊이보다는 깊고 상기 제2 트렌치 세트의 깊이보다는 얕은 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  15. 제14항의 방법에 있어서, 상기 장치 마스크를 적용하기에 앞서서 상기 반도체 기판 위에 에피택셜 실리콘 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  16. 제14항의 방법에 있어서, 상기 기판에서 상기 제2 라인에 의해 정해진 영역의 적어도 일부분 내에서 기둥의 어레이를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  17. 제16항의 방법에 있어서, 상기 기둥은 연직 소스/드레인 영역을 구비하는 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  18. 제14항의 방법에 있어서, 상기 제3 트렌치 세트의 적어도 일부 내에서 게이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  19. 제18항의 방법에 있어서, 기둥의 쌍이 U자형의 트랜지스터를 형성하며, 상기 기둥 쌍의 각 기둥은 상기 제1 트렌치 세트의 하나의 트렌치에 의해 분리되며, U자형 트랜지스터 각각은 상기 제2 트렌치 세트의 하나의 트렌치에 의해 인접한 U자형 트랜지스터와 분리되는 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  20. 제19항의 방법에 있어서, 각 트랜지스터는 상기 기둥 쌍의 최상부에 마련되는 소스 영역 및 드레인 영역을 구비하는 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  21. 제20항의 방법에 있어서,
    디지트 라인을 상기 소스 영역에 전기적으로 연결하는 단계와,
    메모리 저장 장치를 상기 드레인 영역에 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  22. 제19항의 방법에 있어서, 상기 U자형 트랜지스터의 칼럼은 워드라인을 형성하며, 상기 U자형 트랜지스터는 상기 칼럼의 양 측면에서 상기 제3 트렌치 세트의 트렌치 내의 게이트 라인으로 둘러싸인 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  23. 제21항의 방법에 있어서, 상기 메모리 저장 장치는 커패시터인 것을 특징으로 하는 메모리 어레이를 형성하는 방법.
  24. 각 U자형 트랜지스터의 제1 기둥과 제2 기둥을 다수의 제1 트렌치로 분리하는 단계와,
    다수의 제 2 트렌치로 각 U자형 트랜지스터를 인접한 U자형 트랜지스터와 분리하는 단계와,
    상기 반도체 기판 안으로 상기 제1 트렌치보다 더 깊게 연장된 다수의 제3 트렌치로 U자형 트랜지스터의 칼럼들을 분리하는 단계를 포함하며, 상기 다수의 제2 트렌치는 상기 제3 트렌치보다 더 깊게 반도체 기판 안으로 연장하고, 상기 다수의 제3 트렌치는 다수의 제1 트렌치 및 다수의 제2 트렌치와 수직인 것을 특징으로 하는 반도체 구조물 안에 다수의 U자형 트랜지스터를 형성하는 방법.
  25. 제24항의 방법에 있어서, 상기 제1 트렌치를 제1 절연 물질로 충전하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조물 안에 다수의 U자형 트랜지스터를 형성하는 방법.
  26. 제25항의 방법에 있어서, 상기 제2 트렌치를 제2 절연 물질로 충전하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조물 안에 다수의 U자형 트랜지스터를 형성하는 방법.
  27. 제24항의 방법에 있어서, 상기 분리시키는 단계에 앞서 상기 반도체 기판 위에 에피택셜 실리콘 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조물 안에 다수의 U자형 트랜지스터를 형성하는 방법.
  28. 삭제
  29. 반도체 기판과,
    상기 반도체 기판 내에 형성되며, 상기 반도체 기판 안으로 깊게 연장된 제1 트렌치에 의해 분리된 제1 및 제2 U자형 트랜지스터와,
    상기 제1 및 제2 U자형 트랜지스터를 제3 및 제4 U자형 트랜지스터와 분리시키는 제2 트렌치를 포함하며,
    상기 제2 트렌치는 상기 반도체 기판 안으로 연장하고 게이트 라인을 구비하며 상기 제1 트렌치보다는 더 얕고,
    상기 U자형 트랜지스터는 상기 제2 트렌치와 수직인 얕은 트렌치에 의해 분리된 제1 기둥과 제2 기둥을 구비하는 것을 특징으로 하는 집적회로.
  30. 제29항의 집적회로에 있어서, 상기 제2 트렌치는 워드라인 트렌치인 집적회로.
  31. 제29항의 집적회로에 있어서, 상기 제1 트렌치는 산화물 함유 물질로 충전된 집적회로.
  32. 삭제
  33. 제29항의 집적회로에 있어서, 상기 반도체 기판은 에피택셜 실리콘 층을 구비하는 집적회로.
  34. 반도체 기판과,
    제1 기둥 및 제2 기둥을 구비하며 상기 반도체 기판 내에 형성된 U자형 트랜지스터와,
    상기 U자형 트랜지스터의 대향하는 측면을 따라 형성되며 트렌치가 수직인 게이트 라인과,
    상기 제2 기둥에 연결되는 메모리 저장 장치와,
    상기 제1 기둥에 연결되는 디지트 라인을 포함하며,
    상기 제1 및 제2 기둥은 상기 반도체 기판 안으로 연장되며 U자형 채널을 형성하는 트렌치에 의해 분리되는 메모리 셀.
  35. 제34항의 메모리 셀에 있어서, 상기 디지트 라인은 상기 반도체 기판의 위에 위치하는 메모리 셀.
  36. 제34항의 메모리 셀에 있어서, 상기 메모리 저장 장치는 상기 제1 기둥 위에 위치하는 메모리 셀.
  37. 제36항의 메모리 셀에 있어서, 상기 저장 장치는 커패시터인 메모리 셀.
  38. 제34항의 메모리 셀에 있어서, 상기 메모리 셀과 통신하는 프로세서를 더 포함하는 메모리 셀.
  39. 제34항의 메모리 셀에 있어서,
    상기 트렌치를 충전하는 절연 물질을 더 포함하는 메모리 셀.
  40. 제34항의 메모리 셀에 있어서,
    상기 트렌치를 충전하며 상기 게이트 라인과 전기적으로 연결되는 전도성 게이트 물질을 더 포함하는 메모리 셀.
  41. 다수의 U자형 트랜지스터들의 칼럼과,
    상기 칼럼들을 서로 분리시키는 다수의 워드라인 갭과,
    상기 워드라인 갭 내에 형성된 다수의 게이트 라인을 포함하며,
    상기 각 U자형 트랜지스터는 소스, 드레인 및 U자형 채널을 구비하며,
    상기 각 게이트 라인은 상기 칼럼 중의 하나를 부분적으로 둘러싸는 반도체 구조물.
  42. 제41항의 반도체 구조물에 있어서, 각 U자형 트랜지스터는 상기 다수의 U자형 트랜지스터를 지지하는 반도체 기판 내의 깊은 트렌치에 의해 상기 칼럼 중의 하나에서 인접한 U자형 트랜지스터와 분리되는 반도체 구조물.
  43. 제42항의 반도체 구조물에 있어서, 상기 각 U자형 트랜지스터는 제1 기둥과 제2 기둥을 구비하며, 상기 제1 기둥은 제2 기둥과 얕은 트렌치에 의해 분리되고, 상기 제1 기둥은 상기 반도체 기판 외부로 연장된 채널 베이스 세그먼트를 구비하는 U자형 채널에 의해 상기 제2 기둥과 연결된 반도체 구조물.
  44. 제43항의 반도체 장치에 있어서, 상기 제1 기둥은 소스 영역을 구비하며, 상기 제2 기둥은 드레인 영역을 구비하는 반도체 구조물.
  45. 단부벽에 의해 연결된 반대편 측면에, 평행한 제1 U자형 표면과 제2 U자형 표면을 가지면서 소스 영역 및 드레인 영역을 구비하는 하나의 U자형 반도체 구조물과,
    상기 제1 U자형 표면을 따라 형성되며 상기 소스 영역과 드레인 영역을 연결하는 제1 채널과,
    상기 제2 U자형 표면을 따라 형성되며 상기 소스 영역과 드레인 영역을 연결하는 제2 채널과,
    상기 제1 U자형 표면과 상기 제2 U자형 표면 모두와 대면하는 게이트 라인과,
    각 단부벽에 바로 인접한 필드 아이솔레이션 요소를 포함하는, 전자 장치.
  46. 제45항의 전자 장치에 있어서, 상기 드레인 영역에 전기적으로 연결되는 메모리 저장 장치와,
    상기 소스 영역에 전기적으로 연결되는 디지트 라인을 더 포함하는 전자 장치.
  47. 제1 U자형 표면 및 제2 U자형 표면을 가지면서 소스 영역, 드레인 영역 및 게이트 라인을 구비하는 하나의 U자형 트랜지스터가 형성되도록 반도체 기판을 에칭하는 단계와,
    상기 제1 U자형 표면을 따라서 상기 반도체 기판 내에, 상기 소스 영역과 상기 드레인 영역을 연결하는 제1 채널을 형성하는 단계와,
    상기 제2 U자형 표면을 따라서 상기 반도체 기판 내에, 상기 소스 영역과 상기 드레인 영역을 연결하는 제2 채널을 형성하는 단계와,
    상기 제1 및 제2 채널 각각과 면하는 게이트 라인을 형성하는 단계를 포함하며,
    상기 제1 및 제2 U자형 표면은 평행하며, 상기 소스 영역 및 드레인 영역은 상기 반도체 기판 내에 형성된 메모리 셀을 형성하는 방법.
  48. 제47항의 방법에 있어서,
    상기 드레인 영역에 메모리 저장 장치를 전기적으로 연결하는 단계와,
    상기 소스 영역에 디지트 라인을 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  49. 제47항의 방법에 있어서, 상기 U자형 트랜지스터는 디램의 일부를 포함하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  50. 반도체 기판 내에 워드라인 트렌치 세트를 에칭하는 단계와,
    반도체 기판 내에 상기 워드라인 트렌치를 지나가며 상기 워드라인 트렌치와 함께 그리드를 생성하는 깊은 트렌치 세트를 에칭하는 단계와,
    제1 기둥, 제2 기둥 및 베이스를 형성하도록 얕은 트렌치 세트를 에칭하는 단계와,
    각 U자형 돌출부 내에서 강하게 도핑되는 영역과 약하게 도핑되는 영역을 정하는 단계와,
    상기 워드라인 트렌치 안으로 게이트 물질을 퇴적하는 단계와,
    상기 돌출부의 측벽에 게이트 전극이 형성되도록 게이트 물질을 스페이서 에칭하는 단계를 포함하며,
    상기 얕은 트렌치는 상기 깊은 트렌치 세트에 평행하고 상기 워드라인 트렌치 세트, 상기 얕은 트렌치 세트 및 상기 깊은 트렌치 세트는 상기 반도체 기판 내에서 다수의 U자형 돌출부를 결정하며,
    상기 워드라인 트렌치는 상기 깊은 트렌치보다는 깊지 않지만 상기 얕은 트렌치보다는 더 깊은 반도체 구조물을 형성하는 방법.
  51. 제50항의 방법에 있어서, 상기 게이트 전극은 상기 돌출부의 반대편 측벽 위에만 형성되는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  52. 삭제
  53. 제50항의 방법에 있어서, 상기 강하게 도핑된 영역은 상기 제1 기둥의 최상부에 소스/드레인 영역을 형성하며, 상기 약하게 도핑된 영역은 상기 기둥의 낮은 부분으로부터 연장되어 베이스를 지나가는 U자형 채널을 형성하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  54. 제50항의 방법에 있어서, 도핑된 영역을 정하는 단계는 에칭하기에 앞서 먼저 반도체 기판을 도핑하는 단계를 구비하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  55. 반도체 기판과,
    상기 반도체 기판 안으로 에칭된 워드라인 트렌치 세트와 깊은 트렌치 세트에 의해 둘러싸이며 제1 기둥과 제2 기둥을 구비하는 U자형 돌출부와,
    상기 제1 기둥의 최상부에 형성된 소스 영역과,
    상기 제2 기둥의 최상부에 형성된 드레인 영역과,
    워드라인 트렌치 세트에 형성된 게이트 구조물을 포함하며,
    상기 제1 및 제2 기둥은 상기 반도체 기판 안으로 연장된 얕은 트렌치 세트의 얕은 트렌치에 의해 분리되며, 상기 제1 및 제2 기둥은 상기 워드라인 트렌치 세트와 상기 깊은 트렌치 세트 위로 연장된 상단부에 의해 연결되며,
    상기 상단부 및 상기 제1 및 제2 기둥의 하단부는 상기 U자형 돌출부의 대향 측면 위에 U자형 채널을 결정하며, 상기 U자형 채널은 상기 워드라인 트렌치 세트에 형성된 게이트 구조물에 면하는 반도체 구조물.
  56. 제55항의 반도체 구조물에 있어서, 상기 얕은 트렌치는 절연 물질로 충전되어 2면 U자형 트랜지스터를 형성하는 반도체 구조물.
  57. 제55항의 반도체 구조물에 있어서, 상기 얕은 트렌치는 게이트 전극 물질로 충전되어 3면 U자형 트랜지스터를 형성하는 반도체 구조물.
KR1020077007275A 2004-09-01 2005-08-30 연직의 유자형 트랜지스터를 구비하는 디램 셀 KR101038870B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/933,062 2004-09-01
US10/933,062 US7442976B2 (en) 2004-09-01 2004-09-01 DRAM cells with vertical transistors

Publications (2)

Publication Number Publication Date
KR20070057223A KR20070057223A (ko) 2007-06-04
KR101038870B1 true KR101038870B1 (ko) 2011-06-02

Family

ID=35589559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077007275A KR101038870B1 (ko) 2004-09-01 2005-08-30 연직의 유자형 트랜지스터를 구비하는 디램 셀

Country Status (6)

Country Link
US (6) US7442976B2 (ko)
EP (1) EP1794791B1 (ko)
JP (1) JP5176180B2 (ko)
KR (1) KR101038870B1 (ko)
CN (1) CN101044615A (ko)
WO (1) WO2006028777A1 (ko)

Families Citing this family (167)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285466B2 (en) * 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7316953B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a recessed gate with word lines
US7316952B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a memory device with a recessed gate
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
KR100688576B1 (ko) * 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR100675288B1 (ko) * 2005-11-04 2007-01-29 삼성전자주식회사 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들
US7700441B2 (en) * 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7459390B2 (en) * 2006-03-20 2008-12-02 Texas Instruments Incorporated Method for forming ultra thin low leakage multi gate devices
US8501581B2 (en) * 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US7902074B2 (en) * 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) * 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7745319B2 (en) * 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US20080061363A1 (en) * 2006-09-08 2008-03-13 Rolf Weis Integrated transistor device and corresponding manufacturing method
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
DE102006048960B4 (de) * 2006-10-17 2016-12-15 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung von Isolationsstrukturen mit integrierten tiefen und flachen Gräben
WO2008048985A2 (en) * 2006-10-17 2008-04-24 Texas Instruments Incorporated Method of manufacturing integrated deep and shallow trench isolation structures
US7521348B2 (en) * 2006-10-23 2009-04-21 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having fine contact holes
KR100843713B1 (ko) 2006-10-23 2008-07-04 삼성전자주식회사 미세 콘택홀을 갖는 반도체소자의 제조방법
KR100834440B1 (ko) * 2006-11-10 2008-06-04 삼성전자주식회사 반도체 소자의 형성방법
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7859050B2 (en) 2007-01-22 2010-12-28 Micron Technology, Inc. Memory having a vertical access device
US20080277738A1 (en) * 2007-05-08 2008-11-13 Venkat Ananthan Memory cells, memory banks, memory arrays, and electronic systems
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8143156B2 (en) * 2007-06-20 2012-03-27 Sandisk Technologies Inc. Methods of forming high density semiconductor devices using recursive spacer technique
KR100886004B1 (ko) 2007-07-02 2009-03-03 삼성전자주식회사 반도체 소자 제조 방법
US7879659B2 (en) * 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
US8980756B2 (en) * 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US7902057B2 (en) * 2007-07-31 2011-03-08 Micron Technology, Inc. Methods of fabricating dual fin structures
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
TW200910533A (en) * 2007-08-22 2009-03-01 Promos Technologies Inc Method for preparing flash memory
JP5614915B2 (ja) * 2007-09-27 2014-10-29 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法並びにデータ処理システム
US20090087993A1 (en) * 2007-09-28 2009-04-02 Steven Maxwell Methods and apparatus for cost-effectively increasing feature density using a mask shrinking process with double patterning
US7737039B2 (en) * 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US7846812B2 (en) * 2007-12-18 2010-12-07 Micron Technology, Inc. Methods of forming trench isolation and methods of forming floating gate transistors
KR100912965B1 (ko) * 2007-12-24 2009-08-20 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US9190494B2 (en) * 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7808042B2 (en) * 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8026571B2 (en) * 2008-05-29 2011-09-27 United Microelectronics Corp. Semiconductor-device isolation structure
US7824983B2 (en) 2008-06-02 2010-11-02 Micron Technology, Inc. Methods of providing electrical isolation in semiconductor structures
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
KR100955164B1 (ko) 2008-07-04 2010-04-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
JP2010161137A (ja) * 2009-01-07 2010-07-22 Hitachi Ltd 半導体記憶装置の製造方法
KR101528817B1 (ko) * 2009-01-09 2015-06-16 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR101528823B1 (ko) * 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
JP4577592B2 (ja) * 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8610240B2 (en) * 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8481396B2 (en) * 2009-10-23 2013-07-09 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8551855B2 (en) * 2009-10-23 2013-10-08 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8872247B2 (en) * 2009-11-04 2014-10-28 Micron Technology, Inc. Memory cells having a folded digit line architecture
US8003482B2 (en) 2009-11-19 2011-08-23 Micron Technology, Inc. Methods of processing semiconductor substrates in forming scribe line alignment marks
US8551850B2 (en) * 2009-12-07 2013-10-08 Sandisk 3D Llc Methods of forming a reversible resistance-switching metal-insulator-metal structure
US8389375B2 (en) * 2010-02-11 2013-03-05 Sandisk 3D Llc Memory cell formed using a recess and methods for forming the same
US8237146B2 (en) * 2010-02-24 2012-08-07 Sandisk 3D Llc Memory cell with silicon-containing carbon switching layer and methods for forming the same
US20110210306A1 (en) * 2010-02-26 2011-09-01 Yubao Li Memory cell that includes a carbon-based memory element and methods of forming the same
US8039340B2 (en) 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US9202921B2 (en) 2010-03-30 2015-12-01 Nanya Technology Corp. Semiconductor device and method of making the same
US8471360B2 (en) 2010-04-14 2013-06-25 Sandisk 3D Llc Memory cell with carbon switching material having a reduced cross-sectional area and methods for forming the same
US8816409B2 (en) * 2010-07-15 2014-08-26 United Microelectronics Corp. Metal-oxide semiconductor transistor
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8435859B2 (en) 2011-02-16 2013-05-07 Micron Technology, Inc. Methods of forming electrical contacts
US8178418B1 (en) * 2011-04-25 2012-05-15 Nanya Technology Corporation Method for fabricating intra-device isolation structure
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9385132B2 (en) 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
KR101902486B1 (ko) * 2012-05-16 2018-11-13 삼성전자주식회사 Ｍｏｓ 트랜지스터
US8829601B2 (en) 2012-05-17 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9166043B2 (en) 2012-05-17 2015-10-20 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9012981B2 (en) 2012-05-17 2015-04-21 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8946050B2 (en) * 2012-10-30 2015-02-03 Globalfoundries Inc. Double trench well formation in SRAM cells
US20150340368A1 (en) * 2012-12-27 2015-11-26 Ps4 Luxco S.A.R.L. Semiconductor device manufacturing method
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
US9252148B2 (en) * 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9379010B2 (en) * 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
US9281211B2 (en) * 2014-02-10 2016-03-08 International Business Machines Corporation Nanoscale interconnect structure
US9524960B2 (en) 2014-04-01 2016-12-20 Empire Technoogy Development Llc Vertical transistor with flashover protection
US9293343B2 (en) * 2014-07-02 2016-03-22 Samsung Electronics Co., Ltd. Method of forming patterns of semiconductor device
US9406750B2 (en) 2014-11-19 2016-08-02 Empire Technology Development Llc Output capacitance reduction in power transistors
US9627378B2 (en) 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
US9564500B2 (en) 2015-06-30 2017-02-07 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel
CN106711213B (zh) * 2015-07-20 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
US9524974B1 (en) * 2015-07-22 2016-12-20 Sandisk Technologies Llc Alternating sidewall assisted patterning
US9627478B1 (en) 2015-12-10 2017-04-18 International Business Machines Corporation Integrated vertical nanowire memory
US10002962B2 (en) 2016-04-27 2018-06-19 International Business Machines Corporation Vertical FET structure
US9773728B1 (en) * 2016-12-27 2017-09-26 Micron Technology, Inc. Memory arrays
US9847337B1 (en) 2016-12-27 2017-12-19 Micron Technology, Inc. Memory arrays comprising ferroelectric capacitors
CN107170744B (zh) * 2017-04-28 2019-10-29 中国科学院微电子研究所 一种闪存单元器件及闪存
WO2018208285A1 (en) * 2017-05-09 2018-11-15 Intel Corporation Transistor arrangements with uneven gate-drain surfaces
US10164008B1 (en) * 2017-06-03 2018-12-25 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US10269805B2 (en) * 2017-06-26 2019-04-23 Micron Technology, Inc. Apparatuses having body connection lines coupled with access devices
WO2019017326A1 (ja) 2017-07-19 2019-01-24 グローバルウェーハズ・ジャパン株式会社 三次元構造体の製造方法、縦型トランジスタの製造方法、縦型トランジスタ用ウェ－ハおよび縦型トランジスタ用基板
CN107833889A (zh) * 2017-11-24 2018-03-23 长江存储科技有限责任公司 3d nand闪存的台阶接触孔的构建方法
US20190172920A1 (en) * 2017-12-06 2019-06-06 Nanya Technology Corporation Junctionless transistor device and method for preparing the same
US10439047B2 (en) * 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation
CN113488430B (zh) * 2018-04-03 2023-04-25 长鑫存储技术有限公司 一种自对准沟槽的形成方法
CN108520876B (zh) * 2018-06-26 2023-07-11 长鑫存储技术有限公司 集成电路存储器及其制备方法、半导体器件
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US10658481B1 (en) 2018-10-29 2020-05-19 International Business Machines Corporation Self-aligned gate cut in direct stacked vertical transport field effect transistor (VTFET)
US11069687B2 (en) * 2019-03-06 2021-07-20 Micron Technology, Inc. Integrated assemblies having shield lines between digit lines, and methods of forming integrated assemblies
US10892188B2 (en) * 2019-06-13 2021-01-12 Semiconductor Components Industries, Llc Self-aligned trench MOSFET contacts having widths less than minimum lithography limits
US11257766B1 (en) 2020-08-21 2022-02-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN113506737B (zh) * 2021-04-20 2023-07-14 芯盟科技有限公司 柱形晶体管及其制造方法、半导体器件及其制造方法
US11749744B2 (en) 2021-06-08 2023-09-05 International Business Machines Corporation Fin structure for vertical transport field effect transistor
CN113611665B (zh) * 2021-07-02 2024-08-02 芯盟科技有限公司 晶体管阵列及其制造方法、半导体器件及其制造方法
CN116133391A (zh) * 2021-09-07 2023-05-16 长鑫存储技术有限公司 半导体结构及其制备方法
CN118366857A (zh) * 2023-01-11 2024-07-19 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030235076A1 (en) * 2002-06-21 2003-12-25 Micron Technology, Inc. Multistate NROM having a storage density much greater than 1 Bit per 1F2

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US673030A (en) * 1900-08-30 1901-04-30 Andrew C Rowe Barrel-roller.
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4432132A (en) 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4984039A (en) * 1985-05-03 1991-01-08 Texas Instruments Incorporated Tapered trench structure and process
JPS6245058A (ja) 1985-08-22 1987-02-27 Nec Corp 半導体装置およびその製造方法
US4648937A (en) 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4992838A (en) * 1988-02-29 1991-02-12 Texas Instruments Incorporated Vertical MOS transistor with threshold voltage adjustment
FR2633101B1 (fr) * 1988-06-16 1992-02-07 Commissariat Energie Atomique Photodiode et matrice de photodiodes sur hgcdte et leurs procedes de fabrication
US5012306A (en) 1989-09-22 1991-04-30 Board Of Regents, The University Of Texas System Hot-carrier suppressed sub-micron MISFET device
JPH03155165A (ja) 1989-11-14 1991-07-03 Toshiba Corp 半導体装置およびその製造方法
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5139753A (en) * 1991-04-08 1992-08-18 Ari Technologies, Inc. Continuous process for mass transfer of a liquid reagent with two different gases
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5315142A (en) * 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
US5640034A (en) 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
JPH0677480A (ja) * 1992-08-24 1994-03-18 Hitachi Ltd 半導体装置
JPH06112481A (ja) 1992-09-28 1994-04-22 Yokogawa Electric Corp Ｍｏｓトランジスタの製造方法
US5319753A (en) * 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
JP3311070B2 (ja) 1993-03-15 2002-08-05 株式会社東芝 半導体装置
JPH06318680A (ja) * 1993-05-10 1994-11-15 Nec Corp 半導体記憶装置およびその製造方法
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
KR970009054B1 (ko) * 1993-12-29 1997-06-03 현대전자산업 주식회사 평면구조 모스 트랜지스터 및 그 제조방법
JP3745392B2 (ja) 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5583065A (en) * 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
JP2692639B2 (ja) 1995-03-10 1997-12-17 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH09293793A (ja) 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US5817560A (en) 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
US5679591A (en) * 1996-12-16 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd Method of making raised-bitline contactless trenched flash memory cell
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US6214727B1 (en) 1997-02-11 2001-04-10 Micron Technology, Inc. Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry
US5981333A (en) 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6288431B1 (en) 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US5973356A (en) 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
EP0924766B1 (de) * 1997-12-17 2008-02-20 Qimonda AG Speicherzellenanordnung und Verfahren zu deren Herstellung
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
JPH11261056A (ja) 1998-03-12 1999-09-24 Toshiba Corp 半導体装置及びその製造方法
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6191444B1 (en) * 1998-09-03 2001-02-20 Micron Technology, Inc. Mini flash process and circuit
US6319782B1 (en) * 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6271141B2 (en) 1999-03-23 2001-08-07 Micron Technology, Inc. Methods of forming materials over uneven surface topologies, and methods of forming insulative materials over and between conductive lines
US6159801A (en) * 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
DE19928781C1 (de) * 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP2001036081A (ja) 1999-07-26 2001-02-09 Fuji Electric Co Ltd 半導体装置
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
WO2001086726A1 (en) * 2000-05-10 2001-11-15 Koninklijke Philips Electronics N.V. A semiconductor device
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6391720B1 (en) * 2000-09-27 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Process flow for a performance enhanced MOSFET with self-aligned, recessed channel
US6340614B1 (en) * 2000-10-03 2002-01-22 Vanguard International Semiconductor Corporation Method of forming a DRAM cell
US6483154B1 (en) 2000-10-05 2002-11-19 Advanced Micro Devices, Inc. Nitrogen oxide plasma treatment for reduced nickel silicide bridging
US6562665B1 (en) 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
JP2002203913A (ja) * 2000-12-28 2002-07-19 Hitachi Ltd 半導体記憶装置の製造方法および半導体記憶装置
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6597203B2 (en) 2001-03-14 2003-07-22 Micron Technology, Inc. CMOS gate array with vertical transistors
US7176109B2 (en) 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6709929B2 (en) 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
US6737333B2 (en) 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
JP2003031686A (ja) 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
TW497138B (en) 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
JP4865166B2 (ja) 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
JP4870288B2 (ja) * 2001-09-11 2012-02-08 シャープ株式会社 半導体装置およびその製造方法と集積回路と半導体システム
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
JP2003309192A (ja) 2002-04-17 2003-10-31 Fujitsu Ltd 不揮発性半導体メモリおよびその製造方法
US6806123B2 (en) 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6932870B2 (en) * 2002-05-03 2005-08-23 Kimberly-Clark Worldwide, Inc. System and process for dispensing an adhesive onto a core during the formation of rolled products
US6900521B2 (en) * 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6777725B2 (en) 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6734063B2 (en) 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US7071043B2 (en) * 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6888187B2 (en) 2002-08-26 2005-05-03 International Business Machines Corporation DRAM cell with enhanced SER immunity
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7304336B2 (en) 2003-02-13 2007-12-04 Massachusetts Institute Of Technology FinFET structure and method to make the same
DE10362018B4 (de) * 2003-02-14 2007-03-08 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
KR100521381B1 (ko) * 2003-06-25 2005-10-12 삼성전자주식회사 모오스 전계 효과 트랜지스터의 제조 방법
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
DE10361695B3 (de) 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
DE102004036461A1 (de) 2004-07-28 2006-02-16 Infineon Technologies Ag Elektronische Datenspeichervorrichtung für hohen Lesestrom
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
JP2011198806A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030235076A1 (en) * 2002-06-21 2003-12-25 Micron Technology, Inc. Multistate NROM having a storage density much greater than 1 Bit per 1F2

Also Published As

Publication number Publication date
JP2008511997A (ja) 2008-04-17
US20130140618A1 (en) 2013-06-06
EP1794791A1 (en) 2007-06-13
US7442976B2 (en) 2008-10-28
US20120094449A1 (en) 2012-04-19
US20100276749A1 (en) 2010-11-04
JP5176180B2 (ja) 2013-04-03
KR20070057223A (ko) 2007-06-04
US8097910B2 (en) 2012-01-17
US8372710B2 (en) 2013-02-12
CN101044615A (zh) 2007-09-26
US20060258109A1 (en) 2006-11-16
EP1794791B1 (en) 2019-12-18
US20060046407A1 (en) 2006-03-02
US7772633B2 (en) 2010-08-10
WO2006028777A1 (en) 2006-03-16
US20090096000A1 (en) 2009-04-16
US7482229B2 (en) 2009-01-27
US8633529B2 (en) 2014-01-21

Similar Documents

Publication Publication Date Title
KR101038870B1 (ko) 연직의 유자형 트랜지스터를 구비하는 디램 셀
KR101364780B1 (ko) Ｕ-형상의 트랜지스터 및 대응하는 제조 방법
US7842558B2 (en) Masking process for simultaneously patterning separate regions
TWI396252B (zh) 提供電性隔離之方法及包含該方法之半導體結構
KR100910870B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US20220328494A1 (en) Memory forming method and memory
TWI471947B (zh) 電晶體元件及其製造方法
KR20120004802A (ko) 반도체 장치 제조 방법
CN116053136A (zh) 半导体存储器件的制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
S901 Examination by remand of revocation
E902 Notification of reason for refusal
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160427

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170504

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180518

Year of fee payment: 8