JP4577592B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置とその製造方法に関するものである。
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報
ＳＧＴは、柱状半導体の側面を取り囲むようにチャネル領域を設けるため、大きいゲート幅を小さい占有面積内に実現する。すなわち、小さい占有面積に大きなオン電流を流すことが求められる。大きなオン電流が流れるため、ソース、ドレインの抵抗が高いと、ソース、ドレインに所望の電圧を印加することが難しくなる。そのため、ソース、ドレインの低抵抗化のための設計を含むＳＧＴの製造方法が必要となる。また、大きなオン電流が流れるため、コンタクトの低抵抗化が必要となる。
従来のＭＯＳトランジスタにおいて、ゲート電極は、ゲート材を堆積し、リソグラフィーによりゲートパターンを基板上のレジストに転写しゲート材をエッチングすることにより、形成される。すなわち、従来のＭＯＳトランジスタにおいて、ゲート長はゲートパターンにより設計される。一方、ＳＧＴにおいては、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、ＳＧＴにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。
ＳＧＴにおいて、微細化に伴って発生するリーク電流の増大を抑えるために、柱状半導体の直径を小さくすることが求められる。また、ソース、ドレインの最適化を行うことによりショートチャネル効果を抑制しリーク電流を抑えることができる製造方法が必要となる。
ＳＧＴにおいて、消費電力を低減するために、寄生容量を低減することが求められる。寄生容量を低減するための製造方法が求められる。
ＳＧＴは従来のＭＯＳトランジスタと同じように製造コストを下げる必要がある。そのために、製造工程数を少なくすることが求められる。そこで、本発明は、ソース、ドレインの低抵抗化のための構造と寄生容量を低減するための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを目的とする。
本発明の１態様では、基板上に第１の柱状半導体層を形成し、第１の柱状半導体層の下部の基板の上部に第１の平面状半導体層を形成する工程と、第１の柱状半導体層の下部と第１の平面状半導体層に第１の第２導電型半導体層を形成する工程と、第１の柱状半導体層の底部及び第１の平面状半導体層上に第１の絶縁膜を形成する工程と、第１の柱状半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の上部且つ第１の柱状半導体層の上部側壁と、ゲート電極の側壁に第２の絶縁膜をサイドウォール状に形成する工程と、第１の柱状半導体層の上部に第２の第２導電型半導体層を形成し、第１の第２導電型半導体層と第２の第２導電型半導体層との間に第１導電型半導体層を形成する工程と、第１の第２導電型半導体層の上部表面と、第２の第２導電型半導体層の上部表面に金属と半導体の化合物を形成する工程と、を含み、第１の絶縁膜の厚さは、第１の柱状半導体層の周囲に形成されるゲート絶縁膜より厚いことを特徴とする半導体装置の製造方法である。
また、本発明の好ましい態様では、第１の柱状半導体層の中心から第１の平面状半導体層の端までの長さは、第１の柱状半導体層の中心から側壁までの長さと、ゲート絶縁膜の厚さと、ゲート電極の厚さと、ゲート電極の側壁にサイドウォール状に形成した第２の絶縁膜の厚さと、の和より大きい、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、ゲート電極の厚さは、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成した第２の絶縁膜の厚さより大きい、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１の平面状半導体層は第１の平面状シリコン層であり、第１の柱状半導体層は第１の柱状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第１の第２導電型半導体層は、第１の第２導電型シリコン層であり、第２の第２導電型半導体層は第２の第２導電型シリコン層である、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第１の第２導電型半導体層はｎ型シリコン層であり、第２の第２導電型半導体層はｎ型シリコン層である前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第１の第２導電型半導体層はp型シリコン層であり、第２の第２導電型半導体層はｐ型シリコンである前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、シリコン基板上に、パッド酸化膜を成膜する工程と、第１の柱状シリコン層を形成時にマスクとして用いる第１の窒化膜を成膜する工程と、第１の窒化膜上に第１のアモルファスシリコンもしくはポリシリコンを形成する工程と、第１のレジストを塗布し、リソグラフィーを用いてレジストにより第１の柱状シリコン層のパターンを形成し、第１のアモルファスシリコンあるいはポリシリコンをエッチングし、第１の窒化膜をエッチングし、第１のハードマスクを形成する工程と、を含む、前記に記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１のハードマスクをマスクとして、第１の柱状シリコン層をドライエッチングにより形成する工程と、を含む、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１のハードマスクのアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、第１の柱状シリコン層の高さを制御する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１のハードマスクのアモルファスシリコンあるいはポリシリコンマスクの厚さは、第１の柱状シリコン層の高さより小さい、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、チャネル部となる第１の柱状シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から第１の柱状シリコン層を保護するため、第１の柱状シリコン層を犠牲酸化する工程と、を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第２のレジストを塗布し、リソグラフィーを用いて第２のレジストにより第１の柱状シリコン層の下部に、第１の平面状シリコン層のパターンを形成する工程と、シリコン基板をエッチングし、第１の平面状シリコン層を形成し、第２のレジストを除去する工程と、を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、酸化膜を堆積し、平坦化を行い、平面状シリコン層の上部を露出するよう酸化膜をエッチングする工程と、を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１の柱状シリコン層の側壁にオフセットスペーサを形成する工程と、を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、不純物注入等により第１の平面状シリコン層に第２導電型の不純物を導入し、第１の柱状シリコン層の下部と第１の平面状シリコン層に第１の第２導電型シリコン層を形成し、その後、オフセットスペーサをエッチングする工程を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１の柱状シリコン層の上部に不純物を注入せず、第１の柱状シリコン層の下部に第１の第２導電型シリコン層を形成する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第１の柱状シリコン層の側壁より、第１の柱状シリコン層の上部と第１の柱状シリコン層下部の第１の第２導電型シリコン層上に厚く第１の絶縁膜を堆積する工程と、エッチングにより、第１の柱状シリコン層の側壁の第１の絶縁膜をエッチングし、第１の柱状シリコン層の上部と第１の柱状シリコン層下部の第１の第２導電型シリコン層上に、後に形成されるゲート絶縁膜より厚い第１の絶縁膜を形成する工程と、を含む、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、酸化膜や窒化膜などのゲート絶縁膜を形成し、ゲート電極として第２のアモルファスシリコンあるいはポリシリコンを、第１の柱状シリコン層を埋め込むように成膜する工程と、化学機械研磨により第２のアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、を含み、化学機械研磨において、第１のハードマスクの窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨量を抑制する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、ゲート電極である第２のアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、第１の酸化膜を堆積する工程と、を含み、この第１の酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート電極上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート電極上面からのゲート絶縁膜へのダメージを抑制する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第２の窒化膜を成膜する工程と、第２の窒化膜をエッチバックし、第１の酸化膜をエッチングすることにより第３の絶縁膜サイドウォールを形成する工程とを含み、反射防止膜層（ＢＡＲＣ層）及び第３のレジストを塗布し、リソグラフィーを用いて第３のレジストによりゲート配線パターンを形成し、第３のレジストをマスクとして、前記反射防止膜層（ＢＡＲＣ層）、及びゲート電極である第２のアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、第１の絶縁膜の一部を、第１の柱状シリコン層下部の第１の第２導電型シリコン層の表面が露出するよう、ドライエッチングもしくはウェットエッチングにより除去し、第３のレジストと反射防止膜層を除去し、第４の酸化膜をゲート電極表面と第１の柱状シリコン層下部の第１の第２導電型シリコン層の表面に形成し、第１の柱状シリコン層上部の第１の窒化膜及び第２の窒化膜をエッチングにより除去する工程と、パッド酸化膜と第１の酸化膜と第４の酸化膜を除去する工程と、を含む、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、第３の窒化膜を成膜し、すなわち第２の絶縁膜を形成し、第３の窒化膜をエッチバックして、第１の柱状シリコン層の下部の第１の第２導電型シリコン層及び第１の柱状シリコン層の上部を露出し、ゲート電極の上部且つ第１の柱状シリコン層の上部側壁と、ゲート電極の側壁に第２の絶縁膜サイドウォールを形成、すなわち第２の絶縁膜をサイドウォール状に形成する工程と、不純物注入等により第１の柱状シリコン層の上部に第２導電型の不純物を導入し、第１の柱状シリコン層の上部に第２の第２導電型シリコン層を形成し、第１の第２導電型半導体層と第２の第２導電型半導体層との間に第１導電型半導体層を形成する工程と、ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の第１の金属膜をスパッタし、熱処理を加えることで、第１の柱状シリコン層の下部に形成した第１の第２導電型シリコン層と、第１の柱状シリコン層の上部に形成した第２の２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、第１の柱状シリコン層の下部に形成した第１の第２導電型シリコン層と、第１の柱状シリコン層の上部に形成した第２の第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、を含む、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、窒化膜等コンタクトストッパーを成膜する工程と、層間膜として第３の酸化膜を成膜後、化学機械研磨により平坦化する工程と、第１の柱状シリコン層の上部に形成した第２の第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、第１の柱状シリコン層の下部の第１の平面状シリコン層に形成した第１の第２導電型シリコン層上、ゲート電極上に、エッチングによりコンタクト孔を形成する工程と、コンタクトストッパーのそれぞれのコンタクト孔に対応する部分をエッチングする工程と、コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、基板上に形成された第１の平面状半導体層と、第１の平面状半導体層上に形成された第１の柱状半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と、第１の柱状半導体層の上部に形成された第２の第２導電型半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と第１の柱状半導体層の上部に形成された第２の第２導電型半導体層との間に形成された第１導電型半導体層と、第１の柱状半導体層の周囲に形成されたゲート絶縁膜およびゲート電極と、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜と、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成された第２の絶縁膜と、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜と、第１の平面状半導体層に形成した第１の第２導電型半導体層の上部表面と第１の柱状半導体層の上部に形成した第２の第２導電型半導体層の上部表面に形成された金属と半導体の化合物と、を含み、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜の厚さは、第１の柱状半導体層の周囲に形成されるゲート絶縁膜より厚いことを特徴とする半導体装置である。
また、本発明の好ましい態様では、基板上に形成された第１の平面状半導体層と、第１の平面状半導体層上に形成された第１の柱状半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と、第１の柱状半導体層の上部に形成された第２の第２導電型半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と第１の柱状半導体層の上部に形成された第２の第２導電型半導体層との間に形成された第１導電型半導体層と、第１の柱状半導体層の周囲に形成されたゲート絶縁膜およびゲート電極と、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜と、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成された第２の絶縁膜と、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜と、第１の平面状半導体層に形成した第１の第２導電型半導体層の上部表面と第１の柱状半導体層の上部に形成した第２の第２導電型半導体層の上部表面に形成された金属と半導体の化合物と、を含み、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜の厚さは、第１の柱状半導体層の周囲に形成されるゲート絶縁膜より厚いことを特徴とし、第１の柱状半導体層の中心から第１の平面状半導体層の端までの長さが、第１の柱状半導体層の中心から側壁までの長さと、ゲート絶縁膜の厚さと、ゲート電極の厚さと、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜の厚さと、の和より大きいことを特徴とする半導体装置である。
また、本発明の好ましい態様では、基板上に形成された第１の平面状半導体層と、第１の平面状半導体層上に形成された第１の柱状半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と、第１の柱状半導体層の上部に形成された第２の第２導電型半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と第１の柱状半導体層の上部に形成された第２の第２導電型半導体層との間に形成された第１導電型半導体層と、第１の柱状半導体層の周囲に形成されたゲート絶縁膜およびゲート電極と、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜と、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成された第２の絶縁膜と、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜と、第１の平面状半導体層に形成した第１の第２導電型半導体層の上部表面と第１の柱状半導体層の上部に形成した第２の第２導電型半導体層の上部表面に形成された金属と半導体の化合物と、を含み、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜の厚さは、第１の柱状半導体層の周囲に形成されるゲート絶縁膜より厚いことを特徴とし、ゲート電極の厚さが、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成された第２の絶縁膜の厚さより大きいことを特徴とする半導体装置である。
本発明では、基板上に第１の柱状半導体層を形成し、第１の柱状半導体層の下部の基板の上部に第１の平面状半導体層を形成する工程と、第１の柱状半導体層の下部と第１の平面状半導体層に第１の第２導電型半導体層を形成する工程と、第１の柱状半導体層の底部及び第１の平面状半導体層上に第１の絶縁膜を形成する工程と、第１の柱状半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の上部且つ第１の柱状半導体層の上部側壁と、ゲート電極の側壁に第２の絶縁膜をサイドウォール状に形成する工程と、第１の柱状半導体層の上部に第２の第２導電型半導体層を形成し、第１の第２導電型半導体層と第２の第２導電型半導体層との間に第１導電型半導体層を形成する工程と、第１の第２導電型半導体層の上部表面と、第２の第２導電型半導体層の上部表面に金属と半導体の化合物を形成する工程と、を含み、第１の絶縁膜の厚さは、第１の柱状半導体層の周囲に形成されるゲート絶縁膜より厚いことを特徴とする半導体装置の製造方法により、ソース、ドレイン、ゲート電極の低抵抗化のための構造と寄生容量を低減するための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。
また、本発明では、第１の柱状半導体層の中心から第１の平面状半導体層の端までの長さは、第１の柱状半導体層の中心から側壁までの長さと、ゲート絶縁膜の厚さと、ゲート電極の厚さと、ゲート電極の側壁にサイドウォール状に形成した第２の絶縁膜の厚さと、の和より大きい、ことを特徴とすることにより、第１の柱状半導体層の下部の第１の平面状半導体層に形成した第１の第２導電型半導体層に金属と半導体の化合物を形成することができ、第１の柱状半導体層の下部の第１の平面状半導体層に形成した第１の第２導電型半導体層を低抵抗化することができる。
また、本発明では、ゲート電極の厚さは、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成した第２の絶縁膜の厚さより大きいことにより、ゲート電極に金属と半導体の化合物を形成する場合、ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。
また、本発明では、シリコン基板上に、パッド酸化膜を成膜する工程と、第１の柱状シリコン層を形成時にマスクとして用いる第１の窒化膜を成膜する工程と、第１の窒化膜上に第１のアモルファスシリコンもしくはポリシリコンを形成する工程と、第１のレジストを塗布し、リソグラフィーを用いてレジストにより第１の柱状シリコン層のパターンを形成し、第１のアモルファスシリコンあるいはポリシリコンをエッチングし、第１の窒化膜をエッチングし、第１のハードマスクを形成する工程と、を含むことにより、後に行われるドライエッチングの終点検出を行い、第１の柱状シリコン層の高さを制御することができる。
また、本発明では、第１のハードマスクをマスクとして、第１の柱状シリコン層をドライエッチングにより形成する工程により、第１のハードマスクのアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、第１の柱状シリコン層の高さを制御することができる。
また、本発明では、第１のハードマスクのアモルファスシリコンあるいはポリシリコンマスクの厚さは、第１の柱状シリコン層の高さより小さいことにより、ドライエッチングの終点検出を行うことができる。
また、本発明では、チャネル部となる第１の柱状シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から第１の柱状シリコン層を保護するため、第１の柱状シリコン層を犠牲酸化する工程により、チャネル部となる第１の柱状シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から第１の柱状シリコン層を保護することができる。
また、本発明では、第２のレジストを塗布し、リソグラフィーを用いて第２のレジストにより第１の柱状シリコン層の下部に、第１の平面状シリコン層のパターンを形成する工程と、シリコン基板をエッチングし、第１の平面状シリコン層を形成し、第２のレジストを除去する工程と、を含むことにより、素子分離を行うことができる。
また、本発明では、酸化膜を堆積し、平坦化を行い、平面状シリコン層の上部を露出するよう酸化膜をエッチングする工程と、を含むことにより、素子分離を行うことができる。
また、本発明では、第１の柱状シリコン層の側壁にオフセットスペーサを形成する工程と、を含むことにより、注入時に第１の柱状シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、不純物注入等により第１の平面状シリコン層に第２導電型の不純物を導入し、その後オフセットスペーサをエッチングすることにより、第１の柱状シリコン層の下部と第１の平面状シリコン層に第１の第２導電型シリコン層を形成することができる。
また、本発明では、第１の柱状シリコン層の上部に不純物を注入せず、第１の柱状シリコン層の下部に第１の第２導電型シリコン層を形成することにより、第１の柱状シリコン層上部と、第１の柱状シリコン層の下部の第１の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
また、本発明では、第１の柱状シリコン層の側壁より、第１の柱状シリコン層の上部と第１の柱状シリコン層下部の第１の第２導電型シリコン層上に厚く第１の絶縁膜を堆積する工程と、エッチングにより、第１の柱状シリコン層の側壁の第１の絶縁膜をエッチングし、第１の柱状シリコン層の上部と第１の柱状シリコン層下部の第１の第２導電型シリコン層上に、後に形成されるゲート絶縁膜より厚い第１の絶縁膜を形成する工程と、を含むことにより、ゲート、ソース間の寄生容量を低減することができる。
また、本発明では、酸化膜や窒化膜などのゲート絶縁膜を形成し、ゲート電極として第２のアモルファスシリコンあるいはポリシリコンを、第１の柱状シリコン層を埋め込むように成膜する工程と、化学機械研磨により第２のアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、を含むことにより、化学機械研磨において、第１のハードマスクの窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨量を抑制することができる。
また、本発明では、ゲート電極である第２のアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、第１の酸化膜を堆積する工程と、を含むことにより、この第１の酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート電極上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート電極上面からのゲート絶縁膜へのダメージを抑制することができる。
また、本発明では、第２の窒化膜を成膜する工程と、第２の窒化膜をエッチバックし、第１の酸化膜をエッチングすることにより第３の絶縁膜サイドウォールを形成する工程とを含み、反射防止膜層（ＢＡＲＣ層）及び第３のレジストを塗布し、リソグラフィーを用いて第３のレジストによりゲート配線パターンを形成し、第３のレジストをマスクとして、前記反射防止膜層（ＢＡＲＣ層）、及びゲート電極である第２のアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、第１の絶縁膜の一部を、第１の柱状シリコン層下部の第１の第２導電型シリコン層の表面が露出するよう、ドライエッチングもしくはウェットエッチングにより除去し、第３のレジストと反射防止膜層を除去し、第４の酸化膜をゲート電極表面と第１の柱状シリコン層下部の第１の第２導電型シリコン層の表面に形成し、第１の柱状シリコン層上部の第１の窒化膜及び第２の窒化膜をエッチングにより除去する工程と、パッド酸化膜と第１の酸化膜と第４の酸化膜を除去する工程と、を含むことにより、第１の柱状シリコン層の周りにゲート電極を形成できる。
また、本発明では、第３の窒化膜を成膜し、すなわち第２の絶縁膜を形成し、第３の窒化膜をエッチバックして、第１の柱状シリコン層の下部の第１の第２導電型シリコン層及び第１の柱状シリコン層の上部を露出し、ゲート電極の上部且つ第１の柱状シリコン層の上部側壁と、ゲート電極の側壁に第２の絶縁膜サイドウォールを形成、すなわち第２の絶縁膜をサイドウォール状に形成する工程と、不純物注入等により第１の柱状シリコン層の上部に第２導電型の不純物を導入し、第１の柱状シリコン層の上部に第２の第２導電型シリコン層を形成し、第１の第２導電型半導体層と第２の第２導電型半導体層との間に第１導電型半導体層を形成する工程と、ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の第１の金属膜をスパッタし、熱処理を加えることで、第１の柱状シリコン層の下部に形成した第１の第２導電型シリコン層と、第１の柱状シリコン層の上部に形成した第２の２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、第１の柱状シリコン層の下部に形成した第１の第２導電型シリコン層と、第１の柱状シリコン層の上部に形成した第２の第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、を含むことにより、第２の絶縁膜サイドウォールにより、ゲート電極と第１の柱状シリコン層の下部に形成した第１の第２導電型シリコン層及び第１の柱状シリコン層の上部に形成した第２の第２導電型シリコン層が分離されるため、金属と半導体の化合物によるゲート電極と第１の柱状シリコン層の下部に形成した第１の第２導電型シリコン層及び第１の柱状シリコン層の上部に形成した第２の第２導電型シリコン層の短絡を防止でき、第１の柱状シリコン層上部の側壁を第２の絶縁膜サイドウォールで覆うことにより、第１の柱状シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
また、本発明では、窒化膜等コンタクトストッパーを成膜する工程と、層間膜として第３の酸化膜を成膜後、化学機械研磨により平坦化する工程と、第１の柱状シリコン層の上部に形成した第２の第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、第１の柱状シリコン層の下部の第１の平面状シリコン層に形成した第１の第２導電型シリコン層上、ゲート電極に、エッチングによりコンタクト孔を形成する工程と、コンタクトストッパーのそれぞれのコンタクト孔に対応する部分をエッチングする工程と、コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、を含むことにより、コンタクトの低抵抗化ができる。
また、本発明では、基板上に形成された第１の平面状半導体層と、第１の平面状半導体層上に形成された第１の柱状半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と、第１の柱状半導体層の上部に形成された第２の第２導電型半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と第１の柱状半導体層の上部に形成された第２の第２導電型半導体層との間に形成された第１導電型半導体層と、第１の柱状半導体層の周囲に形成されたゲート絶縁膜およびゲート電極と、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜と、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成された第２の絶縁膜と、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜と、第１の平面状半導体層に形成した第１の第２導電型半導体層の上部表面と第１の柱状半導体層の上部に形成した第２の第２導電型半導体層の上部表面に形成された金属と半導体の化合物と、を含み、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜の厚さは、第１の柱状半導体層の周囲に形成されるゲート絶縁膜より厚いことを特徴とすることにより、第１の柱状半導体層の下部の第１の平面状半導体層に形成された第１の第２導電型半導体層、ゲート電極、第１の柱状半導体層の上部に形成した第２の第２導電型半導体層それぞれに異なる電圧を印加でき、第１の柱状半導体層の下部の第１の平面状半導体層に形成した第１の第２導電型半導体層、第１の柱状半導体層の上部に形成した第２の第２導電型半導体層を低抵抗化し、また、ゲート、ソース間の寄生容量を低減することができる。
また、本発明では、基板上に形成された第１の平面状半導体層と、第１の平面状半導体層上に形成された第１の柱状半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と、第１の柱状半導体層の上部に形成された第２の第２導電型半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と第１の柱状半導体層の上部に形成された第２の第２導電型半導体層との間に形成された第１導電型半導体層と、第１の柱状半導体層の周囲に形成されたゲート絶縁膜およびゲート電極と、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜と、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成された第２の絶縁膜と、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜と、第１の平面状半導体層に形成した第１の第２導電型半導体層の上部表面と第１の柱状半導体層の上部に形成した第２の第２導電型半導体層の上部表面に形成された金属と半導体の化合物と、を含み、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜の厚さは、第１の柱状半導体層の周囲に形成されるゲート絶縁膜より厚いことを特徴とし、第１の柱状半導体層の中心から第１の平面状半導体層の端までの長さが、第１の柱状半導体層の中心から側壁までの長さと、ゲート絶縁膜の厚さと、ゲート電極の厚さと、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜の厚さと、の和より大きいことにより、第１の柱状半導体層の下部の第１の平面状半導体層に形成された第１の第２導電型半導体層に金属と半導体の化合物を形成することができ、第１の柱状半導体層の下部の第１の平面状半導体層に形成された第１の第２導電型半導体層を低抵抗化することができる。
また、本発明では、基板上に形成された第１の平面状半導体層と、第１の平面状半導体層上に形成された第１の柱状半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と、第１の柱状半導体層の上部に形成された第２の第２導電型半導体層と、第１の柱状半導体層の下部と第１の平面状半導体層に形成された第１の第２導電型半導体層と第１の柱状半導体層の上部に形成された第２の第２導電型半導体層との間に形成された第１導電型半導体層と、第１の柱状半導体層の周囲に形成されたゲート絶縁膜およびゲート電極と、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜と、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成された第２の絶縁膜と、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜と、第１の平面状半導体層に形成した第１の第２導電型半導体層の上部表面と第１の柱状半導体層の上部に形成した第２の第２導電型半導体層の上部表面に形成された金属と半導体の化合物と、を含み、ゲート電極と第１の平面状半導体層の間に形成された第１の絶縁膜の厚さは、第１の柱状半導体層の周囲に形成されるゲート絶縁膜より厚いことを特徴とし、ゲート電極の厚さが、ゲート電極の上部且つ第１の柱状半導体層の上部側壁にサイドウォール状に形成された第２の絶縁膜の厚さより大きいことにより、ゲート電極に金属と半導体の化合物を形成する場合、ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。
（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 （ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図である。 図４１（ａ）のＢ−Ｂ’断面図である。
図４１（ａ）は、本発明を用いて形成されたＮＭＯＳ ＳＧＴの平面図であり、図４１（ｂ）は、図４１（ａ）のカットラインＡ−Ａ'に沿った断面図である。以下に図４１を参照して、本発明を用いて形成されたＮＭＯＳ ＳＧＴについて説明する。基板であるシリコン基板１１０上に、第１の平面状半導体層である第１の平面状シリコン層１１２が形成され、第１の平面状シリコン層１１２上に第１の柱状半導体層である第１の柱状シリコン層１１３が形成され、第１の柱状シリコン層１１３の下部と第１の平面状シリコン層１１２には、第１の第２導電型半導体層であるソース拡散層２００が形成され、柱状シリコン層１１３の上部には第２の第２導電型半導体層であるドレイン拡散層２０１が形成されている。
第１の柱状シリコン層１１３の下部と第１の平面状シリコン層１１２に形成されたソース拡散層２００と柱状シリコン層１１３の上部に形成されたドレイン拡散層２０１の間に第１導電型半導体層であるボディ３０９が形成されている。第１の柱状シリコン層１１３の周囲にゲート絶縁膜１２４およびゲート電極１４１が形成されている。
また、ゲート電極１４１とソース拡散層２００の間には、ゲート絶縁膜より厚い酸化膜すなわち第１の絶縁膜３０３が形成されている。ゲート電極１４１とソース拡散層２００の間に、ゲート絶縁膜より厚い酸化膜すなわち第１の絶縁膜を形成することにより、ゲート、ソース間の寄生容量を低減することができる。
ゲート電極１４１の上部且つ第１の柱状シリコン層１１３の上部側壁にサイドウォール状に形成された第２の絶縁膜すなわち第２の絶縁膜サイドウォール１３４が形成され、ゲート電極の側壁にサイドウォール状に形成された第２の絶縁膜すなわち第２の絶縁膜サイドウォール１３３が形成されている。ソース拡散層２００の上部表面に金属と半導体の化合物１５３が形成され、ドレイン拡散層２０１の上部表面に金属と半導体の化合物１５２が形成されている。
ソース拡散層２００上にはコンタクト１７４が形成され、ドレイン拡散層２０１上にはコンタクト１７３が形成され、ゲート電極１４１aより延在するゲート配線１４１ｂ上にはコンタクト１７２が形成されている。
図４２は図４１（ａ）のカットラインＢ−Ｂ'に沿った断面図である。ソース領域を低抵抗化するためにはソース領域に金属と半導体の化合物１５３を形成することが必要である。そのため、ソース拡散層２００に金属と半導体の化合物を形成するためには以下の条件が必要である。
Ｗａ＞Ｗｐ＋Ｗｏｘ＋Ｗｇ＋Ｗｓ 式（１）
ここでWaは第１の柱状シリコン層１１３の中心からソース拡散層の端までの長さ、Wpは柱状シリコン層１１３の中心から側壁までの長さ、Woxはゲート酸化膜１２４の厚さ、Wgはゲート電極１４１の幅、Wsは第２の絶縁膜サイドウォール１３３の幅、すなわち第２の絶縁膜の幅である。
ゲート電極１４１を低抵抗化するためにはゲート電極１４１に金属と半導体の化合物１５１を形成することが必要である。そのため、ゲート電極１４１に金属と半導体の化合物１５１を形成するためには以下の条件が必要である。
Ｗｇ＞Ｗｓ 式（２）
ここでＷｇはゲート電極１４１の幅、Ｗｓは第２の絶縁膜サイドウォール１３４の幅、すなわち第２の絶縁膜の幅である。上記条件を満たす構造を用いることにより、ソース、ドレイン、ゲート電極の寄生抵抗を低減し、オン電流を大きくすることができる。
ソース拡散層をＧＮＤ電位に接続し、ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。
また、第１の柱状シリコン層の上部に形成される拡散層がソース拡散層であり、第１の柱状シリコン層下部に形成される拡散層がドレイン拡散層でもよい。
以下に本発明のＳＧＴを形成するための製造方法の一例を図１〜図４１を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図１〜図４１は、この発明に係るＳＧＴの製造例を示している。（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
図１を参照して、シリコン基板１１０上にパッド酸化膜１２１を成膜する。
図２を参照して、第１の窒化膜１３０成膜し、続いて第１のアモルファスシリコンもしくはポリシリコン１４０を成膜する。
図３を参照して、第１のレジスト３０１を塗布し、リソグラフィーを用いてレジストにより第１の柱状シリコン層パターンを形成する。
図４を参照して、第１のアモルファスシリコンもしくはポリシリコン１４０をエッチングし、第１の窒化膜１３０をエッチングし、第１のハードマスクを作成し、パッド酸化膜１２１をエッチングする。
図５を参照して、第１のレジストを除去する。
図６を参照して、第１のハードマスクである第１の窒化膜１３０及び第１のアモルファスシリコンあるいはポリシリコン１４０をマスクにして、第１の柱状シリコン層１１３をドライエッチングにより形成する。ドライエッチング時には、第１のハードマスクのアモルファスシリコンあるいはポリシリコン１４０もエッチングされ、第１のアモルファスシリコンあるいはポリシリコン１４０が全てエッチングされると、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化するため、このプラズマ発光強度の変化を検出することにより、エッチングの終点検出が可能になり、エッチングレートによらず安定して第１の柱状シリコン層１１３の高さを制御することができる。
上記の終点検出方法を用いるためには、第１の柱状シリコン層ドライエッチング前のアモルファスシリコンあるいはポリシリコン１４０の膜厚が、柱状シリコン層の高さより小さく形成されている必要がある。
図７を参照して、チャネル部となる第１の柱状シリコン層１１３の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去のため、第１の柱状シリコン層１１３及びシリコン基板１１０表面を犠牲酸化し、犠牲酸化膜１２３を形成する。
図８を参照して、第２のレジスト１５０を塗布し、リソグラフィーを用いて第２のレジストにより第１の平面状シリコン層のパターンを形成する。このときに、柱状シリコン層１１３及びシリコン基板１１０上には上記の犠牲酸化により形成された犠牲酸化膜１２３により、次工程のドライエッチング時に生じる副生成物等の汚染からシリコン表面が保護される。
図９を参照して、シリコン基板１１０をドライエッチングにより加工して、第１の平面状シリコン層１１２を形成する。
図１０を参照して、第２のレジストを除去する。
図１１を参照して、埋め込み酸化膜１２０を堆積し、平坦化を行う。
図１２を参照して、平坦化を行った埋め込み酸化膜１２０をエッチングし、第１の平面状シリコン層１１２を露出する。
図１３を参照して、注入時に第１の柱状シリコン層１１３の側壁から不純物が打ち込まれないために、オフセットスペーサ３０７を形成する。
図１４を参照して、第１の平面状シリコン層１１２に砒素やリンといった不純物を注入し、第１の柱状シリコン層１１３下部と第１の平面状シリコン層１１２に第２導電型シリコン層であるソース拡散層２００を形成する。
また、本工程においては第１の柱状シリコン層１１３上に形成される第１の窒化膜１３０により、第１の柱状シリコン層１１３の上部への注入は行われない。上記のように第１の平面状シリコン層に形成されるソース拡散層と第１の柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
図１５を参照して、オフセットスペーサ３０７をエッチングする。
図１６を参照して、酸化膜などの第１の絶縁膜を堆積する。第１の柱状シリコン層の底部、ソース拡散層上、第１の柱状シリコン層上部に厚く絶縁膜を堆積し、第１の柱状シリコン層の側壁に薄く絶縁膜を堆積する。
図１７を参照して、エッチングにより、第１の柱状シリコン層の側壁の酸化膜などの第１の絶縁膜をエッチングする。エッチングは等方性エッチングが好ましい。第１の柱状シリコン層の底部、ソース拡散層上、第１の柱状シリコン層上部に厚く絶縁膜を堆積し、第１の柱状シリコン層の側壁に薄く絶縁膜を堆積したため、第１の柱状シリコン層の側壁の絶縁膜をエッチングした後も、第１の柱状シリコン層の底部ソース拡散層上に第１の絶縁膜３０３が、第１の柱状シリコン層上部に絶縁膜３０６が残る。この絶縁膜が、後に形成されるゲート電極とソース拡散層の間に、ゲート絶縁膜より厚い第１の絶縁膜３０３となる。この第１の絶縁膜により後に形成されるゲート、ソース間の寄生容量を低減することができる。このゲート電極と第１の平面状シリコン層の間に形成されることとなる第１の絶縁膜は、絶縁膜を堆積し、平坦化し、エッチバックを行うことで形成してもよい。
図１８を参照して、酸化膜やシリコン酸窒化膜などのゲート絶縁膜１２４を形成する。
図１９を参照して、ゲート導電膜である第２のアモルファスシリコンあるいはポリシリコン１４１を、第１の柱状シリコン層１１３を埋め込むように成膜する。
図２０を参照して、ＣＭＰ（化学機械研磨）により第２のアモルファスシリコンあるいはポリシリコン１４１を研磨し、ゲート導電膜の上面を平坦化する。ＣＭＰにおいて、第１のハードマスクである窒化膜１３０をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。
図２１を参照して、ゲート導電膜である第２のアモルファスシリコンあるいはポリシリコン１４１をエッチバックすることにより、ゲート長を決定する。
図２２を参照して、第１の酸化膜１２５を堆積し、第２の窒化膜１３１を堆積する。この第１の酸化膜１２５により、後工程において行われるウェット処理またはドライ処理からゲート電極上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート電極上面からのゲート絶縁膜１２４へのダメージを抑制することができる。
図２３を参照して、第２の窒化膜１３１をエッチバックすることにより第３の絶縁膜サイドウォールを形成する。このとき、第１の酸化膜１２５もエッチングされる。第３の絶縁膜サイドウォールの膜厚がゲート電極の膜厚となるため、第２の窒化膜１３１の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができる。
図２４を参照して、ゲート導電膜である第２のアモルファスシリコンあるいはポリシリコン１４１にリン（Ｐ）などの不純物を注入する。
図２５を参照して、ＢＡＲＣ層１６１及び第３のレジスト１６０を塗布し、リソグラフィーを用いて第３のレジスト１６０によりゲート配線パターンを形成する。
図２６を参照して、第３のレジスト１６０をマスクとして、ＢＡＲＣ層１６１及びゲート導電膜である第２のアモルファスシリコンあるいはポリシリコン１４１をエッチングして、ゲート電極１４１a及びゲート配線１４１ｂを形成する。
図２７を参照して、第１の絶縁膜３０３の一部を、ソース拡散層２００の表面が露出するよう、ドライエッチングもしくはウェットエッチングにより除去する。
図２８を参照して、第３のレジスト１６０及びＢＡＲＣ層１６１を除去し、後工程において行われる第１の窒化膜１３０及び第２の窒化膜１３１を除去する際、ゲート電極を保護するため、第４の酸化膜３０５を形成する。
図２９を参照して、第１の柱状シリコン１１３上部の第１の窒化膜１３０及び第２の窒化膜１３１をドライエッチングもしくはウェットエッチングにより除去する。
図３０を参照して、ドライエッチングもしくはウェットエッチングによりパッド酸化膜１２１、第１の酸化膜１２５、第４の酸化膜３０５を除去し、ソース拡散層２００を露出する。
図３１を参照して、第３の窒化膜１３２を成膜する。
図３２を参照して、第３の窒化膜１３２をエッチバックして、ソース拡散層２００の上面および第１の柱状シリコン１１３上部の表面を露出させ、第１の柱状シリコン層１１３の側壁およびゲート電極１４１側壁に、第２の絶縁膜サイドウォール１３３，１３４を形成、すなわち第２の絶縁膜をサイドウォール状に形成する。この第２の絶縁膜サイドウォール１３３，１３４によりゲート電極１４１とソース拡散層２００及び第１の柱状シリコン上部に後に形成されるドレイン拡散層が分離されるため、金属と半導体の化合物によるゲート電極１４１とソース拡散層２００及びドレイン拡散層の間のショートを防止できる。また、第１の柱状シリコン１１３上部の側壁を第２の絶縁膜サイドウォール１３４で覆うことにより、第１の柱状シリコン層１１３の側壁における金属と半導体の化合物化を制御することができる。
図３３を参照して、不純物注入等により第１の柱状シリコン層１１３の上部にＰやＡｓなどの不純物を導入し、ドレイン拡散層２０１を形成する。ソース拡散層とドレイン拡散層との間は第１導電型半導体層すなわちボディ３０９となる。
図３４を参照して、ＮｉもしくはＣｏ等の第１の金属膜をスパッタし、熱処理を加えることでソース拡散層２００表面及びドレイン拡散層２０１表面を、金属と半導体の化合物を形成し、未反応の金属膜を除去することによってドレイン拡散層２０１上の金属と半導体の化合物１５２、およびソース拡散層２００上の金属と半導体の化合物１５３を形成する。第１の柱状シリコン層を囲むゲート電極上１４１に金属と半導体の化合物１５１が形成されることにより、ゲート電極１４１の寄生抵抗が減少する。ゲート電極１４１上に金属と半導体の化合物１５１が形成されるためには、ゲート電極１４１の膜厚Ｗｇと絶縁膜サイドウォール１３４の膜厚Ｗｓの膜厚において、Ｗｇ＞Ｗｓとなっており、ゲート電極１４１の表面が露出していればよい。
図３５を参照して、窒化膜等のコンタクトストッパー１３５を成膜する。
図３６を参照して、第３の酸化膜である層間絶縁膜１２６を成膜後、ＣＭＰにより平坦化する。
図３７を参照して、第１の柱状シリコン層１１３上部のドレイン拡散層２０１上にコンタクト孔をエッチングして形成する。コンタクト孔はコンタクトストッパー１３５によりエッチングが停止する。
図３８を参照して、ゲート配線１４１ｂ上およびソース拡散層２００上にコンタクト孔をエッチングして形成する。コンタクト孔はコンタクトストッパー１３５によりエッチングが停止する。
図３９を参照して、コンタクトストッパーをエッチングする。
図４０を参照して、コンタクト孔にバリアメタル１７１であるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）などを成膜後、銅（Ｃｕ）などの金属１７０をスパッタやめっきにより成膜して、ＣＭＰによってコンタクト１７２、１７３、１７４を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。
図４１を参照して、ＴａやＴａＮなどのバリアメタル１７５を成膜後、金属１７６を成膜し、リソグラフィーを用いてレジストにより第１層配線１７７、１７８、１７９を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。
１１０．シリコン基板
１１２．第１の平面状シリコン層
１１３．第１の柱状シリコン層
１２０．埋め込み酸化膜
１２１．パッド酸化膜
１２３．犠牲酸化膜
１２４．ゲート絶縁膜
１２５．第１の酸化膜
１２６．層間絶縁膜
１３０．第１の窒化膜
１３１．第２の窒化膜
１３２．第３の窒化膜
１３３．第２の絶縁膜サイドウォール
１３４．第２の絶縁膜サイドウォール
１３５．コンタクトストッパー
１４０．第１のアモルファスシリコンもしくはポリシリコン
１４１．第２のアモルファスシリコンもしくはポリシリコン（ゲート電極）
１４１ａ．ゲート電極
１４１ｂ．ゲート配線
１５０．第２のレジスト
１５１．金属と半導体の化合物
１５２．金属と半導体の化合物
１５３．金属と半導体の化合物
１６０．第３のレジスト
１６１．反射防止膜層（ＢＡＲＣ層）
１７０．金属
１７１．バリアメタル
１７２．コンタクト
１７３．コンタクト
１７４．コンタクト
１７５．バリアメタル
１７６．金属
１７７．第１層配線
１７８．第１層配線
１７９．第１層配線
２００．ソース拡散層
２０１．ドレイン拡散層
３０１．第１のレジスト
３０３．第１の絶縁膜
３０５．第４の酸化膜
３０６．絶縁膜
３０７．オフセットスペーサ
３０９．ボディ

Claims (1)

  1. 平面状シリコン層と、
    前記平面状シリコン層上に形成された柱状シリコン層と、
    前記柱状シリコン層の上部に形成されたハードマスクと、
    前記柱状シリコン層の下部と前記平面状シリコン層に形成されたソース拡散層と、
    前記平面状シリコン層上の、少なくとも、前記ソース拡散層上に形成された絶縁膜と、
    前記柱状シリコン層の周囲に形成された、前記絶縁膜よりも膜厚の薄いゲート絶縁膜と、を有する構造に、
    ゲート電極及び前記ゲート電極より延在するゲート配線となるアモルファスシリコンあるいはポリシリコンを、前記柱状シリコン層を埋め込むように成膜し、化学機械研磨により前記アモルファスシリコンあるいはポリシリコンを平坦化し、
    前記平坦化したのち、前記アモルファスシリコンあるいはポリシリコンを前記柱状シリコン層の上面よりも低くなるようにエッチバックすることによりトランジスタのゲート長を決定し、
    前記ゲート長を決定したのち、前記ゲート電極をパターニングするために用いる第１のサイドウォールを形成するために第１の酸化膜及び第１の窒化膜を堆積し、
    前記第１の酸化膜、第１の窒化膜をエッチバックすることにより、前記柱状シリコン層の側面で、かつ、前記アモルファスシリコンあるいはポリシリコン上に第１のサイドウォールを形成し、
    前記第１のサイドウォールを形成したのち、前記アモルファスシリコンあるいはポリシリコンに不純物注入を行い、前記アモルファスシリコンあるいはポリシリコンを前記ソース拡散層と同じ導電型とし、
    前記不純物注入を行ったのち、前記ゲート配線をパターニングするためのレジストを前記アモルファスシリコンあるいはポリシリコン上に形成し、
    前記第１のサイドウォールと前記レジストを用いて前記アモルファスシリコンあるいはポリシリコンをエッチングすることで、前記柱状シリコン層の周囲に設けられたゲート電極と前記ゲート電極より延在するゲート配線をパターニングして形成し、
    前記パターニングしたのち、前記絶縁膜の一部を前記ゲート電極と前記ゲート配線をマスクとしてエッチングを行い、前記平面状シリコン層に形成された前記ソース拡散層上面を露出し、
    前記ソース拡散層上面を露出したのち、前記レジストを剥離し、
    前記レジストを剥離したのち、前記ゲート電極とゲート配線の表面に第２の酸化膜を形成し、
    前記第２の酸化膜を形成したのち、前記ハードマスク及び前記第１のサイドウォールの第１の窒化膜を除去し、
    前記ハードマスク及び第１のサイドウォールの第１の窒化膜を除去したのち、前記第１の酸化膜及び第２の酸化膜を除去し、
    前記第１の酸化膜及び第２の酸化膜を除去したのち、第２のサイドウォールを形成するために、第２の窒化膜を堆積し、
    前記第２の窒化膜をエッチバックすることにより、前記ゲート電極の上面、前記平面状シリコン層上の前記ソース拡散層の上面及び前記柱状シリコン層の上部の表面を露出させ、かつ、前記柱状シリコン層の側面及び前記ゲート電極側面に、第２のサイドウォールを形成することを特徴とし、
    前記第２のサイドウォールを形成したのち、前記柱状シリコン層の上部の表面にドレイン拡散層を形成し、
    前記ドレイン拡散層を形成したのち、金属膜を堆積し熱処理を行い、前記露出している前記ゲート電極の上面、前記平面状シリコン層上の前記ソース拡散層の上面、前記ドレイン拡散層が形成された前記柱状シリコン層の上部に金属とシリコンの化合物層を形成し、
    前記第２のサイドウォールを前記化合物層を形成する際の化合物化を抑制するために用いることを特徴とする半導体装置の製造方法。
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SG201002510-4A SG166065A1 (en) 2009-04-20 2010-04-09 Semiconductor device and manufacturing method thereof
EP10003947.8A EP2244298B1 (en) 2009-04-20 2010-04-14 Semiconductor device and manufacturing method thereof
US12/761,735 US8080458B2 (en) 2009-04-20 2010-04-16 Semiconductor device and manufacturing method thereof
KR1020100035336A KR101230745B1 (ko) 2009-04-20 2010-04-16 반도체 장치와 그 제조방법
TW099112266A TW201039394A (en) 2009-04-20 2010-04-20 Semiconductor device and manufacturing method thereof
CN2010101673176A CN101866857B (zh) 2009-04-20 2010-04-20 半导体器件及其制造方法
US13/289,742 US8519475B2 (en) 2009-04-20 2011-11-04 Semiconductor device

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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378425B2 (en) * 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
JP4577592B2 (ja) 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
WO2013069102A1 (ja) * 2011-11-09 2013-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
KR20130083923A (ko) * 2011-12-02 2013-07-23 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치의 제조 방법과 반도체 장치
US8735971B2 (en) 2011-12-02 2014-05-27 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9117690B2 (en) 2011-12-02 2015-08-25 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8664063B2 (en) 2011-12-13 2014-03-04 Unisantis Electronics Singapore Pte. Ltd. Method of producing a semiconductor device and semiconductor device
KR20130093149A (ko) * 2011-12-13 2013-08-21 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치의 제조 방법, 및 반도체 장치
US9373675B2 (en) 2012-02-06 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor structure and method of forming the same
KR20130104200A (ko) * 2012-03-13 2013-09-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9252237B2 (en) * 2012-05-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, semiconductor devices, and methods of manufacture thereof
US9012981B2 (en) 2012-05-17 2015-04-21 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9166043B2 (en) 2012-05-17 2015-10-20 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8829601B2 (en) 2012-05-17 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
KR20140015508A (ko) * 2012-05-17 2014-02-06 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치
CN103548125A (zh) * 2012-05-18 2014-01-29 新加坡优尼山帝斯电子私人有限公司 半导体装置的制造方法以及半导体装置
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
WO2014024266A1 (ja) * 2012-08-08 2014-02-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US9865716B2 (en) 2012-08-24 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for a vertical tunneling field-effect transistor cell
US9041106B2 (en) * 2012-09-27 2015-05-26 Intel Corporation Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates
US9082838B2 (en) * 2012-09-28 2015-07-14 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device and semiconductor device
US9190484B2 (en) 2013-01-18 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9159826B2 (en) * 2013-01-18 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9041095B2 (en) 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
WO2014115287A1 (ja) * 2013-01-24 2014-07-31 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5654184B1 (ja) 2013-04-16 2015-01-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
WO2014174672A1 (ja) 2013-04-26 2014-10-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
JP5872054B2 (ja) * 2013-06-17 2016-03-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
WO2014203304A1 (ja) * 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5740535B1 (ja) * 2013-07-19 2015-06-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9231055B2 (en) * 2013-08-19 2016-01-05 SK Hynix Inc. Semiconductor device having fin gate, resistive memory device including the same, and method of manufacturing the same
KR20150020845A (ko) 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 수직 채널을 갖는 반도체 장치, 그를 포함하는 저항 변화 메모리 장치 및 그 제조방법
JP5658425B1 (ja) * 2013-09-26 2015-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP5658426B1 (ja) * 2013-10-03 2015-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び、半導体装置の製造方法
WO2015075819A1 (ja) * 2013-11-22 2015-05-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
JP5657151B1 (ja) * 2014-01-23 2015-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP5885050B2 (ja) * 2014-02-12 2016-03-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2015125204A1 (ja) * 2014-02-18 2015-08-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2015132912A1 (ja) * 2014-03-05 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US10026658B2 (en) * 2014-04-14 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Methods for fabricating vertical-gate-all-around transistor structures
US9614091B2 (en) 2014-06-20 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method for fabricating the same
US9893159B2 (en) 2014-08-15 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
US9985026B2 (en) 2014-08-15 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
US9698025B2 (en) * 2014-09-04 2017-07-04 Globalfoundries Inc. Directed self-assembly material growth mask for forming vertical nanowires
US10186577B2 (en) 2014-09-04 2019-01-22 Globalfoundries Inc. Multiple directed self-assembly material mask patterning for forming vertical nanowires
US9865682B2 (en) 2014-09-04 2018-01-09 Globalfoundries Inc. Directed self-assembly material etch mask for forming vertical nanowires
JP5926354B2 (ja) * 2014-10-31 2016-05-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5986618B2 (ja) * 2014-12-04 2016-09-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5917673B2 (ja) * 2014-12-17 2016-05-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
JP5926423B2 (ja) * 2015-05-20 2016-05-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
US11018254B2 (en) * 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
JP6230648B2 (ja) * 2016-04-21 2017-11-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6284585B2 (ja) * 2016-07-15 2018-02-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP6235662B2 (ja) * 2016-08-05 2017-11-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US10199278B2 (en) 2017-05-30 2019-02-05 International Business Machines Corporation Vertical field effect transistor (FET) with controllable gate length
US10672888B2 (en) * 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
US10297507B2 (en) 2017-10-17 2019-05-21 International Business Machines Corporation Self-aligned vertical field-effect transistor with epitaxially grown bottom and top source drain regions
US10211288B1 (en) 2017-10-20 2019-02-19 International Business Machines Corporation Vertical transistors with multiple gate lengths
US10263122B1 (en) * 2017-11-30 2019-04-16 Globalfoundries Inc. Methods, apparatus, and manufacturing system for self-aligned patterning of contacts in a vertical field effect transistor
US11081569B2 (en) * 2017-12-15 2021-08-03 International Business Machines Corporation Resistor loaded inverter structures
JP7210344B2 (ja) * 2019-03-18 2023-01-23 キオクシア株式会社 半導体装置及びその製造方法
US10964792B1 (en) 2019-11-22 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Dual metal capped via contact structures for semiconductor devices
CN113451133B (zh) * 2020-03-26 2023-03-28 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179160A (ja) * 2001-10-18 2003-06-27 Chartered Semiconductor Mfg Ltd 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法
JP2005197704A (ja) * 2003-12-27 2005-07-21 Dongbu Electronics Co Ltd 半導体素子及びその製造方法
JP2006108514A (ja) * 2004-10-07 2006-04-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP2006351745A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2007520883A (ja) * 2004-01-22 2007-07-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 垂直型ｆｉｎ−ｆｅｔｍｏｓデバイス
JP2008511997A (ja) * 2004-09-01 2008-04-17 マイクロン テクノロジー，インコーポレイテッド 縦型のｕ字形トランジスタを有するｄｒａｍセル
JP2009081163A (ja) * 2007-09-25 2009-04-16 Elpida Memory Inc 半導体装置およびその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JPH02145761A (ja) 1988-11-28 1990-06-05 Matsushita Electric Ind Co Ltd 薄膜超電導体の製造方法
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JPH0831576B2 (ja) * 1993-02-05 1996-03-27 株式会社東芝 半導体装置及びその製造方法
JPH07245291A (ja) * 1994-03-03 1995-09-19 Sony Corp シリコン系基板のエッチング方法及びエッチング装置
JPH07263677A (ja) * 1994-03-18 1995-10-13 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08227997A (ja) * 1995-02-20 1996-09-03 Hitachi Ltd 半導体装置とその製造方法
DE19711482C2 (de) * 1997-03-19 1999-01-07 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
JPH11297984A (ja) 1998-04-07 1999-10-29 Seiko Epson Corp Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
US6229161B1 (en) * 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
JP3376302B2 (ja) * 1998-12-04 2003-02-10 株式会社東芝 半導体装置及びその製造方法
KR20010028692A (ko) * 1999-09-22 2001-04-06 이계안 파이프 테스터기
JP2001284598A (ja) 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2005268418A (ja) * 2004-03-17 2005-09-29 Fujio Masuoka 半導体記憶装置及びその製造方法
KR100739532B1 (ko) 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
US8058683B2 (en) 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
JP2008218514A (ja) * 2007-02-28 2008-09-18 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP5466816B2 (ja) * 2007-08-09 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 縦型ｍｏｓトランジスタの製造方法
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP4316658B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP4487221B1 (ja) 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP4577592B2 (ja) 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179160A (ja) * 2001-10-18 2003-06-27 Chartered Semiconductor Mfg Ltd 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法
JP2005197704A (ja) * 2003-12-27 2005-07-21 Dongbu Electronics Co Ltd 半導体素子及びその製造方法
JP2007520883A (ja) * 2004-01-22 2007-07-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 垂直型ｆｉｎ−ｆｅｔｍｏｓデバイス
JP2008511997A (ja) * 2004-09-01 2008-04-17 マイクロン テクノロジー，インコーポレイテッド 縦型のｕ字形トランジスタを有するｄｒａｍセル
JP2006108514A (ja) * 2004-10-07 2006-04-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP2006351745A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2009081163A (ja) * 2007-09-25 2009-04-16 Elpida Memory Inc 半導体装置およびその製造方法

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