JPH08227997A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH08227997A JPH08227997A JP7030421A JP3042195A JPH08227997A JP H08227997 A JPH08227997 A JP H08227997A JP 7030421 A JP7030421 A JP 7030421A JP 3042195 A JP3042195 A JP 3042195A JP H08227997 A JPH08227997 A JP H08227997A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66666—Vertical transistors
Abstract
(57)【要約】
【目的】MOSFETのソースとドレイン間のパンチスルーを
回避し、ドレイン電流および相互コンダクタンスを向上
し、ソースとドレインの寄生容量および寄生抵抗を低減
する。 【構成】MOSFET半導体装置を絶縁膜基板１上の半導体基
板内に設けた高濃度第一導電型ソース拡散層５と，その
上に堆積した単結晶シリコン半導体層９と，高濃度第一
導電型ソース拡散層２３と，高濃度第一導電型ドレイン
拡散層２２と，金属ゲート電極１６と，金属よりなるド
レインおよびソース電極１７，１８により構成する。 【効果】半導体集積回路の高速化や、この半導体集積回
路を適用したシステムの高速化が容易になる。
回避し、ドレイン電流および相互コンダクタンスを向上
し、ソースとドレインの寄生容量および寄生抵抗を低減
する。 【構成】MOSFET半導体装置を絶縁膜基板１上の半導体基
板内に設けた高濃度第一導電型ソース拡散層５と，その
上に堆積した単結晶シリコン半導体層９と，高濃度第一
導電型ソース拡散層２３と，高濃度第一導電型ドレイン
拡散層２２と，金属ゲート電極１６と，金属よりなるド
レインおよびソース電極１７，１８により構成する。 【効果】半導体集積回路の高速化や、この半導体集積回
路を適用したシステムの高速化が容易になる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板上に形成した
高性能シリコン電界効果トランジスタに係り、特に電界
効果トランジスタのドレイン電流および相互コンダクタ
ンスを増加し、寄生接合容量と寄生直列抵抗を低減する
のに好適な半導体装置とその製造方法に関する。
高性能シリコン電界効果トランジスタに係り、特に電界
効果トランジスタのドレイン電流および相互コンダクタ
ンスを増加し、寄生接合容量と寄生直列抵抗を低減する
のに好適な半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ（Metal-Oxcide-Semicondu
ctor）型電界効果トランジスタ（以下MOSFETと称する）
では、相互コンダクタンスを向上するためにドレインと
ソース拡散層の間隔（以下ゲート長と呼ぶ）を縮小する
と、ソースおよびドレイン拡散層間のパンチスルーが起
こる問題があった。この問題点を回避して相互コンダク
タンスを向上し、寄生接合容量や負荷容量および寄生抵
抗を低減することによってMOSFET半導体集積回路の動作
遅延時間を低減できる技術として、チャネル領域を挟ん
で両側にゲート電極を設けるMOSFET技術が知られてい
た。これらは例えば、特開平5−226655 号公報や、１９
９０年の電子素子に関する国際学会（1990Internationa
l Electron Devices Meeting）の予稿集の５９５〜５９
８頁に記載されている。
ctor）型電界効果トランジスタ（以下MOSFETと称する）
では、相互コンダクタンスを向上するためにドレインと
ソース拡散層の間隔（以下ゲート長と呼ぶ）を縮小する
と、ソースおよびドレイン拡散層間のパンチスルーが起
こる問題があった。この問題点を回避して相互コンダク
タンスを向上し、寄生接合容量や負荷容量および寄生抵
抗を低減することによってMOSFET半導体集積回路の動作
遅延時間を低減できる技術として、チャネル領域を挟ん
で両側にゲート電極を設けるMOSFET技術が知られてい
た。これらは例えば、特開平5−226655 号公報や、１９
９０年の電子素子に関する国際学会（1990Internationa
l Electron Devices Meeting）の予稿集の５９５〜５９
８頁に記載されている。
【０００３】これらのトランジスタの断面は、図３
（ａ）に示した通りであり、絶縁膜基板３０上に設けた
ドレイン拡散層３６と，ソース拡散層３７と，チャネル
領域３１と，第一ゲート電極３３と，第二ゲート電極３
４よりなり、チャネル領域３１の上下に基板３０に平行
にゲート電極を有する構造のダブルゲートMOSFETであっ
た。
（ａ）に示した通りであり、絶縁膜基板３０上に設けた
ドレイン拡散層３６と，ソース拡散層３７と，チャネル
領域３１と，第一ゲート電極３３と，第二ゲート電極３
４よりなり、チャネル領域３１の上下に基板３０に平行
にゲート電極を有する構造のダブルゲートMOSFETであっ
た。
【０００４】また別の公知例は、１９８９年の電子素子
に関する国際学会（1989 International Elect
ron Devices Meeting）の予稿集の８３３〜８３６頁に
記載されている。このトランジスタの断面構造は図３
（ｂ）に示した通りであり、絶縁膜基板４０上に設けた
ドレイン拡散層４４と，ソース拡散層４５と，チャネル
領域４１と，ゲート電極４３よりなり、チャネル領域４
１を取り囲むゲート電極を有する構造のMOSFETであっ
た。
に関する国際学会（1989 International Elect
ron Devices Meeting）の予稿集の８３３〜８３６頁に
記載されている。このトランジスタの断面構造は図３
（ｂ）に示した通りであり、絶縁膜基板４０上に設けた
ドレイン拡散層４４と，ソース拡散層４５と，チャネル
領域４１と，ゲート電極４３よりなり、チャネル領域４
１を取り囲むゲート電極を有する構造のMOSFETであっ
た。
【０００５】これらの公知例ではいずれもゲート電極が
チャネル領域を両側から挟み込む形状になっているた
め、ソースとドレイン拡散層の間のパンチスルーを抑え
ることができた。またドレイン拡散層とソース拡散層が
絶縁膜上に形成されており、またこれらの拡散層を浅い
拡散層とする必要がないため寄生接合容量と寄生抵抗を
低減できた。
チャネル領域を両側から挟み込む形状になっているた
め、ソースとドレイン拡散層の間のパンチスルーを抑え
ることができた。またドレイン拡散層とソース拡散層が
絶縁膜上に形成されており、またこれらの拡散層を浅い
拡散層とする必要がないため寄生接合容量と寄生抵抗を
低減できた。
【０００６】
【発明が解決しようとする課題】図３（ａ）で示された
公知例では、チャネル領域３１の下にもゲート電極３４
を設ける構造であった。そのため従来のＭＯＳ製造工程
のように半導体基板の上にゲート電極を形成する方法が
とれず、半導体基板３１の下にゲート電極を作る特別の
工程が必要であり、製造工程を困難にしていた。一方で
この問題点を回避した図３（ｂ）で示された公知例で
は、ドレイン電流を増加させるべくゲート幅を広げる
と、チャネル領域４１の高さが高くなり、極めて高い素
子段差ができて大規模集積回路の製造を困難にする問題
があった。
公知例では、チャネル領域３１の下にもゲート電極３４
を設ける構造であった。そのため従来のＭＯＳ製造工程
のように半導体基板の上にゲート電極を形成する方法が
とれず、半導体基板３１の下にゲート電極を作る特別の
工程が必要であり、製造工程を困難にしていた。一方で
この問題点を回避した図３（ｂ）で示された公知例で
は、ドレイン電流を増加させるべくゲート幅を広げる
と、チャネル領域４１の高さが高くなり、極めて高い素
子段差ができて大規模集積回路の製造を困難にする問題
があった。
【０００７】本発明の目的は、MOSFETのゲート長の微細
化に伴うソース電極とドレイン電極間パンチスルーを抑
え、相互コンダクタンスを向上し、寄生接合容量や負荷
容量および寄生抵抗を低減できるMOSFETを可能にし、そ
の時の弊害として起こる製造工程の困難さを回避するこ
とにより、MOSFETを用いた半導体集積回路の動作遅延時
間を低減できる半導体装置とその製造方法を提供するこ
とにある。
化に伴うソース電極とドレイン電極間パンチスルーを抑
え、相互コンダクタンスを向上し、寄生接合容量や負荷
容量および寄生抵抗を低減できるMOSFETを可能にし、そ
の時の弊害として起こる製造工程の困難さを回避するこ
とにより、MOSFETを用いた半導体集積回路の動作遅延時
間を低減できる半導体装置とその製造方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的は、図１の断面
構造図および図２の平面図で説明されるMOSFET構造にす
ることにより達成される。本図では、後述の実施例１で
説明される製造工程で製造されたnMOSFET を例にとって
説明しているが、pMOSFET でも不純物の導電型をすべて
逆にすることで同様に目的が達成される。
構造図および図２の平面図で説明されるMOSFET構造にす
ることにより達成される。本図では、後述の実施例１で
説明される製造工程で製造されたnMOSFET を例にとって
説明しているが、pMOSFET でも不純物の導電型をすべて
逆にすることで同様に目的が達成される。
【０００９】図１（ａ）と（ｂ）は、それぞれ図２で示
した平面図のＡ−Ａ′とＢ−Ｂ′の部分の断面構造を示
したものである。MOSFETは絶縁膜１上の半導体基板（以
下ＳＯＩ基板と呼ぶ）に形成されており、半導体基板内
に設けた高濃度ｎ型ソース拡散層５と，その一部分の上
に堆積した単結晶シリコン半導体層よりなる低濃度チャ
ネル領域９と，堆積した単結晶シリコン半導体層の最下
部に拡散した高濃度ｎ型ソース拡散層２３と，同じく最
上部に拡散した高濃度ｎ型ドレイン拡散層２２と，チャ
ネル領域９の周囲を取り囲むゲート酸化膜１２と，同じ
くチャネル領域９の周囲を取り囲む金属よりなるゲート
電極１６と，ｎ型不純物拡散源としても用いた高濃度多
結晶シリコンドレイン電極１０と，金属ドレイン電極１
７と，金属ソース電極１８より構成される。チャネル領
域９の厚さは、ゲート電極１６の電位によりソース拡散
層２３と，ドレイン拡散層２２間のパンチスルーを抑止
できるように薄く設定されている。またチャネル領域９
の周囲を削りとることにより、単結晶シリコン半導体層
を堆積する時に生ずる表面の結晶欠陥が除去されてお
り、リーク電流のないチャネルを得ることができる。こ
のような構造とすることで、図３で説明した従来のMOSF
ETの製造工程の困難さを回避できる。
した平面図のＡ−Ａ′とＢ−Ｂ′の部分の断面構造を示
したものである。MOSFETは絶縁膜１上の半導体基板（以
下ＳＯＩ基板と呼ぶ）に形成されており、半導体基板内
に設けた高濃度ｎ型ソース拡散層５と，その一部分の上
に堆積した単結晶シリコン半導体層よりなる低濃度チャ
ネル領域９と，堆積した単結晶シリコン半導体層の最下
部に拡散した高濃度ｎ型ソース拡散層２３と，同じく最
上部に拡散した高濃度ｎ型ドレイン拡散層２２と，チャ
ネル領域９の周囲を取り囲むゲート酸化膜１２と，同じ
くチャネル領域９の周囲を取り囲む金属よりなるゲート
電極１６と，ｎ型不純物拡散源としても用いた高濃度多
結晶シリコンドレイン電極１０と，金属ドレイン電極１
７と，金属ソース電極１８より構成される。チャネル領
域９の厚さは、ゲート電極１６の電位によりソース拡散
層２３と，ドレイン拡散層２２間のパンチスルーを抑止
できるように薄く設定されている。またチャネル領域９
の周囲を削りとることにより、単結晶シリコン半導体層
を堆積する時に生ずる表面の結晶欠陥が除去されてお
り、リーク電流のないチャネルを得ることができる。こ
のような構造とすることで、図３で説明した従来のMOSF
ETの製造工程の困難さを回避できる。
【００１０】
【作用】図１において高濃度ｎ型拡散層２３がソース電
極，高濃度ｎ型拡散層２２がドレイン電極，チャネル領
域９の周囲を取り囲む金属電極１６がゲート電極として
働き、縦方向に電流が流れるMOSFETとして動作する。チ
ャネル領域９の厚さは薄く設定されているので、高濃度
ｎ型ソース拡散層２３と，高濃度ｎ型ドレイン拡散層２
２を接近させて相互コンダクタンスを増加させた時に、
ゲート電極１６の電位により両拡散層２２および２３の
間のパンチスルーが防止される。
極，高濃度ｎ型拡散層２２がドレイン電極，チャネル領
域９の周囲を取り囲む金属電極１６がゲート電極として
働き、縦方向に電流が流れるMOSFETとして動作する。チ
ャネル領域９の厚さは薄く設定されているので、高濃度
ｎ型ソース拡散層２３と，高濃度ｎ型ドレイン拡散層２
２を接近させて相互コンダクタンスを増加させた時に、
ゲート電極１６の電位により両拡散層２２および２３の
間のパンチスルーが防止される。
【００１１】また図１（ｂ）において、チャネル領域９
を基板１と平行に横方向に延ばすことにより、素子段差
が増加せずにドレイン電流および相互コンダクタンスが
増加する。ソース電極５および１８，ゲート電極１６は
いずれも絶縁膜上に設けられており、ドレイン電極１７
はさらに絶縁膜基板１から離れているため、これらの電
極はすべて低寄生容量電極として働く。また、電極１
６，１７，１８は金属であり、不純物拡散層５，２２，
２３は高濃度であるため、ゲート電極，ドレイン電極，
ソース電極はいずれも低寄生抵抗電極として働く。
を基板１と平行に横方向に延ばすことにより、素子段差
が増加せずにドレイン電流および相互コンダクタンスが
増加する。ソース電極５および１８，ゲート電極１６は
いずれも絶縁膜上に設けられており、ドレイン電極１７
はさらに絶縁膜基板１から離れているため、これらの電
極はすべて低寄生容量電極として働く。また、電極１
６，１７，１８は金属であり、不純物拡散層５，２２，
２３は高濃度であるため、ゲート電極，ドレイン電極，
ソース電極はいずれも低寄生抵抗電極として働く。
【００１２】
【実施例】本発明をＳＯＩ基板に適用し、相補型MOSFET
（以下ＣMOSFETと称する）を形成した実施例１を、図１
と，図２と，図４〜図１１により説明する。図１（ａ）
と（ｂ）は、それぞれ図２で示したnMOSFET の平面図の
Ａ−Ａ′部分とＢ−Ｂ′部分の完成断面構造を示してい
る。図４〜図１１は製造工程の断面構造を説明してい
る。製造工程の断面図において、左側がnMOSFET を２個
並べた素子の製造断面を示しており、右側がnMOSFET に
対して基板１上で９０度回転して配置されたpMOSFET の
製造断面を示している。これらの図により、製造工程を
説明する。
（以下ＣMOSFETと称する）を形成した実施例１を、図１
と，図２と，図４〜図１１により説明する。図１（ａ）
と（ｂ）は、それぞれ図２で示したnMOSFET の平面図の
Ａ−Ａ′部分とＢ−Ｂ′部分の完成断面構造を示してい
る。図４〜図１１は製造工程の断面構造を説明してい
る。製造工程の断面図において、左側がnMOSFET を２個
並べた素子の製造断面を示しており、右側がnMOSFET に
対して基板１上で９０度回転して配置されたpMOSFET の
製造断面を示している。これらの図により、製造工程を
説明する。
【００１３】まず図４に示すごとく絶縁膜基板１上の厚
さが約２００ｎｍ前後のＳＯＩ基板に素子分離用のシリ
コン酸化膜３を設け、例えば、ボロンなどのｐ型不純物
を領域４に、また例えばリンなどのｎ型不純物を領域５
に選択的に拡散した。それぞれの不純物濃度はどちらも
１×１０20／cm3 以上にした。
さが約２００ｎｍ前後のＳＯＩ基板に素子分離用のシリ
コン酸化膜３を設け、例えば、ボロンなどのｐ型不純物
を領域４に、また例えばリンなどのｎ型不純物を領域５
に選択的に拡散した。それぞれの不純物濃度はどちらも
１×１０20／cm3 以上にした。
【００１４】次に図５に示すように、ＳＯＩ基板上に膜
厚１００ｎｍ前後のシリコン酸化膜６と，膜厚２００ｎ
ｍ前後のシリコン窒化膜７と，膜厚１００ｎｍ前後のシ
リコン酸化膜８を堆積した。
厚１００ｎｍ前後のシリコン酸化膜６と，膜厚２００ｎ
ｍ前後のシリコン窒化膜７と，膜厚１００ｎｍ前後のシ
リコン酸化膜８を堆積した。
【００１５】次に図６に示すように、チャネル領域とな
る部分のシリコン酸化膜６と，シリコン窒化膜７と，シ
リコン酸化膜８を選択的に開口し、幅１５０ｎｍ前後の
溝を設けた。この溝幅は、図１におけるチャネル領域の
単結晶シリコン堆積層９の厚さとなるため、所望の電気
的特性を得られるように任意に変えることが可能であ
る。
る部分のシリコン酸化膜６と，シリコン窒化膜７と，シ
リコン酸化膜８を選択的に開口し、幅１５０ｎｍ前後の
溝を設けた。この溝幅は、図１におけるチャネル領域の
単結晶シリコン堆積層９の厚さとなるため、所望の電気
的特性を得られるように任意に変えることが可能であ
る。
【００１６】次に図７に示すように、ＳＯＩ基板４，５
の露出された領域上に、単結晶シリコンエピタキシャル
成長層９を、成長温度約７００℃前後の低温で選択的に
堆積してから、必要に応じてシリコン成長層９にｎ型も
しくはｐ型の不純物を注入した。この後、膜厚５０ｎｍ
前後の多結晶シリコン膜１０を堆積してから、pMOSFET
となる領域上の多結晶シリコン膜１０にボロンを１×１
０20／cm3 以上の濃度で選択的に注入し、nMOSFET とな
る領域上の多結晶シリコン膜１０にリンを１×１０20／
cm3 以上の濃度で選択的に注入した。
の露出された領域上に、単結晶シリコンエピタキシャル
成長層９を、成長温度約７００℃前後の低温で選択的に
堆積してから、必要に応じてシリコン成長層９にｎ型も
しくはｐ型の不純物を注入した。この後、膜厚５０ｎｍ
前後の多結晶シリコン膜１０を堆積してから、pMOSFET
となる領域上の多結晶シリコン膜１０にボロンを１×１
０20／cm3 以上の濃度で選択的に注入し、nMOSFET とな
る領域上の多結晶シリコン膜１０にリンを１×１０20／
cm3 以上の濃度で選択的に注入した。
【００１７】次に図８に示すように、多結晶シリコン膜
１０およびシリコン酸化膜８を所望の形状に選択的に加
工してから、多結晶シリコン膜１０を酸化し、膜厚５０
ｎｍ前後のシリコン酸化膜１１を形成した。この後必要
に応じて熱処理を加えることにより、不純物が拡散され
たＳＯＩ基板４，５および不純物が拡散された多結晶シ
リコン膜１０を拡散源として、pMOSFET のドレイン拡散
層２０およびソース拡散層２１と，nMOSFET のドレイン
拡散層２２およびソース拡散層２３を形成した。この
時、拡散深さが、シリコン酸化膜６，８の膜厚とほぼ同
じ１００ｎｍ前後になるように、多結晶シリコン膜１０
の酸化温度および時間と，その後の熱処理温度および時
間を制御した。
１０およびシリコン酸化膜８を所望の形状に選択的に加
工してから、多結晶シリコン膜１０を酸化し、膜厚５０
ｎｍ前後のシリコン酸化膜１１を形成した。この後必要
に応じて熱処理を加えることにより、不純物が拡散され
たＳＯＩ基板４，５および不純物が拡散された多結晶シ
リコン膜１０を拡散源として、pMOSFET のドレイン拡散
層２０およびソース拡散層２１と，nMOSFET のドレイン
拡散層２２およびソース拡散層２３を形成した。この
時、拡散深さが、シリコン酸化膜６，８の膜厚とほぼ同
じ１００ｎｍ前後になるように、多結晶シリコン膜１０
の酸化温度および時間と，その後の熱処理温度および時
間を制御した。
【００１８】次に図９に示すように、シリコン窒化膜７
を除去し、露出したシリコン堆積層９の表面を、たとえ
ばヒドラジンなどのシリコンエッチング液により、膜厚
３０ｎｍ前後の両エッチングした。こうすることで、シ
リコン層９が堆積する時にシリコン堆積層９とシリコン
窒化膜７の界面に生じる結晶欠陥を、除去することがで
きた。ここでシリコン堆積層９の除去膜厚は、結晶欠陥
の程度により変えることが可能である。またシリコン堆
積層９の表面をエッチングする方法としては、ヒドラジ
ン以外のシリコンエッチング液でも可能であるし、シリ
コン堆積層９の表面を薄く酸化してから、シリコン酸化
膜を除去することでも可能である。この後、エッチング
されたシリコン堆積層９の表面を、８５０℃以下の低温
で薄く酸化し、膜厚が５ｎｍ前後のゲート酸化膜１２を
設けた。こうすることで露出したシリコン堆積層９の周
囲全面にゲート酸化膜１２が形成された。
を除去し、露出したシリコン堆積層９の表面を、たとえ
ばヒドラジンなどのシリコンエッチング液により、膜厚
３０ｎｍ前後の両エッチングした。こうすることで、シ
リコン層９が堆積する時にシリコン堆積層９とシリコン
窒化膜７の界面に生じる結晶欠陥を、除去することがで
きた。ここでシリコン堆積層９の除去膜厚は、結晶欠陥
の程度により変えることが可能である。またシリコン堆
積層９の表面をエッチングする方法としては、ヒドラジ
ン以外のシリコンエッチング液でも可能であるし、シリ
コン堆積層９の表面を薄く酸化してから、シリコン酸化
膜を除去することでも可能である。この後、エッチング
されたシリコン堆積層９の表面を、８５０℃以下の低温
で薄く酸化し、膜厚が５ｎｍ前後のゲート酸化膜１２を
設けた。こうすることで露出したシリコン堆積層９の周
囲全面にゲート酸化膜１２が形成された。
【００１９】次に図１０に示すように、シリコン酸化膜
６および１１の所望の領域を選択的に開口してから、例
えば、タングステン等の金属膜１３を、化学的気相堆積
法（以下ＣＶＤ法と呼ぶ）により堆積した。
６および１１の所望の領域を選択的に開口してから、例
えば、タングステン等の金属膜１３を、化学的気相堆積
法（以下ＣＶＤ法と呼ぶ）により堆積した。
【００２０】次に図１１に示すように、異方性ドライエ
ッチングにより金属膜１３を加工し、所望の領域に選択
的に金属膜１３を残すことにより、MOSFETのそれぞれの
金属電極１４〜１８を形成した。この時チャネル領域と
なる単結晶シリコン堆積層９の周囲には、金属ゲート電
極１６が自動的に残された。
ッチングにより金属膜１３を加工し、所望の領域に選択
的に金属膜１３を残すことにより、MOSFETのそれぞれの
金属電極１４〜１８を形成した。この時チャネル領域と
なる単結晶シリコン堆積層９の周囲には、金属ゲート電
極１６が自動的に残された。
【００２１】以上の製造工程により、図１及び図２の完
成図で示されるnMOSFET に代表されるCMOSFET が形成さ
れた。この後、必要な金属配線を設けて、CMOSFET を用
いた半導体集積回路を完成した。
成図で示されるnMOSFET に代表されるCMOSFET が形成さ
れた。この後、必要な金属配線を設けて、CMOSFET を用
いた半導体集積回路を完成した。
【００２２】本実施例では、単結晶シリコン堆積層９よ
りなるチャネル領域の厚さが１００ｎｍ以下と薄く、ソ
ースおよびドレイン拡散層間のパンチスルーを防止しな
がら相互コンダクタンスを向上し、各電極寄生容量およ
び寄生抵抗を低減できた。この結果高速のCMOSFET 集積
回路を実現することができた。また、本実施例ではゲー
ト長がシリコン窒化膜７の堆積膜厚で決まるため、従来
のMOSFETのように微細加工技術を用いずに、堆積膜厚を
薄くすることでゲート長を短縮することができるので、
比較的容易に相互コンダクタンスを向上できるという長
所を有する。
りなるチャネル領域の厚さが１００ｎｍ以下と薄く、ソ
ースおよびドレイン拡散層間のパンチスルーを防止しな
がら相互コンダクタンスを向上し、各電極寄生容量およ
び寄生抵抗を低減できた。この結果高速のCMOSFET 集積
回路を実現することができた。また、本実施例ではゲー
ト長がシリコン窒化膜７の堆積膜厚で決まるため、従来
のMOSFETのように微細加工技術を用いずに、堆積膜厚を
薄くすることでゲート長を短縮することができるので、
比較的容易に相互コンダクタンスを向上できるという長
所を有する。
【００２３】次に実施例２を断面図１２により説明す
る。本実施例は実施例１と同じ製造工程で製造したCMOS
FET であるが、図６で説明したシリコン酸化膜６と，シ
リコン窒化膜７と，シリコン酸化膜８を選択的に開口す
る時の平面形状を変えることにより、実施例１のチャネ
ル領域９を、基板１に平行な面で切断したときの断面形
状を、実施例１とは異なる形状にした実施例である。図
１２はnMOSFET を例にとり、その平面断面構造を示した
ものである。
る。本実施例は実施例１と同じ製造工程で製造したCMOS
FET であるが、図６で説明したシリコン酸化膜６と，シ
リコン窒化膜７と，シリコン酸化膜８を選択的に開口す
る時の平面形状を変えることにより、実施例１のチャネ
ル領域９を、基板１に平行な面で切断したときの断面形
状を、実施例１とは異なる形状にした実施例である。図
１２はnMOSFET を例にとり、その平面断面構造を示した
ものである。
【００２４】図１２（ａ）（ｂ）（ｃ）（ｄ）はいずれ
も、ゲート酸化膜１２に近接するチャネル領域９に流れ
るドレイン電流を増加するために、ゲート酸化膜１２の
断面形状でみた長さ（以下断面長と呼ぶ）を増加した実
施例である。こうすることで総ドレイン電流が増加し、
効果的に相互コンダクタンスを向上することができた。
も、ゲート酸化膜１２に近接するチャネル領域９に流れ
るドレイン電流を増加するために、ゲート酸化膜１２の
断面形状でみた長さ（以下断面長と呼ぶ）を増加した実
施例である。こうすることで総ドレイン電流が増加し、
効果的に相互コンダクタンスを向上することができた。
【００２５】図１２（ｅ）（ｆ）は、断面形状をリング
状にした実施例である。この例では、断面形状が帯状
で、同じゲート酸化膜断面長のものに比べると、ゲート
電極１６の総面積を減らすことができ、また集積回路の
MOSFET素子配列における、素子形状の自由度を増加させ
ることができた。さらには、同じゲート酸化膜断面長の
帯形状の素子に比べて、ゲート電極とチャネル領域間の
ゲート容量がほぼ同じであるのに、チャネル領域にα線
が入射した時の発生雑音電荷が、リング形状ゆえに少な
いため、本実施例のMOSFETを用いた回路における耐α線
強度を向上することができた。
状にした実施例である。この例では、断面形状が帯状
で、同じゲート酸化膜断面長のものに比べると、ゲート
電極１６の総面積を減らすことができ、また集積回路の
MOSFET素子配列における、素子形状の自由度を増加させ
ることができた。さらには、同じゲート酸化膜断面長の
帯形状の素子に比べて、ゲート電極とチャネル領域間の
ゲート容量がほぼ同じであるのに、チャネル領域にα線
が入射した時の発生雑音電荷が、リング形状ゆえに少な
いため、本実施例のMOSFETを用いた回路における耐α線
強度を向上することができた。
【００２６】次に、実施例３を図１３の計算機システム
構成図で説明する。本実施例３は、実施例１〜２のいず
れかの半導体装置により構成した高速シリコン半導体集
積回路を、命令や演算を処理するプロセッサ５００が、
複数個並列に接続された高速大型計算機システムに適用
した例である。
構成図で説明する。本実施例３は、実施例１〜２のいず
れかの半導体装置により構成した高速シリコン半導体集
積回路を、命令や演算を処理するプロセッサ５００が、
複数個並列に接続された高速大型計算機システムに適用
した例である。
【００２７】本実施例では、使用されている高速シリコ
ン半導体集積回路の集積度が高いため、命令や演算を処
理するプロセッサ５００や、システム制御装置５０１
や、主記憶装置５０２などを、１辺が約１０〜３０mmの
シリコン半導体チップで構成出来た。これら命令や演算
を処理するプロセッサ５００と，システム制御装置501
と，化合物半導体集積回路よりなるデータ通信インタフ
ェース５０３を、同一セラミック基板５０６に実装し
た。また、データ通信インタフェース５０３と，データ
通信制御装置５０４を、同一セラミック基板５０７に実
装した。
ン半導体集積回路の集積度が高いため、命令や演算を処
理するプロセッサ５００や、システム制御装置５０１
や、主記憶装置５０２などを、１辺が約１０〜３０mmの
シリコン半導体チップで構成出来た。これら命令や演算
を処理するプロセッサ５００と，システム制御装置501
と，化合物半導体集積回路よりなるデータ通信インタフ
ェース５０３を、同一セラミック基板５０６に実装し
た。また、データ通信インタフェース５０３と，データ
通信制御装置５０４を、同一セラミック基板５０７に実
装した。
【００２８】これらセラミック基板５０６並びに５０７
と，主記憶装置５０２を実装したセラミック基板を、大
きさが１辺約５０cm程度、あるいはそれ以下の基板に実
装し、大型計算機の中央処理ユニット５０８を形成し
た。この中央処理ユニット508内データ通信や、複数の
中央処理ユニット間データ通信、あるいはデータ通信イ
ンタフェース５０３と入出力プロセッサ５０５を実装し
た基板５０９との間のデータの通信は、図中の両端矢印
線で示される光ファイバ５１０を介して行われた。この
計算機では、命令や演算を処理するプロセッサ５００
や、システム制御装置５０１や、主記憶装置５０２など
のシリコン半導体集積回路が、並列に高速で動作し、ま
た、データの通信を光を媒体に行ったため、１秒間当り
の命令処理回数を大幅に増加することができた。
と，主記憶装置５０２を実装したセラミック基板を、大
きさが１辺約５０cm程度、あるいはそれ以下の基板に実
装し、大型計算機の中央処理ユニット５０８を形成し
た。この中央処理ユニット508内データ通信や、複数の
中央処理ユニット間データ通信、あるいはデータ通信イ
ンタフェース５０３と入出力プロセッサ５０５を実装し
た基板５０９との間のデータの通信は、図中の両端矢印
線で示される光ファイバ５１０を介して行われた。この
計算機では、命令や演算を処理するプロセッサ５００
や、システム制御装置５０１や、主記憶装置５０２など
のシリコン半導体集積回路が、並列に高速で動作し、ま
た、データの通信を光を媒体に行ったため、１秒間当り
の命令処理回数を大幅に増加することができた。
【００２９】次に実施例４を図１４により説明する。図
１４は実施例４を示す光伝送システム構成図である。本
実施例は、実施例１〜２のいずれかの半導体装置を、デ
ータを超高速で送信する光送信モジュール６１３、及び
受信する光受信モジュール６１４の両伝送システムに適
用した例である。
１４は実施例４を示す光伝送システム構成図である。本
実施例は、実施例１〜２のいずれかの半導体装置を、デ
ータを超高速で送信する光送信モジュール６１３、及び
受信する光受信モジュール６１４の両伝送システムに適
用した例である。
【００３０】本実施例では実施例１〜２のいずれかの半
導体装置により送信側電気信号６１０を処理する多重変
換デジタル回路６０１、及び半導体レーザ６０３を駆動
するするための半導体レーザ駆動アナログ回路６０２か
らなる光送信モジュール６１３、更には送信された光信
号611をフォトダイオード６０４により変換した受信側
電気信号６１２を増幅する前置増幅器６０５、及び自動
利得制御増幅器６０６，クロック抽出回路６０７，識別
回路６０８の各アナログ回路、及びデジタル回路である
分離変換回路６０９等で構成される光受信モジュール６
１４を構成した。実施例の半導体装置は超高速で動作可
能なため、１秒当たり３０Ｇビットと大容量の信号を超
高速で送受信することができた。
導体装置により送信側電気信号６１０を処理する多重変
換デジタル回路６０１、及び半導体レーザ６０３を駆動
するするための半導体レーザ駆動アナログ回路６０２か
らなる光送信モジュール６１３、更には送信された光信
号611をフォトダイオード６０４により変換した受信側
電気信号６１２を増幅する前置増幅器６０５、及び自動
利得制御増幅器６０６，クロック抽出回路６０７，識別
回路６０８の各アナログ回路、及びデジタル回路である
分離変換回路６０９等で構成される光受信モジュール６
１４を構成した。実施例の半導体装置は超高速で動作可
能なため、１秒当たり３０Ｇビットと大容量の信号を超
高速で送受信することができた。
【００３１】次に実施例５を図１５により説明する。本
実施例は、実施例１〜２のいずれかの半導体装置により
構成された信号伝送処理装置に関し、特に非同期伝送方
式（ＡＴＭ交換器と称される）に関する信号伝送処理装
置であり、その構成図を図１５により説明する。
実施例は、実施例１〜２のいずれかの半導体装置により
構成された信号伝送処理装置に関し、特に非同期伝送方
式（ＡＴＭ交換器と称される）に関する信号伝送処理装
置であり、その構成図を図１５により説明する。
【００３２】図１５において、光ファイバにより超高速
で直列的に伝送されてきた情報信号は電気信号に変換し
（Ｏ／Ｅ変換）、且つ並列化（Ｓ／Ｐ変換）させる装置
を介して本発明の実施例１〜２のいずれかのCMOSFET で
構成される集積回路（ＢＦＭＬＳＩ）に導入した。集積
回路で番地付処理された電気信号は直列化（Ｐ／Ｓ変
換）及び光信号化（Ｅ／Ｏ変換)されて光ファイバで出
力される。BFMLSIは多重器(ＭＵＸ)，バッファメモリ
（ＢＦＭ）、及び分離器(ＤＭＵＸ)により構成される。
BFMLSIはメモリ制御ＬＳＩ、及び空アドレス振分け制御
の機能を有するＬＳＩ（空アドレスＦＩＦＯメモリＬＳ
Ｉ）により制御される。
で直列的に伝送されてきた情報信号は電気信号に変換し
（Ｏ／Ｅ変換）、且つ並列化（Ｓ／Ｐ変換）させる装置
を介して本発明の実施例１〜２のいずれかのCMOSFET で
構成される集積回路（ＢＦＭＬＳＩ）に導入した。集積
回路で番地付処理された電気信号は直列化（Ｐ／Ｓ変
換）及び光信号化（Ｅ／Ｏ変換)されて光ファイバで出
力される。BFMLSIは多重器(ＭＵＸ)，バッファメモリ
（ＢＦＭ）、及び分離器(ＤＭＵＸ)により構成される。
BFMLSIはメモリ制御ＬＳＩ、及び空アドレス振分け制御
の機能を有するＬＳＩ（空アドレスＦＩＦＯメモリＬＳ
Ｉ）により制御される。
【００３３】本信号伝送処理装置は伝送すべき番地と無
関係に送られてくる超高速伝送信号を所望番地に超高速
で伝送するスイッチの機能を有する装置である。BFMLSI
は入力光信号の伝送速度に比べて著しく動作速度が遅い
為、入力信号を直接スイッチングできず、入力信号を一
時記憶させ、記憶された信号をスイッチングしてから超
高速な光信号に変換して所望番地に伝送する方式を用い
ている。BFMLSIの動作速度が遅ければ、大きな記憶容量
が要求される。本実施例に基づくＡＴＭ交換器において
はBFMLSIが前記実施例１〜２のいずれかのCMOSFET で構
成されることにより、従来のBFMLSIに比べて動作速度が
三倍と高速で且つ廉価なため、BFMLSIの記憶容量を従来
比で約１／３と低減することがとが可能となった。これ
によりＡＴＭ交換器の製造原価を低減することができ
た。
関係に送られてくる超高速伝送信号を所望番地に超高速
で伝送するスイッチの機能を有する装置である。BFMLSI
は入力光信号の伝送速度に比べて著しく動作速度が遅い
為、入力信号を直接スイッチングできず、入力信号を一
時記憶させ、記憶された信号をスイッチングしてから超
高速な光信号に変換して所望番地に伝送する方式を用い
ている。BFMLSIの動作速度が遅ければ、大きな記憶容量
が要求される。本実施例に基づくＡＴＭ交換器において
はBFMLSIが前記実施例１〜２のいずれかのCMOSFET で構
成されることにより、従来のBFMLSIに比べて動作速度が
三倍と高速で且つ廉価なため、BFMLSIの記憶容量を従来
比で約１／３と低減することがとが可能となった。これ
によりＡＴＭ交換器の製造原価を低減することができ
た。
【００３４】
【発明の効果】本発明によれば、MOSFET半導体装置にお
いてソースとドレイン間パンチスルーが回避され、従っ
てゲート長を短縮してドレイン電流を増加することで相
互コンダクタンスが向上し、ソースおよびドレインの寄
生容量および寄生抵抗が低減するため、この半導体装置
を用いた半導体集積回路の高速化や、この半導体集積回
路を適用したシステムの高速化が容易になる。
いてソースとドレイン間パンチスルーが回避され、従っ
てゲート長を短縮してドレイン電流を増加することで相
互コンダクタンスが向上し、ソースおよびドレインの寄
生容量および寄生抵抗が低減するため、この半導体装置
を用いた半導体集積回路の高速化や、この半導体集積回
路を適用したシステムの高速化が容易になる。
【図１】本発明の半導体装置の断面図。
【図２】本発明の半導体装置の平面図。
【図３】従来構造の断面図。
【図４】本発明の実施例１の製造工程の断面図。
【図５】本発明の実施例１の製造工程の断面図。
【図６】本発明の実施例１の製造工程の断面図。
【図７】本発明の実施例１の製造工程の断面図。
【図８】本発明の実施例１の製造工程の断面図。
【図９】本発明の実施例１の製造工程の断面図。
【図１０】本発明の実施例１の製造工程の断面図。
【図１１】本発明の実施例１の製造工程の断面図。
【図１２】本発明の実施例２の断面図。
【図１３】本発明の実施例３の計算機システムのブロッ
ク図。
ク図。
【図１４】本発明の実施例４の光伝送システムのブロッ
ク図。
ク図。
【図１５】本発明の実施例５の信号伝送処理装置の説明
図。
図。
１…絶縁膜基板、３…素子分離シリコン酸化膜、５…高
濃度ｎ型ソース拡散層、６…シリコン酸化膜、８…シリ
コン酸化膜、９…シリコンエピタキシャル成長膜（チャ
ネル領域）、１０…多結晶シリコン膜、１１…シリコン
酸化膜、１２…ゲート酸化膜、１６…nMOSFET 金属ゲー
ト電極、１７…nMOSFET 金属ドレイン電極、１８…nMOS
FET 金属ソース電極、２２…ｎ型ドレイン拡散層、２３
…ｎ型ソース拡散層。
濃度ｎ型ソース拡散層、６…シリコン酸化膜、８…シリ
コン酸化膜、９…シリコンエピタキシャル成長膜（チャ
ネル領域）、１０…多結晶シリコン膜、１１…シリコン
酸化膜、１２…ゲート酸化膜、１６…nMOSFET 金属ゲー
ト電極、１７…nMOSFET 金属ドレイン電極、１８…nMOS
FET 金属ソース電極、２２…ｎ型ドレイン拡散層、２３
…ｎ型ソース拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮内 昭浩 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 大西 和博 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 島本 裕巳 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 内野 俊 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (3)
- 【請求項１】第一半導体基板上に設けた電界効果トラン
ジスタにおいて、ソース拡散層を有し、前記ソース拡散
層の上にチャネル領域を有し、前記チャネル領域の上に
ドレイン拡散層を有し、縦方向にドレイン電流が流れる
構造の電界効果トランジスタであることと、ゲート絶縁
膜およびゲート電極が前記チャネル領域の周囲の全ても
しくは一部を取り囲んでいることと、前記チャネル領域
およびソース拡散層およびドレイン拡散層を前記半導体
基板に平行な面で切断したときのチャネル領域の断面積
が、ソース拡散層およびドレイン拡散層の断面積よりも
小さいことを特徴とする半導体装置。 - 【請求項２】請求項１において、前記第一半導体基板が
絶縁膜上に設けられている半導体装置。 - 【請求項３】請求項１において、前記第一半導体基板に
ソース拡散層を形成する工程と，前記ソース拡散層の一
部の上に第二半導体基板を堆積する工程と，前記第二半
導体基板の最下部にソース拡散層および最上部にドレイ
ン拡散層を形成する工程と，前記第二半導体基板内部の
前記ソースおよびドレイン拡散層領域以外であるチャネ
ル領域の、第二半導体基板の周囲を一部除去する工程
と，前記チャネル領域の表面上にゲート絶縁膜とゲート
電極を、前記第二半導体基板の周囲の全てもしくは一部
を取り囲む形状で形成する工程を有する半導体装置とそ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7030421A JPH08227997A (ja) | 1995-02-20 | 1995-02-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7030421A JPH08227997A (ja) | 1995-02-20 | 1995-02-20 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08227997A true JPH08227997A (ja) | 1996-09-03 |
Family
ID=12303497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7030421A Pending JPH08227997A (ja) | 1995-02-20 | 1995-02-20 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08227997A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6638823B2 (en) | 2001-03-28 | 2003-10-28 | Electronics And Telecommunications Research Institute | Ultra small size vertical MOSFET device and method for the manufacture thereof |
| US6734501B2 (en) | 2001-01-30 | 2004-05-11 | Takuo Sugano | Fully inverted type SOI-MOSFET capable of increasing the effective mutual conductance |
| WO2009072192A1 (ja) * | 2007-12-05 | 2009-06-11 | Unisantis Electronics (Japan) Ltd. | 半導体装置 |
| WO2009075031A1 (ja) * | 2007-12-12 | 2009-06-18 | Unisantis Electronics ( Japan ) Ltd. | 半導体装置 |
| WO2010010865A1 (ja) * | 2008-07-22 | 2010-01-28 | 日本電気株式会社 | 半導体装置 |
| EP2244301A1 (en) * | 2008-02-15 | 2010-10-27 | Unisantis Electronics (Japan) Ltd. | Semiconductor device manufacturing method |
| EP2244298A3 (en) * | 2009-04-20 | 2010-12-15 | Unisantis Electronics (Japan) Ltd. | Semiconductor device and manufacturing method thereof |
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