JP2000277638A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 バイポーラ部分あるいはＭＩＳＦＥＴ部分の
シリコン層の厚さをそのデバイス構造に適した厚さで構
成しつつ、その境界領域での段差のない平坦なデバイス
構造および製造方法を提供する。 【解決手段】 完全空乏型ＭＩＳＦＥＴの形成に適した
薄い膜厚のシリコン層３（ＳＯＩ層）を有する基板にシ
リコン酸化膜を形成し、続いて開口５を形成する。開口
５の側壁に絶縁体からなるサイドウォール６を形成し、
その後、選択エピタキシャル成長法を用いて開口５内に
エピタキシャル成長膜である単結晶シリコン膜８を形成
する。次に、シリコン層３上のシリコン酸化膜、サイド
ウォール６および単結晶シリコン膜８にＣＭＰ法を施
し、シリコン酸化膜の除去および平坦化を行う。その
後、シリコン層３にＭＩＳＦＥＴを形成し、さらに単結
晶シリコン膜８にバイポーラトランジスタを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、縦型バイポーラトランジス
タと完全空乏型ＳＯＩ・ＭＩＳＦＥＴとを同一基板に形
成した半導体装置に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】近年発展の著しい高速通信分野で適用さ
れる半導体装置では、高集積化の要求に加え、高速化、
低消費電力化の要求が強い。高速性能を満たし得るデバ
イス構造として縦型バイポーラトランジスタ構造が知ら
れ、低消費電力性能を満たし得るデバイス構造としてＣ
−ＭＩＳＦＥＴ（Complementary-Metal Insulator Semi
conductor Field Effect Transistor ）構造が知られて
いる。また、ＭＩＳＦＥＴは、ＳＯＩ（Silicon On Ins
ulator）基板に形成することにより基板容量を低減し、
高性能化を図れることが知られている。そこで、バイポ
ーラトランジスタとＣ−ＭＩＳＦＥＴとを同一ＳＯＩ基
板上に形成するＢｉ−ＣＭＯＳデバイスが考えられてい
る。このようなＢｉ−ＣＭＯＳデバイスは、バイポーラ
トランジスタの高速性とＣ−ＭＩＳＦＥＴの低消費電力
性とを兼ね備え、さらにα線によるソフトエラーにも強
いという特徴を有することから、前記高速通信分野での
ニーズを満たし得る半導体装置として大きな期待が寄せ
られている。

【０００３】たとえば、T. kikuchi et al., A 0.35um
ECL-CMOS Process Technology on SOI for 1ns Mega-bi
ts SRAMs with 40ps Gate Array, IEDM Technical Dige
st,pp.923-926, 1995. には、ＳＯＩ基板に形成された
Ｂｉ−ＣＭＯＳデバイスが記載されている。このＢｉ−
ＣＭＯＳデバイスでは、高速の縦型バイポーラトランジ
スタとＭＩＳＦＥＴとが単一のＳＯＩ層に形成され、Ｓ
ＯＩ層は約1.５μｍの膜厚で形成されている。

【０００４】

【発明が解決しようとする課題】しかし、縦型バイポー
ラトランジスタとＣ−ＭＩＳＦＥＴとを同一のＳＯＩ層
に形成しようとした場合、各々のデバイス構成で要求さ
れるＳＯＩ層の最適膜厚が相違するいう問題がある。

【０００５】すなわち、縦型バイポーラトランジスタを
ＳＯＩ層に形成しようとする場合には、エミッタ、ベー
スおよびコレクタをＳＯＩ層の縦方向に形成する必要が
あり、各々の半導体領域を形成するスペースを確保する
必要がある。このため、縦型バイポーラトランジスタの
構造からは、ＳＯＩ層の膜厚を１μｍから２μｍ、たと
えば1.５μｍにしたいという要請がある。

【０００６】一方、ＭＩＳＦＥＴをＳＯＩ層上に形成す
る場合、ＭＩＳＦＥＴの高性能化を考慮すればＭＩＳＦ
ＥＴを部分空乏型または完全空乏型で構成することが好
ましい。その時ＳＯＩ層の膜厚を部分空乏型では４μｍ
以下、完全空乏型では0.１μｍ以下とする必要がある。

【０００７】前記文献に記載のＢｉ−ＣＭＯＳデバイス
ではＳＯＩ層膜厚をバイポーラトランジスタ構造から要
請される膜厚に揃えており、ＭＩＳＦＥＴのチャネル領
域は完全空乏化されてはいない。このため、ＭＩＳＦＥ
Ｔの特性は、アイソレーション特性を除けばバルクＭＩ
ＳＦＥＴと比較した大きな向上は見られず、ＳＯＩ・Ｍ
ＩＳＦＥＴ構造とするメリットが減殺されていることな
る。

【０００８】このため、バイポーラトランジスタとＭＩ
ＳＦＥＴとの両特性を最適化するためには両デバイスが
形成されるＳＯＩ層膜をデバイス構造に合わせて最適化
する必要がある。すなわち、バイポーラ部分のＳＯＩ膜
厚は厚く（たとえば0.８μｍ以上）する一方、ＭＩＳＦ
ＥＴ部分のＳＯＩ膜厚は薄く（たとえば0.４μｍ以下）
形成する必要がある。

【０００９】ところが、このように基板領域によってＳ
ＯＩ膜厚を異ならせると、その境界部分で大きな段差が
発生し、フォトリソグラフィ等ＬＳＩ製造工程が困難と
なり、結果として高集積化が困難になるという不都合が
生じる。

【００１０】本発明の目的は、バイポーラ部分あるいは
ＭＩＳＦＥＴ部分のシリコン層の厚さをそのデバイス構
造に適した厚さで構成しつつ、その境界領域での段差の
ない平坦なデバイス構造および製造方法を提供すること
にある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明の半導体装置は、ＳＯＩ
層膜厚を部分空乏型または完全空乏型ＭＩＳＦＥＴに要
求される膜厚（たとえば0.４μｍ以下）に合わせて薄く
するものである。バイポーラ部はＳＯＩ層下部の酸化膜
をエッチングして開口部を形成し、その下部のシリコン
基板にコレクタ埋め込み層を形成した後、その上層に能
動層となるシリコン層をエピタキシャル成長させてバイ
ポーラトランジスタに必要な膜厚を確保するものであ
る。

【００１４】また、前記開口部には絶縁膜からなるサイ
ドウォールを形成する。このサイドウォールの存在によ
り、エピタキシャル成長させるシリコン層の結晶性を良
好にできる。また、エピタキシャル成長させるシリコン
層は、開口部を形成した基板の表面よりも厚く形成し、
その後ＣＭＰ法により研磨して平坦化できる。

【００１５】なお、本発明を項に分けて説明すれば以下
の通りである。

【００１６】１．本発明の半導体装置の製造方法は、
（ａ）支持基板上に第１絶縁層および第１シリコン層を
有するＳＯＩ基板上に第２絶縁層を堆積する工程、
（ｂ）ＳＯＩ基板の第１領域にエッチングを施し、第２
絶縁層、第１シリコン層および第１絶縁層を選択的に除
去し、第１領域の支持基板を露出する開口を形成する工
程、（ｃ）ＳＯＩ基板にエピタキシャル成長法を施し、
開口底部のシリコン表面に第２シリコン層を選択的に形
成する工程、（ｄ）第２絶縁層を除去する工程、（ｅ）
第１および第２シリコン層に分離領域を形成し、第１シ
リコン層にＭＩＳＦＥＴを、第２シリコン層にバイポー
ラトランジスタを形成する工程、を有する。

【００１７】２．項１記載の半導体装置の製造方法であ
って、（ｃ）工程の前に、開口の側壁に絶縁体からなる
サイドウォールを形成する工程を有する。

【００１８】３．項１または２記載の半導体装置の製造
方法であって、（ｃ）工程において第２シリコン層表面
の標高を、第２絶縁層表面の標高よりも高くし、（ｄ）
工程において第２絶縁層の除去をＣＭＰ法を用いて行う
とともに第２シリコン層の一部を研磨し、第１および第
２シリコン層の表面を平坦化する。

【００１９】４．本発明の半導体装置は、同一基板上に
バイポーラトランジスタと、ＭＩＳＦＥＴとが形成され
た半導体装置であって、基板はその表面に、単結晶シリ
コンからなる支持基板上に第１絶縁層を介して形成され
た第１シリコン層と、支持基板上に絶縁層を介すること
なくエピタキシャル成長された第２シリコン層とを有
し、第１および第２シリコン層の表面が平坦化され、Ｍ
ＩＳＦＥＴは第１シリコン層に形成され、バイポーラト
ランジスタは第２シリコン膜に形成されている。

【００２０】５．項４記載の半導体装置であって、第１
絶縁層および第１シリコン層と第２シリコン層との境界
領域には絶縁体からなるスペーサが形成されている。

【００２１】６．項４または５記載の半導体装置であっ
て、第１シリコン層の厚さが0.４μｍ以下であり、第２
シリコン層の厚さが0.８μｍ以上である。

【００２２】７．項６記載の半導体装置であって、第１
シリコン層の厚さが0.２μｍ以下であり、第１シリコン
層に形成された分離領域の底部が第１シリコン層下部の
第１絶縁層に達している第１の構成、第１シリコン層の
厚さが0.１μｍ以上0.４μｍ以下であり、第１シリコン
層に形成された分離領域の底部が第１シリコン層下部の
第１絶縁層に達していない第２の構成、の何れかの構成
を有する。

【００２３】８．項４〜７の何れか一項に記載の半導体
装置であって、支持基板上に絶縁層を介することなく、
第２シリコン層と同時にエピタキシャル成長される第３
シリコン層をさらに有し、第３シリコン層には支持基板
と同一導電型の不純物が導入されている第１の構成、支
持基板上に絶縁層を介することなく、第２シリコン層と
同時にエピタキシャル成長される第４シリコン層と、第
４シリコン層に電気的に接続され、第１絶縁層下部の支
持基板に形成されたＭＩＳＦＥＴのバックゲート用の半
導体領域とをさらに有し、第４シリコン層には半導体領
域と同一導電型の不純物が導入されている第２の構成、
の何れかの構成を有する。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２５】（実施の形態１）図１〜図８は、実施の形
態１の半導体装置の製造方法の一例を工程順に示した断
面図である。

【００２６】まず、支持基板１上に埋め込み酸化膜２お
よび薄膜のシリコン層３（ＳＯＩ層）を有するＳＯＩ基
板を用意する。ＳＯＩ基板は、たとえばＳＩＭＯＸ（se
paration by implanted oxygen）等により形成できる。
支持基板１は、たとえばｐ型不純物が導入された単結晶
シリコンとすることができ、埋め込み酸化膜２の膜厚
は、0.１μｍ〜0.５μｍとすることができる。シリコン
層３の膜厚は、0.０３〜0.２μｍ、たとえば0.０６μｍ
とする。このようにシリコン層３の膜厚を薄くすること
により、完全空乏型のＭＩＳＦＥＴが形成できる。

【００２７】次に、図１に示すように、シリコン層３上
に絶縁膜４を形成する。絶縁膜４は、たとえばシリコン
酸化膜とするが、シリコン窒化膜等他の絶縁膜でもよ
い。絶縁膜４は、後に説明する単結晶シリコン膜のエピ
タキシャル成長の際の成長阻害層として機能する。

【００２８】次に、図２に示すように、バイポーラ部
（バイポーラトランジスタが形成される領域）の絶縁膜
４、シリコン層３および埋め込み酸化膜２を選択的にエ
ッチングして開口５を形成する。このように開口５を形
成することにより、開口５の底部に支持基板１表面を露
出し、後に説明するように単結晶シリコン膜のエピタキ
シャル成長を可能にできる。また、開口５の深さは、埋
め込み酸化膜２の底部よりも深いため、エピタキシャル
成長される単結晶シリコン膜の膜厚はシリコン層３より
も十分に厚く、縦型バイポーラトランジスタを形成する
に十分な膜厚とすることができる。なお、前記選択エッ
チングはフォトリソグラフィと異方性エッチングの技術
を用いて行うことができる。

【００２９】次に、ＳＯＩ基板の全面に絶縁膜（図示せ
ず）を堆積する。この絶縁膜は、開口５の内壁を覆うよ
うに堆積する。絶縁膜は、たとえばシリコン酸化膜とす
るが、シリコン窒化膜等他の絶縁膜でもよい。ただし、
後に説明するＣＭＰ法を用いた研磨において、研磨速度
を均一にする観点から、絶縁膜は、前記絶縁膜４と同一
の材料にすることが好ましい。

【００３０】次に、図３に示すように、この絶縁膜に異
方性エッチングを施し、開口５の側壁にサイドウォール
６を形成する。このように、絶縁膜からなるサイドウォ
ール６を形成するため、後に説明する単結晶シリコン膜
８のエピタキシャル成長の際、開口５の側壁部分からの
シリコン結晶の核発生を抑制できる。つまり、仮にサイ
ドウォール６が存在しない場合、エピタキシャル成長し
てきた単結晶シリコン膜（エピタキシャル膜）がシリコ
ン層３の側壁に達した段階で、シリコン層３側壁からの
核発生によりエピタキシャル膜の結晶性が劣化する可能
性が大きい。しかし、サイドウォール６が存在する本実
施の形態では、開口５の側壁がシリコン結晶の成長核と
はならず、エピタキシャル成長面のみが結晶核となり成
長面の結晶性を反映して整然と単結晶シリコン膜８が形
成されることとなる。これにより単結晶シリコン膜８の
結晶性が良好に保たれる。

【００３１】次に、図４に示すように、たとえばイオン
注入法によりｎ型の不純物を導入し、その後熱処理を行
って、開口５底部の支持基板１にｎ型の半導体領域７を
形成する。半導体領域７は、バイポーラトランジスタの
コレクタ埋め込み層として機能する。

【００３２】次に、半導体領域７表面の酸化膜を除去し
て、単結晶シリコン表面を露出させた後、エピタキシャ
ル成長法を用いて単結晶シリコン膜８を形成する。開口
５底部の半導体領域７（支持基板１）以外の領域は絶縁
膜４およびサイドウォール６で覆われているため、この
領域にエピタキシャル膜は成長せず、開口５の内部にの
み選択的にエピタキシャル膜（単結晶シリコン膜８）が
成長する。このような選択成長は、ソースガスであるシ
ラン系ガスに塩素系ガスを添加することにより実現でき
る。

【００３３】この単結晶シリコン膜８は、絶縁膜４の表
面よりも若干高くなるように形成する。このように単結
晶シリコン膜８の表面を若干高く形成するのは、エピタ
キシャル膜の表面は完全には平らにならないためＣＭＰ
法により平坦化することが好ましいこと、単結晶シリコ
ン膜８とサイドウォール６との境界部には図示するよう
なファセット８ａが形成されるため単結晶シリコン膜８
を高く形成してこれをＣＭＰ法により研磨すればファセ
ットが除去できること、等の理由による。

【００３４】このように開口５にエピタキシャル膜を形
成するため、単結晶シリコン膜８の膜厚を十分厚くする
ことができ、単結晶シリコン膜８に高性能な縦型バイポ
ーラトランジスタを形成することができる。

【００３５】なお、バイポーラトランジスタの一般的な
形成工程においてもエピタキシャル成長法が使用される
ため、本実施の形態のように開口５にエピタキシャル膜
を形成しても従来技術と比較して工程増加が生じるわけ
ではない。

【００３６】次に、ＣＭＰ法とウェットエッチング法を
用いて絶縁膜４、サイドウォール６および単結晶シリコ
ン膜８を研磨する。この研磨により、図５に示すよう
に、絶縁膜４の全部、サイドウォール６および単結晶シ
リコン膜８の一部を除去し、単結晶シリコン膜８および
シリコン層３の表面の平坦化を行う。

【００３７】単結晶シリコン膜８およびシリコン層３の
表面は、図示するようにほぼ同一平面に形成され、その
境界部には段差が形成されない。これにより、段差に起
因する製造工程、特にフォトリソグラフィ工程上の困難
性を取り除き、製造工程を容易にすることができる。ま
た、前記の通り単結晶シリコン膜８は開口５の内部に厚
く形成されるため、縦型バイポーラトランジスタを形成
するに十分な膜厚が確保され、一方、ＭＩＳＦＥＴが形
成されるシリコン層３の膜厚は完全空乏型を実現するに
十分な薄い膜厚で形成できる。

【００３８】なお、エピタキシャル成長が良好に実施で
き、単結晶シリコン膜８表面の結晶性、平坦性が十分良
好に確保できる場合、あるいは単結晶シリコン膜８とシ
リコン層３との間に若干の段差が存在しても許容できる
場合には、特にＣＭＰ法を用いる必要はない。

【００３９】次に、図６に示すように、ＭＩＳＦＥＴが
形成される領域に分離領域９、バイポーラトランジスタ
が形成される領域に分離領域１０を形成する。分離領域
９、１０の形成は、単結晶シリコン膜８の表面部とシリ
コン層３に、フォトリソグラフィおよび異方性エッチン
グの技術を用いて溝を形成し、この溝を埋め込む絶縁
膜、たとえばシリコン酸化膜を堆積した後、溝内以外の
絶縁膜をＣＭＰ法あるいはエッチバック法を用いて除去
することにより形成する。

【００４０】前記溝は、単結晶シリコン膜８およびシリ
コン層３の双方で同時に形成される。シリコン層３の溝
は埋め込み酸化膜２に達した時点でエッチングがストッ
プするが、単結晶シリコン膜８はシリコン層３より厚く
形成されているため単結晶シリコン膜８の溝はシリコン
層３の溝よりも深く形成される。従って、単結晶シリコ
ン膜８に形成される分離領域１０の底部は、シリコン層
３に形成される分離領域９の底部よりも低く形成され
る。

【００４１】次に、図７に示すように、単結晶シリコン
膜８にコレクタ接続用拡散層１２を形成し、シリコン層
３にＭＩＳＦＥＴを形成する。コレクタ接続用拡散層１
２は、単結晶シリコン膜８の表面にシリコン酸化膜１１
を形成した後、フォトレジスト膜をマスクとしてｐ型の
不純物をイオン打ち込みすることにより形成する。ＭＩ
ＳＦＥＴは、以下のように形成する。

【００４２】すなわち、まず、ｎ型不純物とｐ型不純物
を各々所定の領域にフォトレジスト膜をマスクとしてイ
オン打ち込みすることにより、ｐ型ＭＩＳＦＥＴのチャ
ネル領域２１とｎ型ＭＩＳＦＥＴのチャネル領域２２と
を形成する。次に、シリコン層３上のシリコン酸化膜１
１を除去し、たとえばシリコン酸化膜からなるゲート絶
縁膜１３をたとえば熱酸化法により形成する。次に、た
とえば不純物が導入された多結晶シリコン膜を形成し、
これをフォトリソグラフィおよびエッチング技術を用い
てパターニングすることにより、ｐ型ＭＩＳＦＥＴのゲ
ート電極１４およびｎ型ＭＩＳＦＥＴのゲート電極１５
を形成する。この際、ｐ型ＭＩＳＦＥＴのゲート電極１
４およびｎ型ＭＩＳＦＥＴのゲート電極１５に導入され
る不純物の導電型を各々のＭＩＳＦＥＴの導電型に対応
させるいわゆるデュアルゲート構造を採用することがで
きる。次に、たとえばシリコン酸化膜等絶縁膜を堆積
し、これを異方性エッチングすることによりゲート電極
１４、１５の側壁にサイドウォール１６を形成する。次
に、フォトレジスト膜をマスクとして所定の領域にイオ
ン注入を施し、ｐ型ＭＩＳＦＥＴのソース拡散層１７お
よびドレイン拡散層１８、ｎ型ＭＩＳＦＥＴのソース拡
散層１９およびドレイン拡散層２０を形成する。このよ
うにしてシリコン層３にｎ型およびｐ型のＭＩＳＦＥＴ
が形成される。

【００４３】次に、図８に示すように、単結晶シリコン
膜８に縦型バイポーラトランジスタを形成する。縦型バ
イポーラトランジスタの形成は以下のように行う。

【００４４】まず、ベースおよびエミッタ形成領域上の
シリコン酸化膜１１を除去した後、ＣＶＤ法を用いてア
モルファスシリコン膜を堆積し、たとえばボロンをイオ
ン注入法により注入する。次に、たとえば熱処理等によ
り、アモルファスシリコン膜を結晶化し多結晶シリコン
膜を形成する。さらに、多結晶シリコン膜上にシリコン
酸化膜をたとえばＣＶＤ法により堆積する。

【００４５】次に、フォトレジスト膜をマスクとして前
記シリコン酸化膜および多結晶シリコン膜を順次エッチ
ング処理しパターニングする。これにより、ベース引き
出し用の多結晶シリコン膜２３およびシリコン酸化膜３
７を形成する。その後、ベース引き出し用の多結晶シリ
コン膜２３およびフォトレジスト膜をイオン打ち込みマ
スクとして、例えばｐ形不純物のボロンをイオン注入す
る。なお、このイオン注入されたボロンは後の熱処理に
より拡散して真性ベース領域となり、ベース引き出し用
の多結晶シリコン膜２３からも熱処理によりボロン（不
純物）が拡散して真性ベース領域周辺のベース引き出し
領域となる。真性ベース領域と周辺のベース引き出し領
域とでベース拡散層２４を構成する。

【００４６】次に、たとえばシリコン酸化膜を堆積し、
このシリコン酸化膜を異方性エッチングしてベース引き
出し用の多結晶シリコン膜１３の側面にサイドウォール
スペーサ２５を形成する。その後、ｎ形不純物例えばリ
ンを含有する低抵抗多結晶シリコン膜をＣＶＤ法等によ
って堆積した後、フォトレジストをエッチングマスクと
して、低抵抗多結晶シリコン膜をパターニングすること
により、エミッタ電極用の多結晶シリコン膜２６を形成
する。この際シリコン酸化膜３７も同時にエッチングし
てベース引き出し用の多結晶シリコン膜１３表面を露出
する。

【００４７】次に、全面にチタン等の金属膜を堆積し、
これを熱処理してチタンとシリコンとが接触している領
域でシリサイド反応を起こさせ、未反応のチタン膜をエ
ッチング除去してチタンシリサイド膜２８を形成する。

【００４８】その後、パッシベーション用のたとえばシ
リコン酸化膜からなる絶縁膜２９を堆積し、これをたと
えばＣＭＰ法により平坦化する。さらに、フォトレジス
ト膜をマスクとして絶縁膜２９にコンタクトホールを形
成し、このコンタクトホールを埋め込む金属膜を堆積
後、これをパターニングして電極を形成する。電極３０
はベース電極であり、電極３１はエミッタ電極であり、
電極３２はコレクタ電極である。また、電極３３はｐ型
ＭＩＳＦＥＴのソース電極であり、電極３４はｐ型ＭＩ
ＳＦＥＴのドレイン電極であり、電極３５はｎ型ＭＩＳ
ＦＥＴのソース電極であり、電極３６はｎ型ＭＩＳＦＥ
Ｔのドレイン電極である。

【００４９】このようにして本実施の形態の半導体装置
がほぼ完成する。

【００５０】本実施の形態の半導体装置によれば、バイ
ポーラトランジスタ部のシリコン層の膜厚を厚くし、Ｍ
ＩＳＦＥＴ部のシリコン層の膜厚を薄くして、かつ、基
板を平坦化して、半導体装置の高集積化を容易にでき
る。

【００５１】また、サイドウォール６を形成するため、
単結晶シリコン膜８の結晶性を向上してバイポーラトラ
ンジスタの性能を良好に維持向上できる。

【００５２】また、バイポーラ部の下部にＳＯＩ層を有
しないため、バイポーラ部の放熱特性を良好にできる。
これは、今後ますますバイポーラトランジスタの高集積
化に伴って発生する放熱の問題を回避でき、高集積化さ
れた半導体装置に顕著な効果を示す。

【００５３】（実施の形態２）図９〜図１１は、実施の
形態２の半導体装置の製造方法の一例を工程順に示した
断面図である。

【００５４】本実施の形態の半導体装置は、実施の形態
１の半導体装置と、そのバイポーラトランジスタの部分
の素子分離構造において相違する。その他の部分は実施
の形態１と同様であるため説明を省略し、相違する部分
についてのみ説明する。

【００５５】本実施の形態の半導体装置の製造方法は、
実施の形態１における図６までの工程と同様である。

【００５６】実施の形態１の図６に示す分離領域９、１
０を形成後、図９に示すように、バイポーラトランジス
タが形成される領域に素子分離用の溝５２を形成する。
溝５２は、フォトレジスト膜をマスクとして異方性エッ
チングを施すことにより形成できる。溝５２は、コレク
タ埋め込み層７よりも深く形成する。

【００５７】次に、シリコン層表面を薄く（たとえば５
〜１０ｎｍ）酸化した後、たとえばボロンをイオン注入
して、ｐ型のチャネルストップ層５３を形成する。

【００５８】次に、図１０に示すように、全面に溝５２
を埋め込む絶縁膜、たとえばシリコン酸化膜を形成後、
溝５２以外の絶縁膜を除去して溝５２内に分離領域５４
を形成する。

【００５９】その後、実施の形態１と同様にＭＩＳＦＥ
Ｔおよび縦型バイポーラトランジスタを形成する（図１
１）。

【００６０】本実施の形態の半導体装置によれば、バイ
ポーラ部の素子絶縁を良好にして、バイポーラ部の集積
度を向上できる。

【００６１】なお、本実施の形態の場合のシリコン層３
の膜厚は0.４μｍ以下とすることが好ましい。0.４μｍ
以下であれば、α線の吸収効率を低減し、ソフトエラー
の確率を低減できる効果がある。

【００６２】（実施の形態３）図１２は、実施の形態３
の半導体装置を示した断面図である。本実施の形態の半
導体装置は、ＳＯＩ層（シリコン層３）の膜厚を実施の
形態１よりも厚くし、ＭＩＳＦＥＴに部分空乏型のＳＯ
Ｉトランジスタを用いたものである。

【００６３】図示するように分離領域下部にもシリコン
層３を残しておく。このような構成とすることにより、
分離領域下部のシリコン層３を介してチャネル領域に蓄
積した電荷を排除できる。これにより半導体装置のＭＩ
ＳＦＥＴの性能を安定に維持できる。

【００６４】また、シリコン層３の膜厚を厚くした関係
で、バイポーラ部の単結晶シリコン膜８も膜厚も厚くな
る。このため、埋め込み層７を浅く形成し、イオン注入
等により、補助コレクタ層４６を形成することができ
る。補助コレクタ層４６によりバイポーラトランジスタ
の性能の維持向上を図れる。

【００６５】（実施の形態４）図１３は、実施の形態４
の半導体装置を示した断面図である。本実施の形態の半
導体装置は、エピタキシャル成長される単結晶シリコン
膜８と同時に形成されるシリコン層４７を形成したもの
である。シリコン層４７は、基板の導電型と同じ不純物
を導入して、基板電位に電位を与えるための導電部材と
して作用させることができる。シリコン層４７に接続さ
れる電極４８を他の電極３０〜３６と同様に形成し、電
極４８に電位を与えて基板に電位を付与できる。これに
より半導体装置の性能向上を図れる。

【００６６】（実施の形態５）図１４は、実施の形態５
の半導体装置を示した断面図である。本実施の形態の半
導体装置は、実施の形態４のように、基板電位に電位を
与えるだけでなく、ＭＩＳＦＥＴのバックバイアスを与
える拡散層５０を有するものである。拡散層５０には、
基板とは逆導電型の不純物を導入でき、基板がｐ型であ
る場合には、たとえばｎ型不純物のリン、ヒ素等を高エ
ネルギのイオン注入法により注入し、形成できる。拡散
層５０は埋め込み酸化膜２の直下に形成する。また、拡
散層５０に接するシリコン層４９を、実施の形態１の単
結晶シリコン膜８あるいは実施の形態４のシリコン層４
７と同様に形成し、拡散層５０と同一導電型の不純物を
導入して、拡散層５０に電気的に接続するための接続部
材として作用させることができる。シリコン層４９に接
続される電極５１を他の電極３０〜３６と同様に形成
し、電極５１に電位を与えてバックゲートバイアスを付
与できる。これにより半導体装置の性能向上を図れる。
特に、ＭＩＳＦＥＴを完全空乏型で構成した場合には素
子特性をＭＩＳＦＥＴの構造のみで制御することの困難
性が高まるが、本実施の形態の場合はバックゲートとし
て作用する拡散層５０によりバックバイアスを与えるこ
とができるので、ＭＩＳＦＥＴの特性制御が容易とな
り、その効果を顕著に得ることができる。

【００６７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６８】たとえば、バイポーラトランジスタはｎｐ
ｎ型に代えてｐｎｐ型とすることができる。この場合、
基板や拡散層の導電型を適当の選択できることはいうま
でもない。

【００６９】また、上記実施の形態では、ＭＩＳＦＥＴ
の形成後にバイポーラトランジスタを形成したが、バイ
ポーラトランジスタを形成後にＭＩＳＦＥＴを形成して
もよい。いずれのトランジスタ素子を後に形成するか
は、いずれの素子特性を重視するかにより選択できる。
一般に、後に形成する方の素子特性が良好に形成でき
る。

【００７０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００７１】すなわち、本発明のよれば、バイポーラ部
分あるいはＭＩＳＦＥＴ部分のシリコン層の厚さをその
デバイス構造に適した厚さで構成しつつ、その境界領域
での段差のない平坦なデバイス構造および製造方法を提
供することができる。

【図面の簡単な説明】

【図１】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図２】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図３】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図４】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図５】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図６】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図７】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図８】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図９】実施の形態２の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図１０】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１１】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１２】実施の形態３の半導体装置を示した断面図で
ある。

【図１３】実施の形態４の半導体装置を示した断面図で
ある。

【図１４】実施の形態５の半導体装置を示した断面図で
ある。

【符号の説明】

１ 支持基板 ２ 埋め込み酸化膜 ３ シリコン層 ４ 絶縁膜 ５ 開口 ６ サイドウォール ７ 半導体領域 ８ 単結晶シリコン膜 ８ａ ファセット ９ 分離領域 １０ 分離領域 １１ シリコン酸化膜 １２ コレクタ接続用拡散層 １３ ゲート絶縁膜 １４ ゲート電極 １５ ゲート電極 １６ サイドウォール １７ ソース拡散層 １８ ドレイン拡散層 １９ ソース拡散層 ２０ ドレイン拡散層 ２１ チャネル領域 ２２ チャネル領域 ２３ 多結晶シリコン膜 ２４ ベース拡散層 ２５ サイドウォールスペーサ ２６ 多結晶シリコン膜 ２８ チタンシリサイド膜 ２９ 絶縁膜 ３０〜３６ 電極 ３７ シリコン酸化膜 ４６ 補助コレクタ層 ４７ シリコン層 ４８ 電極 ４９ シリコン層 ５０ 拡散層 ５１ 電極 ５２ 溝 ５３ チャネルストップ層 ５４ 分離領域

フロントページの続き Ｆターム(参考） 5F048 AA00 AC05 BA05 BA16 BB06 BB07 BB11 BG07 CA03 CA04 CA07 DA25 5F082 AA40 BA02 BA03 BA10 BA16 BC01 BC09 CA08 DA01 EA04 EA24 EA27 EA45 GA03 5F110 AA18 CC02 DD05 DD13 EE09 EE22 EE32 FF02 FF23 GG02 GG24 HJ13

Claims (8)

【特許請求の範囲】
1. 【請求項１】 （ａ）支持基板上に第１絶縁層および第
   １シリコン層を有するＳＯＩ基板上に第２絶縁層を堆積
   する工程、 （ｂ）前記ＳＯＩ基板の第１領域にエッチングを施し、
   前記第２絶縁層、第１シリコン層および第１絶縁層を選
   択的に除去し、前記第１領域の前記支持基板を露出する
   開口を形成する工程、 （ｃ）前記ＳＯＩ基板にエピタキシャル成長法を施し、
   前記開口底部のシリコン表面に第２シリコン層を選択的
   に形成する工程、 （ｄ）前記第２絶縁層を除去する工程、 （ｅ）前記第１および第２シリコン層に分離領域を形成
   し、前記第１シリコン層にＭＩＳＦＥＴを、前記第２シ
   リコン層にバイポーラトランジスタを形成する工程、 を有することを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法で
   あって、 前記（ｃ）工程の前に、前記開口の側壁に絶縁体からな
   るサイドウォールを形成する工程を有することを特徴と
   する半導体装置の製造方法。
3. 【請求項３】 請求項１または２記載の半導体装置の製
   造方法であって、 前記（ｃ）工程において前記第２シリコン層表面の標高
   を、前記第２絶縁層表面の標高よりも高くし、前記
   （ｄ）工程において前記第２絶縁層の除去をＣＭＰ法を
   用いて行うとともに前記第２シリコン層の一部を研磨
   し、前記第１および第２シリコン層の表面を平坦化する
   ことを特徴とする半導体装置の製造方法。
4. 【請求項４】 同一基板上にバイポーラトランジスタ
   と、ＭＩＳＦＥＴとが形成された半導体装置であって、 前記基板はその表面に、単結晶シリコンからなる支持基
   板上に第１絶縁層を介して形成された第１シリコン層
   と、前記支持基板上に絶縁層を介することなくエピタキ
   シャル成長された第２シリコン層とを有し、 前記第１および第２シリコン層の表面が平坦化され、 前記ＭＩＳＦＥＴは前記第１シリコン層に形成され、前
   記バイポーラトランジスタは前記第２シリコン層に形成
   されていることを特徴とする半導体装置。
5. 【請求項５】 請求項４記載の半導体装置であって、 前記第１絶縁層および第１シリコン層と前記第２シリコ
   ン層との境界領域には絶縁体からなるスペーサが形成さ
   れていることを特徴とする半導体装置。
6. 【請求項６】 請求項４または５記載の半導体装置であ
   って、 前記第１シリコン層の厚さが0.４μｍ以下であり、前記
   第２シリコン層の厚さが0.８μｍ以上であることを特徴
   とする半導体装置。
7. 【請求項７】 請求項６記載の半導体装置であって、 前記第１シリコン層の厚さが0.２μｍ以下であり、前記
   第１シリコン層に形成された分離領域の底部が前記第１
   シリコン層下部の前記第１絶縁層に達している第１の構
   成、 前記第１シリコン層の厚さが0.１μｍ以上0.４μｍ以下
   であり、前記第１シリコン層に形成された分離領域の底
   部が前記第１シリコン層下部の前記第１絶縁層に達して
   いない第２の構成、 の何れかの構成を有することを特徴とする半導体装置。
8. 【請求項８】 請求項４〜７の何れか一項に記載の半導
   体装置であって、 前記支持基板上に絶縁層を介することなく、前記第２シ
   リコン層と同時にエピタキシャル成長される第３シリコ
   ン層をさらに有し、前記第３シリコン層には前記支持基
   板と同一導電型の不純物が導入されている第１の構成、 前記支持基板上に絶縁層を介することなく、前記第２シ
   リコン層と同時にエピタキシャル成長される第４シリコ
   ン層と、前記第４シリコン層に電気的に接続され、前記
   第１絶縁層下部の前記支持基板に形成されたＭＩＳＦＥ
   Ｔのバックゲート用の半導体領域とをさらに有し、前記
   第４シリコン層には前記半導体領域と同一導電型の不純
   物が導入されている第２の構成、 の何れかの構成を有することを特徴とする半導体装置。