JP2004296744A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のシリコン層を、通常のCMOSプロセスを用いて同一の絶縁体上に形成できるようにした半導体装置の製造方法を提供する。
【解決手段】BOX層13上に設けられたSOI層15のうち、完全空乏領域の当該SOI層15をエッチングして除去し開口部25を形成し、次に、この開口部25内のBOX層13上にSiO2層19を所定の厚みだけ形成し、さらに、このSiO2層19が形成された開口部25を埋め込むように当該SiO2層19上及びSOI層15上にアモルファスシリコン層21を形成し、その後、このアモルファスシリコン層21をMILC法またはLSPE法により単結晶化する。
【選択図】 図4
【解決手段】BOX層13上に設けられたSOI層15のうち、完全空乏領域の当該SOI層15をエッチングして除去し開口部25を形成し、次に、この開口部25内のBOX層13上にSiO2層19を所定の厚みだけ形成し、さらに、このSiO2層19が形成された開口部25を埋め込むように当該SiO2層19上及びSOI層15上にアモルファスシリコン層21を形成し、その後、このアモルファスシリコン層21をMILC法またはLSPE法により単結晶化する。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、完全空乏型(Fully Depleted)のトランジスタと、部分空乏型(Partially Depleted)のトランジスタとを同一SOI(silicon on insulator)基板上に形成する半導体ICの製造方法に適用して好適な半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
近年、デバイスの低消費電力化や高速化を目的に、バルクシリコンウエーハに代わってSOIウエーハが用いられるようになってきた。SOIウエーハ(SOI基板)とは、半導体ウエーハ(半導体基板)上に絶縁層が設けられ、この絶縁層上に半導体層が設けられた3層構造を有するウエーハ(基板)である。この半導体層、例えば単結晶のシリコン層にMOSトランジスタ等の素子を形成すると、素子間を完全に分離することができる。また、MOSトランジスタにおけるソース拡散層及びドレイン拡散層(以下で、ソース/ドレイン拡散層という)の容量を低減することができるので、その動作速度を向上させることができる。
【0003】
このSOIウエーハに形成されるMOSトランジスタには、完全空乏型と部分空乏型とがある。完全空乏型のMOSトランジスタでは、SOIウエーハ上層のシリコン層が50[nm]程度以下と薄く、ソース/ドレイン拡散層に挟まれたボディが全て空乏化されている。完全空乏型のMOSトランジスタは、急峻なサブスレショルド特性が得られ、オフリーク電流を抑制しつつ閥値電圧を低くできるので、低電圧で高速動作できる。
【0004】
また、部分空乏型のMOSトランジスタでは、SOIウエーハ上層のシリコン層が100[nm]程度以上と厚く、ボディの底部が空乏化されていない。この部分空乏型のMOSトランジスタは、サブスレショルド特性がバルクシリコンウエーハ上に形成されるMOSトランジスタと同程度となり、完全空乏型ほど低消費電力に効果はない。その一方で、この部分空乏型のMOSトランジスタは、完全空乏型と比べて、閾値電圧を高く設定できるため、MOSトランジスタのスタンバイリーク電流を低く抑えることができる。
【0005】
そこで、これらの2種類のMOSトランジスタを同一のSOI基板上に形成し、回路上で組み合わせることによって、スタンバイリーク電流が低く、しかも低電圧で高速動作するLSIを得ることができる。このようなLSIは、携帯用電子機器に使用して極めて好適である。
同一SOI基板上に部分空乏型と完全空乏型のMOSトランジスタとを作り分ける方法として、これまでに幾つかの方法が提案されている。以下の▲1▼〜▲3▼は、従来例に係る半導体装置の製造方法である。
【0006】
▲1▼ 特許文献1に記載の[実施の形態1]では、チャネルへのイオン打ち込み条件を2種類に打ち分けて、部分空乏型と完全空乏型のMOSトランジスタを実現している。すなわち、部分空乏型のMOSトランジスタを形成する領域(以下で、部分空乏領域という)には、チャネルのドーバント濃度を高くして、ボディを部分空乏化する。一方、完全空乏型のMOSトランジスタを形成する領域(以下で、完全空乏領域)には、チャネルのドーパント濃度を低くして、ボディを完全空乏化する。
【0007】
▲2▼ 特許文献1の[実施の形態2]では、LOCOS形成プロセスを応用して、SOIウエーハ上層のシリコン層に厚い部位と、薄い部位とを作り、シリコン層の厚い部位を部分空乏領域とし、シリコン層の薄い部位を完全空乏領域としている。すなわち、まず始めに、完全空乏領域となるシリコン層上にシリコン窒化膜を形成する。次に、このSOIウエーハを熱酸化して、シリコン窒化膜下から露出したシリコン層に熱酸化膜を形成する。そして、この熱酸膜とシリコン窒化膜とを除去して、完全空乏領域となるシリコン層を薄層化する。
【0008】
その後、部分空乏領域と完全空乏領域とでそれぞれの表面高さが異なるシリコン層に、部分空乏型のMOSトランジスタと、完全空乏型のMOSトランジスタとを形成する。
▲3▼ 特許文献2の[第1の実施形態]では、部分空乏領域のシリコン層と、完全空乏領域のシリコン層の厚みが異なり、かつ、それぞれの表面高さが同じSOI基板を製造している。
【0009】
このSOI基板の製造方法によれば、まず始めに、第1のシリコン基板上に多孔質シリコン層を形成し、この多孔質シリコン層上に単結晶のシリコン層をエピタキシャル成長させて、3層構造の基板を形成する。次に、第1のLOCOS形成プロセスによって、部分空乏領域と完全空乏領域とを隔てるような素子分離層をシリコン層に形成する。さらに、第2のLOCOS形成プロセスによって、部分空乏領域のシリコン層上をシリコン窒化膜で覆い、完全空乏領域のシリコン層に熱酸化膜を厚く形成する。
【0010】
次に、シリコン窒化膜を除去した後、この3層構造の基板を再度熱酸化してシリコン層の全面に熱酸化膜を形成する。そして、このシリコン層上の熱酸化膜をCMP等により研磨し、研磨したシリコン層に別途用意した第2のシリコン基板を貼り合わせる。その後、第1のシリコン基板と多孔質シリコン層とをエッチングして除去し、上述のSOI基板を完成させる。
【0011】
【特許文献1】
特開平9−135030号公報
【特許文献2】
特開2001−102442号公報
【非特許文献1】
1999 IEEE Internationa1 SOI Conference, OCT.1999 P.112−P.113
【非特許文献2】
2002 IEEE Internationa1 SOI Conference, 2.OCT.2002 P.28−P.29
【0012】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置の製造方法▲1▼によれば、チャネルへのイオン打ち込み条件を2種類に打ち分けて、部分空乏型と完全空乏型のMOSトランジスタを実現していた。このため、部分空乏型と完全空乏型のMOSトランジスタにおいて、チャネルの不純物濃度はそれぞれ一定の範囲内で決まってしまい、MOSトランジスタの閾値電圧を任意に設定することができないという問題があった。
【0013】
また、従来例に係る半導体装置の製造方法▲2▼によれば、部分空乏領域のシリコン層と、完全空乏領域のシリコン層とでそれぞれの表面の高さが異なっていた。このため、部分空乏領域と、完全空乏領域のそれぞれのシリコン層上にゲート電極部を形成する際に、両領域のシリコン層上でレジストを同じ厚みに形成することができず、部分空乏型と完全空乏型のMOSトランジスタのそれぞれのゲート長寸法を合わせることが困難であった。
【0014】
これに対して、従来例に係る半導体装置の製造方法▲3▼によれば、シリコン層の厚みを異ならせて、このシリコン層に部分空乏領域と完全空乏領域とを作り分けていた。また、部分空乏領域と完全空乏領域のそれぞれのシリコン層の表面を、同じ高さに形成していた。従って、この半導体装置の製造方法▲3▼によれば、上述の製造方法▲1▼及び▲2▼と比べて、MOSトランジスタの閾値電圧を任意に設定することができ、かつ、両方のMOSトランジスタのゲート長寸法を容易に合わせることができた。
【0015】
しかしながら、この半導体装置の製造方法▲3▼では、多孔質シリコン層の形成や、研磨したシリコン層と第2のシリコン基板との貼り合わせなど、通常のCMOSプロセスにない特殊な工程が必要であった。このため、この半導体装置の製造方法▲3▼をCMOSの量産ラインで行うためには、多孔質シリコン層の形成装置や、貼り合わせ装置など、特殊な製造装置を新たに導入する必要があった。
【0016】
そこで、この発明はこのような問題を解決したものであって、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のシリコン層を、通常のCMOSプロセスを用いて同一の絶縁体上に形成できるようにした半導体装置の製造方法の提供を目的とする。
【0017】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第1の半導体装置の製造方法は、絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、この開口部内の絶縁体上に絶縁層を所定の厚みだけ形成する工程と、この絶縁層が形成された開口部を埋め込むように当該絶縁層上及び単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、この非晶質のシリコン層をMILC法により単結晶化する工程とを、含むことを特徴とするものである。
【0018】
また、本発明に係る第2の半導体装置の製造方法は、絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、この開口部内の絶縁体上に絶縁層を所定の厚みだけ形成する工程と、この絶縁層が形成された開口部を埋め込むように当該絶縁層上及び単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、この非晶質のシリコン層をLSPE法により単結晶化する工程とを、含むことを特徴とするものである。
【0019】
ここで、MILC(Metal Induced Lateral Crystallization)法とは、絶縁膜上に形成した非晶質のシリコン層を、CVD(chemical vapor deposition)、フォトリソグラフィ、エッチング、スパッタ、アニール等のプロセスで単結晶化する技術である。また、LSPE(Latera1 So11d Phase Epitaxy)法とは、絶縁膜上に形成した非晶質のシリコン層を、イオン注入とアニール等のプロセスで単結晶化する技術である。
【0020】
さらに、本発明に係る第3の半導体装置の製造方法は、上記した第1または第2の半導体装置の製造方法において、非晶質のシリコン層を単結晶化した後で、特定領域のシリコン層に完全空乏型のMISトランジスタを形成すると共に、特定領域以外のシリコン層に部分空乏型のMISトランジスタを形成する工程を、含むことを特徴とするものである。
【0021】
本発明に係る第1〜第3の半導体装置の製造方法によれば、特定領域の絶縁体を絶縁層で底上げした状態で非晶質のシリコン層を形成し、この非晶質のシリコン層をMILC法、またはLSPE法を応用して単結晶化する。
従って、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のシリコン層を、通常のCMOSプロセスを用いて同一の絶縁体上に形成することができる。
【0022】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
(1)第1実施形態
図1は、本発明の第1実施形態に係る半導体装置100の構成例を示す断面図である。図1に示すように、この半導体装置100は、一つの基板10に部分空乏型のnMOSトランジスタ30と、完全空乏型のnMOSトランジスタ50を備えている。これらの2種類のnMOSトランジスタ30及び50は、それぞれのソース/ドレイン拡散層や、ゲート電極部を層間絶縁膜71上に引き出すメタル配線73等を介して回路上で組み合わされている。この組み合わせにより、半導体装置100は、スタンバイリーク電流が低く、かつ、低電圧で高速動作が可能となっている。この半導体装置100は、例えば携帯用電子機器に搭載される。
【0023】
図2は、基板10の構成例を示す断面図である。この基板10は、シリコン基板11と、このシリコン基板11上に積層されたシリコン酸化膜からなるBOX層13とを有し、このBOX層13の上には膜厚の異なる2種類の単結晶シリコン層(以下で、SOI層という)15a及び15bが形成されている。また、これらのSOI層15a及び15bの間には、シリコン酸化膜等からなる素子分離層17が形成されている。
【0024】
図2において、SOI層15aは部分空乏領域であり、その厚みは例えば100[nm]程度である。また、SOI層15bは完全空乏領域であり、その厚みは例えば50[nm]程度である。さらに、これらのSOI層15a及び15bの表面は、同じ高さになっている。
図3(A)〜図6(C)は、図1に示した半導体装置100の製造方法を示す工程図である。次に、この半導体装置100の製造方法について説明する。
【0025】
まず始めに、図3(A)に示すように、3層構造のSOI基板10´を用意する。このSOI基板10´は、シリコン基板11と、BOX層13と、当該BOX層13上に形成されたSOI層15とから構成されている。ここで、SOI層15の厚みは、例えば100〜200[nm]程度である。このようなSOI基板10´はSIMOX(Separation by IMplant OXygen)法、或いは貼り合わせ法などにより作成される。
【0026】
次に、図3(B)に示すように、完全空乏領域をSTI(Shallow Trench Isolation)法等によってシリコン酸化(SiO2)層19で埋める。即ち、まず始めに、SOI層15上に第1のSiO2膜とシリコン窒化(Si3N4)膜とを順次形成する。次に、完全空乏領域を開口し、他の領域を覆うようなレジストパターンをシリコン窒化膜上に形成する。そして、このレジストパターンをマスクにして、完全空乏領域のSi3N4膜と、第1のSiO2膜と、SOI層15を順次エッチングして除去し、溝部を形成する。
【0027】
次に、レジストパターンをアッシングして除去する。そして、この溝部を埋め込むようにSi3N4膜上にSiO2層19を堆積させる。そして、このSiO2層19をCMPで研磨して、完全空乏領域以外のSOI層15上に形成したSiO2層19と、Si3N4膜と、第1のSiO2膜を順次除去する。これにより、完全空乏領域の溝部にだけSiO2層19を残す。
【0028】
次に、図3(C)に示すように、完全空乏領域の溝部に形成したSiO2層19をエッチングして薄膜化する。エッチング後のSiO2層19の厚みは、例えば50〜100[nm]程度である。このSiO2層19のエッチング後の厚みが、部分空乏領域のSOI層15a(図2参照)と完全空乏領域のSOI層15b(図2参照)の厚みの差となる。このSiO2層19のエッチングは、例えばフッ酸(HF)溶液を用いたウエットエッチングで行う。
【0029】
次に、図4(A)に示すように、SiO2層19上とSOI層15上の全面にアモルファスシリコン層21を、例えば50〜100[nm]程度堆積させる。そして、公知の方法であるMILC法により、このアモルファスシリコン層21を単結晶化する。このMILC法によるアモルファスシリコン層21の単結晶化は、以下のようにして行う。
【0030】
図4(B)において、まず始めに、アモルファスシリコン層21上にLTO(low temperature oxide:低温熱酸化)膜23を、例えば300〜400[nm]程度堆積させる。このLTO膜23の堆積はCVDで行う。また、その成膜温度は、例えば400〜500[℃]程度である。
次に、アモルファスシリコン層21のうち単結晶化を行いたい領域の近傍において、アモルファスシリコン層21上のLTO膜23をエッチングして除去する。ここでは、完全空乏領域にあるアモルファスシリコン層21を単結晶化したいので、完全空乏領域近傍のLTO膜23をエッチングして除去し、開口部25を形成する。この開口部25の形成は、フォトリソグラフィ工程とエッチング工程で行う。
【0031】
次に、このLTO膜23上と、開口部25から露出したアモルファスシリコン層21上にNi膜27を、例えば3〜5[nm]程度堆積させる。このNi膜27の堆積は、例えば真空蒸着法で行う。そして、このNi膜27を堆積したSOI基板をN2ガス雰囲気の加熱炉内に置き、約550[℃]で20〜30時間程度加熱処理(アニール)する。これにより、図4(B)の矢印で示すように、開口部25の横方向へアモルファスシリコン層21の単結晶化が進む。
【0032】
次に、Ni膜27とLTO膜23をエッチングして除去する。Ni膜27の除去は、例えばH2SO4とH2O2の混合液を用いたウエットエッチングで行う。また、LTO膜23の除去は、例えばHF溶液を用いたウエットエッチングで行う。
Ni膜27とLTO膜23を除去した後、このSOI基板をN2ガス雰囲気の加熱炉内に再び置き、約900〜1000[℃]で1〜2時間加熱処理する。これにより、図4(C)に示すように、完全空乏領域におけるアモルファスシリコン層21の単結晶化が完結する。
【0033】
次に、図5(A)に示すように、単結晶化されたシリコンを含むSOI層15を熱酸化して犠牲酸化膜29を形成する。そして、この犠牲酸化膜29を例えばHF溶液を用いたウエットエッチングで除去する。図5(B)に示すように、この犠牲酸化により、SOI層15を所望の厚み、例えば100[nm]程度の厚みにする。ここで、SiO2層19の厚みが、部分空乏領域と完全空乏領域におけるSOI層15の厚みの差となる。従って、SiO2層19の厚みが例えば50[nm]程度の場合には、完全空乏領域のSOI層15の厚みは、50[nm]程度となる。
【0034】
その後、STI法等によって、部分空乏領域と完全空乏領域との間に、SiO2膜等からなる素子分離層17を形成し、部分空乏領域にSOI層15aを、完全空乏領域にSOI層15bをそれぞれ作り分ける。これにより、図2に示した基板10を完成させる。
上述した図3(A)から図5(B)の工程を順に行って基板10を完成させた後に、この基板10に部分空乏型と完全空乏型の2種類のnMOSトランジスタ30及び50を形成する。すなわち、まず始めに、図6(A)において、これらのnM0Sトランジスタ30及び50の閾値電圧を制御するために、SOI層15a及び15bにそれぞれボロン等のp型不純物をイオン注入する。このp型不純物のイオン注入工程では、nMOSトランジスタ30及び50のそれぞれに設計された閾値に合わせて、SOI層15a及び15bに注入するp型不純物のドーズ量や、注入エネルギー等を調整する。
【0035】
次に、基板10を熱酸化して、SOI層15a及び15bにゲート酸化膜65を形成する。さらに、このゲート酸化膜65を形成した基板10上に、リン等の不純物を含むポリシリコン膜67を堆積する。そして、このポリシリコン膜67上にフォトリソグラフィ工程でレジストパターンを形成する。そして、このレジストパターンをマスクに、ポリシリコン膜67をエッチング工程でパターニングして、図6(B)に示すゲート電極部32及び52を形成する。
【0036】
上述したように、この半導体装置100の製造方法では、SOI層15a及び15bのそれぞれの表面を同じ高さに揃えているので、SOI層15a及び15b上でレジストを同じ厚みに形成することができる。従って、ゲート電極部32及び52を同じ高さに形成することができ、両方のMOSトランジスタ30及び50のゲート長寸法を容易に合わせることができる。
【0037】
次に、このゲート電極部をマスクにして、SOI層15a及び15bにリン等のn型不純物をイオン注入する。そして、これらのゲート電極部32及び52を覆うように基板10上にSiO2膜を堆積する。さらに、このSiO2膜をエッチバックして、図6(C)に示すように、ゲート電極部32及び52の側壁にサイドウォール69を形成する。続いて、このサイドウォール69を形成したゲート電極部32及び52をマスクにして、SOI層15a及び15bにヒ素等のn型不純物をイオン注入する。そして、SOI層15a及び15bに注入したリンやヒ素等のn型不純物を熱拡散する。このようにして、図6(C)に示すように、SOI層15a及び15bに、LDD構造のソース/ドレイン拡散層34及び54をそれぞれ形成する。
【0038】
次に、このソース/ドレイン拡散層34及び54を形成した基板10上に、SiO2膜等からなる層間絶縁膜をCVDで堆積する。この層間絶縁膜の堆積はCVDで行う。そして、ソース/ドレイン拡散層34及び54上と、ゲート電極部32及び52上の層間絶縁膜にコンタクトホールを形成する。その後、このコンタクトホールを埋め込むようにメタル配線73を形成して、半導体装置100を完成させる。
【0039】
このように、本発明に係る半導体装置100の製造方法によれば、完全空乏領域のBOX層13をSiO2層で底上げした状態でアモルファスシリコン層21を形成し、このアモルファスシリコン層21をMILC法で単結晶化している。従って、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のSOI層15a及び15bを、通常のCMOSプロセス用いて同一のSOI基板10´に形成することができる。
【0040】
なお、図5(A)〜(C)では、SOI層15a及び15bにそれぞれnM0Sトランジスタ30及び50を形成する場合について説明したが、これらのトランジスタはnMOSに限られることはなく、pMOSでも良い。この場合には、ソース/ドレイン拡散層に注入する導電型不純物をn型からp型に変えれば良い。
(2)第2実施形態
上述の第1実施形態では、図3(B)に示したように、SiO2層19上とSOI層15上の全面に形成したアモルファスシリコン層21を、MILC法により単結晶化することで、膜厚の異なる2種類のSOI層15a及び15bを同一基板10に形成する場合について説明した。
【0041】
しかしながら、このアモルファスシリコン層21を単結晶化する方法は、MILCに限られることはない。アモルファスシリコン層21の単結晶化は、例えば、公知の方法であるLSPE法で行ってもよい。このLSPEは、ダブルゲート型MOSトランジスタのゲート電極部を形成する方法として知られたものである。
【0042】
図7(A)〜(C)は本発明の第2実施形態に係る半導体装置100の製造方法を示す工程図である。ここでは、アモルファスシリコン層21の単結晶化をLSPE法で行う場合について説明する。なお、図7(A)において、アモルファスシリコン層21を形成する工程までは、第1実施形態と同様である。従って、図7(A)〜(C)において、図1(A)〜図6(C)と対応する部分には同一符号を付し、その詳細説明を省略する。
【0043】
図7(A)に示すように、SiO2層19上とSOI層15上の全面にアモルファスシリコン層21を堆積した後、このアモルファスシリコン層21にシリコン(Si)をイオン注入する。このSiのドーズ量は、例えば5E15[cm−2]程度である。次に、図7(B)に示すように、このアモルファスシリコン層21にゲルマニウム(Ge)をイオン注入する。このGeのドーズ量は、例えば5E15[cm−2]程度である。
【0044】
その後、このSiとGeをイオン注入したSOI基板を例えばN2ガス雰囲気の加熱炉内に置き、500〜600[℃]で約10時間加熱処理する。これにより、図7(C)の矢印で示すように、アモルファスシリコン層21の単結晶化が横方向に進む。アモルファスシリコン層21を単結晶化した後の工程は、第1実施形態と同様である。すなわち、図4(A)に示したように、犠牲酸化によりSOI層15を所望の厚さにし、その後、素子分離層を形成して基板10を完成させる。
【0045】
この第2実施形態に係る半導体装置100の製造方法によれば、Si及びGeのイオン注入工程と、500〜600[℃]の加熱処理工程により、絶縁層19上のアモルファスシリコン層21を単結晶化することができるので、第1実施形態と比べて、半導体装置100を工程数少なく製造することができる。
この第1、第2実施形態では、BOX層13が本発明の絶縁体に対応し、SOI層15が本発明の単結晶のシリコン層に対応している。また、完全空乏領域が本発明の特定領域に対応し、SiO2層19が本発明の絶縁層に対応している。さらに、アモルファスシリコン層21が本発明の非晶質のシリコン層に対応している。また、MOSトランジスタ30が本発明の部分空乏型のMISトランジスタに対応し、MOSトランジスタ50が本発明の完全空乏型のMISトランジスタに対応している。
【図面の簡単な説明】
【図1】半導体装置100の構成例を示す断面図。
【図2】基板10の構成例を示す断面図。
【図3】第1実施形態に係る半導体装置100の製造方法(1)を示す図。
【図4】第1実施形態に係る半導体装置100の製造方法(2)を示す図。
【図5】第1実施形態に係る半導体装置100の製造方法(3)を示す図。
【図6】第1実施形態に係る半導体装置100の製造方法(4)を示す図。
【図7】第2実施形態に係る半導体装置100の製造方法を示す図。
【符号の説明】
10 基板、10´ SOI基板、11 シリコン基板、13 BOX層 15、15a、15b SOI層、17 素子分離層、19 SiO2層、21 アモルファスシリコン層、23 LTO膜、25 開口部、27 Ni膜、29犠牲酸化膜、30 MOSトランジスタ(部分空乏型)、32、52 ゲート電極部、34、54 ソース/ドレイン拡散層、50 MOSトランジスタ(完全空乏型)、65 ゲート酸化膜、67 ポリシリコン膜 69 サイドウォール、71 層間絶縁膜、73 メタル配線、100 半導体装置
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、完全空乏型(Fully Depleted)のトランジスタと、部分空乏型(Partially Depleted)のトランジスタとを同一SOI(silicon on insulator)基板上に形成する半導体ICの製造方法に適用して好適な半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
近年、デバイスの低消費電力化や高速化を目的に、バルクシリコンウエーハに代わってSOIウエーハが用いられるようになってきた。SOIウエーハ(SOI基板)とは、半導体ウエーハ(半導体基板)上に絶縁層が設けられ、この絶縁層上に半導体層が設けられた3層構造を有するウエーハ(基板)である。この半導体層、例えば単結晶のシリコン層にMOSトランジスタ等の素子を形成すると、素子間を完全に分離することができる。また、MOSトランジスタにおけるソース拡散層及びドレイン拡散層(以下で、ソース/ドレイン拡散層という)の容量を低減することができるので、その動作速度を向上させることができる。
【0003】
このSOIウエーハに形成されるMOSトランジスタには、完全空乏型と部分空乏型とがある。完全空乏型のMOSトランジスタでは、SOIウエーハ上層のシリコン層が50[nm]程度以下と薄く、ソース/ドレイン拡散層に挟まれたボディが全て空乏化されている。完全空乏型のMOSトランジスタは、急峻なサブスレショルド特性が得られ、オフリーク電流を抑制しつつ閥値電圧を低くできるので、低電圧で高速動作できる。
【0004】
また、部分空乏型のMOSトランジスタでは、SOIウエーハ上層のシリコン層が100[nm]程度以上と厚く、ボディの底部が空乏化されていない。この部分空乏型のMOSトランジスタは、サブスレショルド特性がバルクシリコンウエーハ上に形成されるMOSトランジスタと同程度となり、完全空乏型ほど低消費電力に効果はない。その一方で、この部分空乏型のMOSトランジスタは、完全空乏型と比べて、閾値電圧を高く設定できるため、MOSトランジスタのスタンバイリーク電流を低く抑えることができる。
【0005】
そこで、これらの2種類のMOSトランジスタを同一のSOI基板上に形成し、回路上で組み合わせることによって、スタンバイリーク電流が低く、しかも低電圧で高速動作するLSIを得ることができる。このようなLSIは、携帯用電子機器に使用して極めて好適である。
同一SOI基板上に部分空乏型と完全空乏型のMOSトランジスタとを作り分ける方法として、これまでに幾つかの方法が提案されている。以下の▲1▼〜▲3▼は、従来例に係る半導体装置の製造方法である。
【0006】
▲1▼ 特許文献1に記載の[実施の形態1]では、チャネルへのイオン打ち込み条件を2種類に打ち分けて、部分空乏型と完全空乏型のMOSトランジスタを実現している。すなわち、部分空乏型のMOSトランジスタを形成する領域(以下で、部分空乏領域という)には、チャネルのドーバント濃度を高くして、ボディを部分空乏化する。一方、完全空乏型のMOSトランジスタを形成する領域(以下で、完全空乏領域)には、チャネルのドーパント濃度を低くして、ボディを完全空乏化する。
【0007】
▲2▼ 特許文献1の[実施の形態2]では、LOCOS形成プロセスを応用して、SOIウエーハ上層のシリコン層に厚い部位と、薄い部位とを作り、シリコン層の厚い部位を部分空乏領域とし、シリコン層の薄い部位を完全空乏領域としている。すなわち、まず始めに、完全空乏領域となるシリコン層上にシリコン窒化膜を形成する。次に、このSOIウエーハを熱酸化して、シリコン窒化膜下から露出したシリコン層に熱酸化膜を形成する。そして、この熱酸膜とシリコン窒化膜とを除去して、完全空乏領域となるシリコン層を薄層化する。
【0008】
その後、部分空乏領域と完全空乏領域とでそれぞれの表面高さが異なるシリコン層に、部分空乏型のMOSトランジスタと、完全空乏型のMOSトランジスタとを形成する。
▲3▼ 特許文献2の[第1の実施形態]では、部分空乏領域のシリコン層と、完全空乏領域のシリコン層の厚みが異なり、かつ、それぞれの表面高さが同じSOI基板を製造している。
【0009】
このSOI基板の製造方法によれば、まず始めに、第1のシリコン基板上に多孔質シリコン層を形成し、この多孔質シリコン層上に単結晶のシリコン層をエピタキシャル成長させて、3層構造の基板を形成する。次に、第1のLOCOS形成プロセスによって、部分空乏領域と完全空乏領域とを隔てるような素子分離層をシリコン層に形成する。さらに、第2のLOCOS形成プロセスによって、部分空乏領域のシリコン層上をシリコン窒化膜で覆い、完全空乏領域のシリコン層に熱酸化膜を厚く形成する。
【0010】
次に、シリコン窒化膜を除去した後、この3層構造の基板を再度熱酸化してシリコン層の全面に熱酸化膜を形成する。そして、このシリコン層上の熱酸化膜をCMP等により研磨し、研磨したシリコン層に別途用意した第2のシリコン基板を貼り合わせる。その後、第1のシリコン基板と多孔質シリコン層とをエッチングして除去し、上述のSOI基板を完成させる。
【0011】
【特許文献1】
特開平9−135030号公報
【特許文献2】
特開2001−102442号公報
【非特許文献1】
1999 IEEE Internationa1 SOI Conference, OCT.1999 P.112−P.113
【非特許文献2】
2002 IEEE Internationa1 SOI Conference, 2.OCT.2002 P.28−P.29
【0012】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置の製造方法▲1▼によれば、チャネルへのイオン打ち込み条件を2種類に打ち分けて、部分空乏型と完全空乏型のMOSトランジスタを実現していた。このため、部分空乏型と完全空乏型のMOSトランジスタにおいて、チャネルの不純物濃度はそれぞれ一定の範囲内で決まってしまい、MOSトランジスタの閾値電圧を任意に設定することができないという問題があった。
【0013】
また、従来例に係る半導体装置の製造方法▲2▼によれば、部分空乏領域のシリコン層と、完全空乏領域のシリコン層とでそれぞれの表面の高さが異なっていた。このため、部分空乏領域と、完全空乏領域のそれぞれのシリコン層上にゲート電極部を形成する際に、両領域のシリコン層上でレジストを同じ厚みに形成することができず、部分空乏型と完全空乏型のMOSトランジスタのそれぞれのゲート長寸法を合わせることが困難であった。
【0014】
これに対して、従来例に係る半導体装置の製造方法▲3▼によれば、シリコン層の厚みを異ならせて、このシリコン層に部分空乏領域と完全空乏領域とを作り分けていた。また、部分空乏領域と完全空乏領域のそれぞれのシリコン層の表面を、同じ高さに形成していた。従って、この半導体装置の製造方法▲3▼によれば、上述の製造方法▲1▼及び▲2▼と比べて、MOSトランジスタの閾値電圧を任意に設定することができ、かつ、両方のMOSトランジスタのゲート長寸法を容易に合わせることができた。
【0015】
しかしながら、この半導体装置の製造方法▲3▼では、多孔質シリコン層の形成や、研磨したシリコン層と第2のシリコン基板との貼り合わせなど、通常のCMOSプロセスにない特殊な工程が必要であった。このため、この半導体装置の製造方法▲3▼をCMOSの量産ラインで行うためには、多孔質シリコン層の形成装置や、貼り合わせ装置など、特殊な製造装置を新たに導入する必要があった。
【0016】
そこで、この発明はこのような問題を解決したものであって、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のシリコン層を、通常のCMOSプロセスを用いて同一の絶縁体上に形成できるようにした半導体装置の製造方法の提供を目的とする。
【0017】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第1の半導体装置の製造方法は、絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、この開口部内の絶縁体上に絶縁層を所定の厚みだけ形成する工程と、この絶縁層が形成された開口部を埋め込むように当該絶縁層上及び単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、この非晶質のシリコン層をMILC法により単結晶化する工程とを、含むことを特徴とするものである。
【0018】
また、本発明に係る第2の半導体装置の製造方法は、絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、この開口部内の絶縁体上に絶縁層を所定の厚みだけ形成する工程と、この絶縁層が形成された開口部を埋め込むように当該絶縁層上及び単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、この非晶質のシリコン層をLSPE法により単結晶化する工程とを、含むことを特徴とするものである。
【0019】
ここで、MILC(Metal Induced Lateral Crystallization)法とは、絶縁膜上に形成した非晶質のシリコン層を、CVD(chemical vapor deposition)、フォトリソグラフィ、エッチング、スパッタ、アニール等のプロセスで単結晶化する技術である。また、LSPE(Latera1 So11d Phase Epitaxy)法とは、絶縁膜上に形成した非晶質のシリコン層を、イオン注入とアニール等のプロセスで単結晶化する技術である。
【0020】
さらに、本発明に係る第3の半導体装置の製造方法は、上記した第1または第2の半導体装置の製造方法において、非晶質のシリコン層を単結晶化した後で、特定領域のシリコン層に完全空乏型のMISトランジスタを形成すると共に、特定領域以外のシリコン層に部分空乏型のMISトランジスタを形成する工程を、含むことを特徴とするものである。
【0021】
本発明に係る第1〜第3の半導体装置の製造方法によれば、特定領域の絶縁体を絶縁層で底上げした状態で非晶質のシリコン層を形成し、この非晶質のシリコン層をMILC法、またはLSPE法を応用して単結晶化する。
従って、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のシリコン層を、通常のCMOSプロセスを用いて同一の絶縁体上に形成することができる。
【0022】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
(1)第1実施形態
図1は、本発明の第1実施形態に係る半導体装置100の構成例を示す断面図である。図1に示すように、この半導体装置100は、一つの基板10に部分空乏型のnMOSトランジスタ30と、完全空乏型のnMOSトランジスタ50を備えている。これらの2種類のnMOSトランジスタ30及び50は、それぞれのソース/ドレイン拡散層や、ゲート電極部を層間絶縁膜71上に引き出すメタル配線73等を介して回路上で組み合わされている。この組み合わせにより、半導体装置100は、スタンバイリーク電流が低く、かつ、低電圧で高速動作が可能となっている。この半導体装置100は、例えば携帯用電子機器に搭載される。
【0023】
図2は、基板10の構成例を示す断面図である。この基板10は、シリコン基板11と、このシリコン基板11上に積層されたシリコン酸化膜からなるBOX層13とを有し、このBOX層13の上には膜厚の異なる2種類の単結晶シリコン層(以下で、SOI層という)15a及び15bが形成されている。また、これらのSOI層15a及び15bの間には、シリコン酸化膜等からなる素子分離層17が形成されている。
【0024】
図2において、SOI層15aは部分空乏領域であり、その厚みは例えば100[nm]程度である。また、SOI層15bは完全空乏領域であり、その厚みは例えば50[nm]程度である。さらに、これらのSOI層15a及び15bの表面は、同じ高さになっている。
図3(A)〜図6(C)は、図1に示した半導体装置100の製造方法を示す工程図である。次に、この半導体装置100の製造方法について説明する。
【0025】
まず始めに、図3(A)に示すように、3層構造のSOI基板10´を用意する。このSOI基板10´は、シリコン基板11と、BOX層13と、当該BOX層13上に形成されたSOI層15とから構成されている。ここで、SOI層15の厚みは、例えば100〜200[nm]程度である。このようなSOI基板10´はSIMOX(Separation by IMplant OXygen)法、或いは貼り合わせ法などにより作成される。
【0026】
次に、図3(B)に示すように、完全空乏領域をSTI(Shallow Trench Isolation)法等によってシリコン酸化(SiO2)層19で埋める。即ち、まず始めに、SOI層15上に第1のSiO2膜とシリコン窒化(Si3N4)膜とを順次形成する。次に、完全空乏領域を開口し、他の領域を覆うようなレジストパターンをシリコン窒化膜上に形成する。そして、このレジストパターンをマスクにして、完全空乏領域のSi3N4膜と、第1のSiO2膜と、SOI層15を順次エッチングして除去し、溝部を形成する。
【0027】
次に、レジストパターンをアッシングして除去する。そして、この溝部を埋め込むようにSi3N4膜上にSiO2層19を堆積させる。そして、このSiO2層19をCMPで研磨して、完全空乏領域以外のSOI層15上に形成したSiO2層19と、Si3N4膜と、第1のSiO2膜を順次除去する。これにより、完全空乏領域の溝部にだけSiO2層19を残す。
【0028】
次に、図3(C)に示すように、完全空乏領域の溝部に形成したSiO2層19をエッチングして薄膜化する。エッチング後のSiO2層19の厚みは、例えば50〜100[nm]程度である。このSiO2層19のエッチング後の厚みが、部分空乏領域のSOI層15a(図2参照)と完全空乏領域のSOI層15b(図2参照)の厚みの差となる。このSiO2層19のエッチングは、例えばフッ酸(HF)溶液を用いたウエットエッチングで行う。
【0029】
次に、図4(A)に示すように、SiO2層19上とSOI層15上の全面にアモルファスシリコン層21を、例えば50〜100[nm]程度堆積させる。そして、公知の方法であるMILC法により、このアモルファスシリコン層21を単結晶化する。このMILC法によるアモルファスシリコン層21の単結晶化は、以下のようにして行う。
【0030】
図4(B)において、まず始めに、アモルファスシリコン層21上にLTO(low temperature oxide:低温熱酸化)膜23を、例えば300〜400[nm]程度堆積させる。このLTO膜23の堆積はCVDで行う。また、その成膜温度は、例えば400〜500[℃]程度である。
次に、アモルファスシリコン層21のうち単結晶化を行いたい領域の近傍において、アモルファスシリコン層21上のLTO膜23をエッチングして除去する。ここでは、完全空乏領域にあるアモルファスシリコン層21を単結晶化したいので、完全空乏領域近傍のLTO膜23をエッチングして除去し、開口部25を形成する。この開口部25の形成は、フォトリソグラフィ工程とエッチング工程で行う。
【0031】
次に、このLTO膜23上と、開口部25から露出したアモルファスシリコン層21上にNi膜27を、例えば3〜5[nm]程度堆積させる。このNi膜27の堆積は、例えば真空蒸着法で行う。そして、このNi膜27を堆積したSOI基板をN2ガス雰囲気の加熱炉内に置き、約550[℃]で20〜30時間程度加熱処理(アニール)する。これにより、図4(B)の矢印で示すように、開口部25の横方向へアモルファスシリコン層21の単結晶化が進む。
【0032】
次に、Ni膜27とLTO膜23をエッチングして除去する。Ni膜27の除去は、例えばH2SO4とH2O2の混合液を用いたウエットエッチングで行う。また、LTO膜23の除去は、例えばHF溶液を用いたウエットエッチングで行う。
Ni膜27とLTO膜23を除去した後、このSOI基板をN2ガス雰囲気の加熱炉内に再び置き、約900〜1000[℃]で1〜2時間加熱処理する。これにより、図4(C)に示すように、完全空乏領域におけるアモルファスシリコン層21の単結晶化が完結する。
【0033】
次に、図5(A)に示すように、単結晶化されたシリコンを含むSOI層15を熱酸化して犠牲酸化膜29を形成する。そして、この犠牲酸化膜29を例えばHF溶液を用いたウエットエッチングで除去する。図5(B)に示すように、この犠牲酸化により、SOI層15を所望の厚み、例えば100[nm]程度の厚みにする。ここで、SiO2層19の厚みが、部分空乏領域と完全空乏領域におけるSOI層15の厚みの差となる。従って、SiO2層19の厚みが例えば50[nm]程度の場合には、完全空乏領域のSOI層15の厚みは、50[nm]程度となる。
【0034】
その後、STI法等によって、部分空乏領域と完全空乏領域との間に、SiO2膜等からなる素子分離層17を形成し、部分空乏領域にSOI層15aを、完全空乏領域にSOI層15bをそれぞれ作り分ける。これにより、図2に示した基板10を完成させる。
上述した図3(A)から図5(B)の工程を順に行って基板10を完成させた後に、この基板10に部分空乏型と完全空乏型の2種類のnMOSトランジスタ30及び50を形成する。すなわち、まず始めに、図6(A)において、これらのnM0Sトランジスタ30及び50の閾値電圧を制御するために、SOI層15a及び15bにそれぞれボロン等のp型不純物をイオン注入する。このp型不純物のイオン注入工程では、nMOSトランジスタ30及び50のそれぞれに設計された閾値に合わせて、SOI層15a及び15bに注入するp型不純物のドーズ量や、注入エネルギー等を調整する。
【0035】
次に、基板10を熱酸化して、SOI層15a及び15bにゲート酸化膜65を形成する。さらに、このゲート酸化膜65を形成した基板10上に、リン等の不純物を含むポリシリコン膜67を堆積する。そして、このポリシリコン膜67上にフォトリソグラフィ工程でレジストパターンを形成する。そして、このレジストパターンをマスクに、ポリシリコン膜67をエッチング工程でパターニングして、図6(B)に示すゲート電極部32及び52を形成する。
【0036】
上述したように、この半導体装置100の製造方法では、SOI層15a及び15bのそれぞれの表面を同じ高さに揃えているので、SOI層15a及び15b上でレジストを同じ厚みに形成することができる。従って、ゲート電極部32及び52を同じ高さに形成することができ、両方のMOSトランジスタ30及び50のゲート長寸法を容易に合わせることができる。
【0037】
次に、このゲート電極部をマスクにして、SOI層15a及び15bにリン等のn型不純物をイオン注入する。そして、これらのゲート電極部32及び52を覆うように基板10上にSiO2膜を堆積する。さらに、このSiO2膜をエッチバックして、図6(C)に示すように、ゲート電極部32及び52の側壁にサイドウォール69を形成する。続いて、このサイドウォール69を形成したゲート電極部32及び52をマスクにして、SOI層15a及び15bにヒ素等のn型不純物をイオン注入する。そして、SOI層15a及び15bに注入したリンやヒ素等のn型不純物を熱拡散する。このようにして、図6(C)に示すように、SOI層15a及び15bに、LDD構造のソース/ドレイン拡散層34及び54をそれぞれ形成する。
【0038】
次に、このソース/ドレイン拡散層34及び54を形成した基板10上に、SiO2膜等からなる層間絶縁膜をCVDで堆積する。この層間絶縁膜の堆積はCVDで行う。そして、ソース/ドレイン拡散層34及び54上と、ゲート電極部32及び52上の層間絶縁膜にコンタクトホールを形成する。その後、このコンタクトホールを埋め込むようにメタル配線73を形成して、半導体装置100を完成させる。
【0039】
このように、本発明に係る半導体装置100の製造方法によれば、完全空乏領域のBOX層13をSiO2層で底上げした状態でアモルファスシリコン層21を形成し、このアモルファスシリコン層21をMILC法で単結晶化している。従って、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のSOI層15a及び15bを、通常のCMOSプロセス用いて同一のSOI基板10´に形成することができる。
【0040】
なお、図5(A)〜(C)では、SOI層15a及び15bにそれぞれnM0Sトランジスタ30及び50を形成する場合について説明したが、これらのトランジスタはnMOSに限られることはなく、pMOSでも良い。この場合には、ソース/ドレイン拡散層に注入する導電型不純物をn型からp型に変えれば良い。
(2)第2実施形態
上述の第1実施形態では、図3(B)に示したように、SiO2層19上とSOI層15上の全面に形成したアモルファスシリコン層21を、MILC法により単結晶化することで、膜厚の異なる2種類のSOI層15a及び15bを同一基板10に形成する場合について説明した。
【0041】
しかしながら、このアモルファスシリコン層21を単結晶化する方法は、MILCに限られることはない。アモルファスシリコン層21の単結晶化は、例えば、公知の方法であるLSPE法で行ってもよい。このLSPEは、ダブルゲート型MOSトランジスタのゲート電極部を形成する方法として知られたものである。
【0042】
図7(A)〜(C)は本発明の第2実施形態に係る半導体装置100の製造方法を示す工程図である。ここでは、アモルファスシリコン層21の単結晶化をLSPE法で行う場合について説明する。なお、図7(A)において、アモルファスシリコン層21を形成する工程までは、第1実施形態と同様である。従って、図7(A)〜(C)において、図1(A)〜図6(C)と対応する部分には同一符号を付し、その詳細説明を省略する。
【0043】
図7(A)に示すように、SiO2層19上とSOI層15上の全面にアモルファスシリコン層21を堆積した後、このアモルファスシリコン層21にシリコン(Si)をイオン注入する。このSiのドーズ量は、例えば5E15[cm−2]程度である。次に、図7(B)に示すように、このアモルファスシリコン層21にゲルマニウム(Ge)をイオン注入する。このGeのドーズ量は、例えば5E15[cm−2]程度である。
【0044】
その後、このSiとGeをイオン注入したSOI基板を例えばN2ガス雰囲気の加熱炉内に置き、500〜600[℃]で約10時間加熱処理する。これにより、図7(C)の矢印で示すように、アモルファスシリコン層21の単結晶化が横方向に進む。アモルファスシリコン層21を単結晶化した後の工程は、第1実施形態と同様である。すなわち、図4(A)に示したように、犠牲酸化によりSOI層15を所望の厚さにし、その後、素子分離層を形成して基板10を完成させる。
【0045】
この第2実施形態に係る半導体装置100の製造方法によれば、Si及びGeのイオン注入工程と、500〜600[℃]の加熱処理工程により、絶縁層19上のアモルファスシリコン層21を単結晶化することができるので、第1実施形態と比べて、半導体装置100を工程数少なく製造することができる。
この第1、第2実施形態では、BOX層13が本発明の絶縁体に対応し、SOI層15が本発明の単結晶のシリコン層に対応している。また、完全空乏領域が本発明の特定領域に対応し、SiO2層19が本発明の絶縁層に対応している。さらに、アモルファスシリコン層21が本発明の非晶質のシリコン層に対応している。また、MOSトランジスタ30が本発明の部分空乏型のMISトランジスタに対応し、MOSトランジスタ50が本発明の完全空乏型のMISトランジスタに対応している。
【図面の簡単な説明】
【図1】半導体装置100の構成例を示す断面図。
【図2】基板10の構成例を示す断面図。
【図3】第1実施形態に係る半導体装置100の製造方法(1)を示す図。
【図4】第1実施形態に係る半導体装置100の製造方法(2)を示す図。
【図5】第1実施形態に係る半導体装置100の製造方法(3)を示す図。
【図6】第1実施形態に係る半導体装置100の製造方法(4)を示す図。
【図7】第2実施形態に係る半導体装置100の製造方法を示す図。
【符号の説明】
10 基板、10´ SOI基板、11 シリコン基板、13 BOX層 15、15a、15b SOI層、17 素子分離層、19 SiO2層、21 アモルファスシリコン層、23 LTO膜、25 開口部、27 Ni膜、29犠牲酸化膜、30 MOSトランジスタ(部分空乏型)、32、52 ゲート電極部、34、54 ソース/ドレイン拡散層、50 MOSトランジスタ(完全空乏型)、65 ゲート酸化膜、67 ポリシリコン膜 69 サイドウォール、71 層間絶縁膜、73 メタル配線、100 半導体装置
Claims (3)
- 絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、
前記開口部内の前記絶縁体上に絶縁層を所定の厚みだけ形成する工程と、
前記絶縁層が形成された開口部を埋め込むように当該絶縁層上及び前記単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、
前記非晶質のシリコン層をMILC法により単結晶化する工程とを、含むことを特徴とする半導体装置の製造方法。 - 絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、
前記開口部内の前記絶縁体上に絶縁層を所定の厚みだけ形成する工程と、
前記絶縁層が形成された開口部を埋め込むように当該絶縁層上及び前記単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、
前記非晶質のシリコン層をLSPE法により単結晶化する工程とを、含むことを特徴とする半導体装置の製造方法。 - 前記非晶質のシリコン層を単結晶化した後で、前記特定領域のシリコン層に完全空乏型のMISトランジスタを形成すると共に、前記特定領域以外のシリコン層に部分空乏型のMISトランジスタを形成する工程を、含むことを特徴とする請求項1または2に記載の半導体装置の製造方法。
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2003
- 2003-03-26 JP JP2003086403A patent/JP2004296744A/ja active Pending
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