JP2007109690A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ＳＯＳ基板の素子形成領域の単結晶シリコン層とサファイア基板の間に絶縁膜層を形成する場合においても、素子形成領域に突合面による欠陥を形成しない手段を提供する。
【解決手段】サファイア基板に単結晶シリコン層を積層したＳＯＳ基板の単結晶シリコン層に、複数の半導体素子を形成した半導体装置において、ＳＯＳ基板の素子形成領域のサファイア基板と単結晶シリコン層との間に形成された絶縁膜層と、絶縁膜層に隣接し、サファイア基板上に形成されたエピタキシャル層と、このエピタキシャル層を核とした単結晶シリコン層の絶縁膜層上へのエピタキシャル成長により形成された突合面と、絶縁膜層上の突合面を含む領域に形成され、隣合う素子形成領域間を絶縁分離する素子分離層とを備える。
【選択図】 図１

Description

本発明は、ＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板を用いた半導体装置およびその製造方法に関する。

従来のサファイア（Ａｌ_２Ｏ_３）基板上に単結晶シリコン層を積層したＳＯＳ基板に形成した半導体装置は、単結晶シリコン層にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））構造の半導体素子を形成する場合に、サファイア基板上のＮチャンネルＭＯＳ素子（ｎＭＯＳ素子という。）を形成する素子形成領域には絶縁膜層を設けずに、ＰチャンネルＭＯＳ素子（ｐＭＯＳ素子という。）を形成する素子形成領域に２酸化珪素（ＳｉＯ_２）からなる絶縁膜層を設け、このサファイア基板上および絶縁膜層上にエピタキシャル成長により単結晶シリコン層を形成して素子形成領域の周囲に素子分離層を形成し、ｐＭＯＳ素子を形成する素子形成領域の単結晶シリコン層へのサファイア基板からのアルミニウムの拡散を防止してオフリーク特性を向上させている（例えば、特許文献１参照。）。

また、サファイア基板上に単結晶の窒化半導体層を積層した半導体基板において、サファイア基板と窒化半導体層との格子定数の不整合に起因する窒化半導体層の転位を軽減するために、サファイア基板上に格子定数の不整合を緩和するためのＡｌＮ等からなるバッファ層を介して第１の窒化半導体層を形成し、この第１の窒化半導体層上に第１の窒化半導体層とは組成の異なる第２の窒化半導体層を形成し、第２の窒化半導体層をストライプ状または島状にエッチングして第１の窒化半導体層を露出させた凹部を形成し、その上に第２の窒化半導体層と略同一組成にして第１の窒化半導体層を核とするよりも第２の窒化半導体層を核としたときの成長速度を速めた第３の窒化半導体層をエピタキシャル成長により形成し、凹部を横方向に成長する第３の窒化半導体層を凹部の中央部で突合させて窒化半導体基板を製造しているものがある（例えば、特許文献２参照。）。

更に、シリコン基板に絶縁膜を介して単結晶シリコン層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板において、単結晶シリコンからなるシリコン基板上にシリコン基板を露出させた開口を有する第１の絶縁膜を形成し、開口に露出しているシリコン基板をエピタキシャル成長させて第１の単結晶シリコン層を形成し、第１の単結晶シリコン層上および第１の絶縁膜上に第２の単結晶シリコン層と非結晶の非結晶シリコン層を同時に形成し、この第２の単結晶シリコン層上および非結晶シリコン層上に形成した第２の絶縁膜の一部をエッチングで開口して非結晶シリコン層を露出させ、エッチングにより非結晶シリコン層を除去した第１および第２の絶縁膜間の空洞に、第２の単結晶シリコン層を核としてエピタキシャル成長により第３の単結晶シリコン層を形成して薄い単結晶シリコン層を絶縁膜を介してシリコン基板上に積層したＳＯＩ基板を製造しているものもある（例えば、特許文献３参照。）。
特開２００１−２６７５７７号公報（第２頁段落０００８−第３頁段落００１２、第１図） 特開２００１−１２６９９１号公報（第４頁段落００１８−第５頁段落００２４、第１図） 特開平５−２９２１４号公報（第３頁段落０００７−段落００１３、第１図）

しかしながら、上述した従来の特許文献１の技術においては、ｐＭＯＳ素子を形成する単結晶シリコン層を絶縁膜層上にエピタキシャル成長により形成しているため、絶縁膜層上に形成される単結晶シリコン層はサファイア基板上に形成された単結晶シリコン層から絶縁膜層上に成長し、素子形成領域の単結晶シリコン層に横方向のエピタキシャル成長に伴う突合面が形成され、ゲート酸化膜下のチャンネル領域や、ソース領域およびドレイン領域とチャンネル領域との接合領域に突合面が形成されると、突合面には多数の欠陥が残存しているので、この欠陥によるゲート酸化膜の絶縁性の低下や接合領域の接合リークが生じやすいという問題がある。

本発明は、上記の問題点を解決するためになされたもので、ＳＯＳ基板の素子形成領域の単結晶シリコン層とサファイア基板の間に絶縁膜層を形成する場合においても、素子形成領域に突合面による欠陥を形成しない手段を提供することを目的とする。

本発明は、上記課題を解決するために、サファイア基板に単結晶シリコン層を積層したＳＯＳ基板の単結晶シリコン層に、複数の半導体素子を形成した半導体装置において、前記ＳＯＳ基板の素子形成領域のサファイア基板と単結晶シリコン層との間に形成された絶縁膜層と、前記絶縁膜層に隣接し、前記サファイア基板上に形成されたエピタキシャル層と、該エピタキシャル層を核とした単結晶シリコン層の前記絶縁膜層上へのエピタキシャル成長により形成された突合面と、前記絶縁膜層上の突合面を含む領域に形成され、隣合う前記素子形成領域間を絶縁分離する素子分離層とを備えたことを特徴とする。

このように、本発明は、エピタキシャル層を核とした単結晶シリコン層の絶縁膜層上へのエピタキシャル成長に伴う突合面を、半導体素子を形成する素子形成領域を避けて、素子分離層に存在させるようにしたことによって、欠陥の多い突合面を素子分離層に含ませることができ、素子形成領域の単結晶シリコン層に欠陥が形成されることがなくなり、接合リークやゲート酸化膜の絶縁性の低下を防止して歩留まりの高い、高信頼性のＳＯＳ構造の半導体装置を得ることができるという効果が得られる。

以下に、図面を参照して本発明による半導体装置の実施例について説明する。

図１は実施例の半導体装置のＭＯＳＦＥＴの断面を示す説明図、図２は実施例のＳＯＳ基板の上面を示す説明図である。
図１において、１は半導体装置に形成された半導体素子としてのＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
ＳＯＳ基板２のサファイア基板３には、図２に示すように半導体素子を形成する領域としての２点鎖線で示す素子形成領域４、およびサファイア基板３と単結晶シリコン層としてのシリコン結晶層５との格子定数の不整合を緩和する緩衝膜としての機能を有する２酸化珪素等の絶縁性材料からなる絶縁膜層６を形成する領域としての１点鎖線で示す絶縁膜層形成領域７、絶縁膜層６上にエピタキシャル成長によりシリコン結晶層５を形成するときの核となる単結晶シリコンである図１に破線で示すエピタキシャル層８を形成する領域としての絶縁膜層形成領域７に隣接したエピタキシャル層形成領域９が交互に設定されている。

ＳＯＳ基板２に設定された絶縁膜層形成領域７は少なくとも２つの隣合う素子形成領域４を含む領域として設定され、本実施例の絶縁膜層形成領域７は２列の素子形成領域４を含む帯状の領域として設定され、この絶縁膜層形成領域７に隣接するエピタキシャル層形成領域９も帯状の領域として設定されている。
ＭＯＳＦＥＴ１（図示の例は、ＭＯＳＦＥＴの一種であるｎＭＯＳ素子）は、ＳＯＳ基板２に設定された素子形成領域４のシリコン結晶層５に一の型（図示の例ではＰ型）の不純物を拡散させた拡散層として形成されたチャンネル領域１０と、２酸化珪素等からなるゲート酸化膜１１を介してチャンネル領域１０に対向するゲート電極１２、ゲート電極１２の側面に形成された２酸化珪素等からなるサイドウォール１３、およびシリコン結晶層５のチャンネル領域１０に隣接する他の型（図示の例ではＮ型）の不純物を拡散させた拡散層として形成されたソース領域１４とドレイン領域１５、２酸化珪素等からなる中間絶縁層１６に埋設されてソース領域１４とドレイン領域１５とをそれぞれ配線１７とを接続するコンタクト１８等を備えて構成されており、配線１７を介して他の素子または端子等と電気的に接続してゲート電極１２に加えられた電位によりソース領域１４とドレイン領域１５の間のチャンネル領域１０に形成されるチャンネルを流れる電流を制御する。

ＭＯＳＦＥＴ１を形成する素子形成領域４の周囲には、隣合う素子形成領域４間を電気的に絶縁分離するための２酸化珪素等からなる素子分離層１９が形成されている。
また、素子形成領域４のシリコン結晶層５とＳＯＳ基板２のサファイア基板３との間には絶縁膜層６が形成されており、この素子形成領域４のシリコン結晶層５下の絶縁膜層６の少なくとも１方は、隣の素子形成領域４のシリコン結晶層５下に達するように延在し、その間の絶縁膜層６上の素子分離層１９は、絶縁膜層６上へのエピタキシャル成長によるシリコン結晶層５の形成に伴う突合面２０（図１に破線で示す。）がシリコン結晶層５に存在する部位では、その突合面２０を含む領域に形成される。

このように、本実施例の素子分離層１９は、素子形成領域４のシリコン結晶層５に突合面２０が存在しないようにするために、絶縁膜層６上のシリコン結晶層５に形成された突合面２０を含む領域にされる。
以下に、図３を用い、Ｐで示す工程に従って本実施例の半導体装置の製造方法について説明する。

なお、図３は図２のＡ−Ａ断面線に沿った断面図として示した説明図である。
Ｐ１、サファイア基板３上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により薄い膜厚（例えば１〜１００ｎｍ）の２酸化珪素の膜を形成し、形成した２酸化珪素の膜をフォトリソグラフィによりパターニングして絶縁膜層形成領域７をマスキングし、エッチングにより２酸化珪素の膜を除去して２酸化珪素からなる絶縁膜層６を選択的に形成する。

Ｐ２、絶縁膜層６上のマスクを除去し、絶縁膜層６を選択的に形成したサファイア基板３をＳｉＨ_４ガス雰囲気中で加熱（例えば７００〜１０００℃）し、図４に示すように層間絶縁膜７の間のエピタキシャル層形成領域９のサファイア基板３上に単結晶シリコン層であるエピタキシャル層８を形成すると共に、絶縁膜層６上にポリシリコンからなるポリシリコン層２１を形成する。

つまり、サファイア基板３の絶縁膜層６が形成されている領域以外の領域であるエピタキシャル層形成領域９では、単結晶サファイアであるサファイア基板３のエピタキシャル層形成領域９のサファイア基板３の結晶格子に存在するアルミニウム原子が起点となってシリコンのエピタキシャル成長が進行するので単結晶シリコン層が形成されるが、絶縁膜層６上ではエピタキシャル成長が絶縁膜層６に妨げられてポリシリコンからなるポリシリコン層２１が形成される。

Ｐ３、形成されたエピタキシャル層８をフォトリソグラフィによりパターニングしてポリシリコン層２１およびこれに隣接するエピタキシャル層８の一部を残してマスク２２を形成し、非晶質化イオンとしてのシリコンをイオン注入（例えば１０^１３〜１０^１６イオン／ｃｍ^２）してポリシリコン層２１およびこれに隣接するエピタキシャル層８の一部を非晶質化し、非晶質領域２３を形成する。

Ｐ４、非晶質領域２３を形成した後、工程Ｐ３で形成したマスク２２を除去し、窒素、アルゴン等の不活性ガス雰囲気中で高温熱処理（例えば６００〜１４００℃）を行うことによりシリコン結晶層５を形成する。
このとき、非晶質領域２３に隣接する単結晶シリコン層であるエピタキシャル層８はエピタキシャル成長における核として機能し、非晶質領域２３との隣接部から横方向の固相エピタキシャル成長により非晶質領域２３が単結晶化してシリコン結晶層５が形成され、サファイア基板３上の全ての領域に単結晶シリコン層が形成される。

この場合に、横方向のエピタキシャル成長は両側のエピタキシャル層８から均等に進行するので、横方向に成長したシリコン結晶層５がエピタキシャル層８の間の中央部（本実施例では隣合う素子形成領域４の間の中央部）で突き合わされ、そこに突合面２０が形成される。
このようにして形成されたシリコン結晶層５は引張応力状態となる。つまり上記工程Ｐ２で説明したように、エピタキシャル層８の形成におけるシリコンのエピタキシャル成長は、サファイア基板３の結晶格子に存在するアルミニウム原子が起点となって進行するので、単結晶シリコンと単結晶サファイアの結晶構造の格子定数の差、つまりサファイアの格子定数が小さいことによりエピタキシャル成長した薄いシリコン層であるエピタキシャル層８に圧縮応力が生じ、これに隣接するシリコン結晶層５が引っ張られて引張応力状態となる。

Ｐ５、形成されたシリコン結晶層５をフォトリソグラフィによりパターニングして素子形成領域４を覆うマスク２４を形成し、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、隣合う素子形成領域４の間を絶縁分離する素子分離層１９を形成する。
このとき、上記工程Ｐ４で形成された突合面２０は、隣合う素子形成領域４の間の中央部に位置しているので、素子分離層１９が自動的に突合面２０を含む領域に形成されると共に、エピタキシャル層８を含む領域にも素子分離層１９が形成される。

また、図５に示すように列方向の隣合う素子形成領域４の間の絶縁膜層６上にもそれぞれ素子分離層１９が形成され、素子分離層１９で周囲を囲まれた素子形成領域４がＳＯＳ基板２に形成される。
その後は通常のＭＯＳＦＥＴの製造工程と同様に、シリコン結晶層５にチャンネル領域１０、ゲート酸化膜１１、ゲート電極１２およびソース領域１４とドレイン領域１５、これらと配線１７を接続するコンタクト１８を形成して図１に示す本実施例の半導体装置のＭＯＳＦＥＴ１が形成される。

このように、ｎＭＯＳ素子の素子形成領域４のシリコン結晶層５とサファイア基板３との間に絶縁膜層６を形成すれば、チャンネルが形成されるチャンネル領域１０の圧縮応力状態を解消して、チャンネル領域１０を引張応力状態にあるシリコン結晶層５に形成することができ、ＳＯＳ基板２に形成するｎＭＯＳ素子のチャンネル領域１０内を移動する電子の移動度を高くすることができ、オン電流を増大させてｎＭＯＳ素子のトランジスタ特性を向上させることができる。

なお、上記工程Ｐ１において、絶縁膜層６は２酸化珪素により形成するとして説明したが、絶縁膜層６の材料は窒化珪素（Ｓｉ_３Ｎ_４）であってもよい。絶縁膜層６を窒化珪素の膜とすれば、その後にエピタキシャル成長により形成されるシリコン結晶層５の引張応力状態を更に高めてｎＭＯＳ素子のトランジスタ特性を更に向上させることができる。
また、上記工程Ｐ４において、高温熱処理は不活性ガス雰囲気中で行うとして説明したが、酸化雰囲気、水素雰囲気、真空雰囲気等の雰囲気中で行うようにしてもよい。

また、上記工程Ｐ６において、素子分離層１９はＬＯＣＯＳ法により形成するとして説明したが、素子分離層１９の形成は素子形成領域４にマスク２４を形成した後に、シリコン結晶層５に異方性エッチングにより絶縁膜層６またはサファイア基板３に達する溝を形成し、そこにＣＶＤ法等により２酸化珪素等を堆積するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成するようにしてもよい。

以上説明したように、本実施例では、エピタキシャル層を核としたシリコン結晶層の絶縁膜層上へのエピタキシャル成長に伴う突合面を、ＭＯＳＦＥＴ等の半導体素子を形成する素子形成領域を避けて、素子分離層に存在させるようにしたことによって、欠陥の多い突合面を素子分離層に含ませることができ、素子形成領域のシリコン結晶層に欠陥が形成されることがなくなり、接合リークやゲート酸化膜の絶縁性の低下を防止して歩留まりの高い、高信頼性のＳＯＳ構造の半導体装置を得ることができる。

また、核としたエピタキシャル層を含む領域に素子分離層を形成するようにしたことによって、サファイア基板と単結晶シリコンとの格子定数の不整合や熱膨張係数の相違により欠陥が多数含まれる領域を素子分離層とすることができ、素子形成領域のシリコン結晶層を欠陥の極めて少ない領域とすることができる。
なお、本実施例においては、絶縁膜層形成領域に素子形成領域を２列に配置するとして説明したが、絶縁膜層形成領域に配置する素子形成領域は前記に限らず、３列以上であってもよい。この場合において突合面は、絶縁膜層形成領域の中央部に形成されるので、中央部を挟んで配置された隣合う素子形成領域の間に突合面が形成され、そこに上記と同様の素子分離層が自動的に形成される。

また、本実施例においては、図１においてＭＯＳＦＥＴをｎＭＯＳ素子として図示したが、ｐＭＯＳ素子であっても同様である。この場合にチャンネル領域はＮ型拡散層として、ソース領域およびドレイン領域はＰ型拡散層として形成される。

実施例の半導体装置のＭＯＳＦＥＴの断面を示す説明図 実施例のＳＯＳ基板の上面を示す説明図 実施例の半導体装置の製造方法を示す説明図 実施例の工程Ｐ２の上面を示す説明図 実施例の工程Ｐ５の上面を示す説明図

符号の説明

１ ＭＯＳＦＥＴ
２ ＳＯＳ基板
３ サファイア基板
４ 素子形成領域
５ シリコン結晶層
６ 絶縁膜層
７ 絶縁膜層形成領域
８ エピタキシャル層
９ エピタキシャル層形成領域
１０ チャンネル領域
１１ ゲート酸化膜
１２ ゲート電極
１３ サイドウォール
１４ ソース領域
１５ ドレイン領域
１６ 中間絶縁層
１７ 配線
１８ コンタクト
１９ 素子分離層
２０ 突合面
２１ ポリシリコン層
２２、２４ マスク
２３ 非晶質領域

Claims (8)

1. サファイア基板に単結晶シリコン層を積層したＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板の単結晶シリコン層に、複数の半導体素子を形成した半導体装置において、
   前記ＳＯＳ基板の素子形成領域のサファイア基板と単結晶シリコン層との間に形成された絶縁膜層と、前記絶縁膜層に隣接し、前記サファイア基板上に形成されたエピタキシャル層と、該エピタキシャル層を核とした単結晶シリコン層の前記絶縁膜層上へのエピタキシャル成長により形成された突合面と、前記絶縁膜層上の突合面を含む領域に形成され、隣合う前記素子形成領域間を絶縁分離する素子分離層とを備えたことを特徴とする半導体装置。
2. 請求項１において、
   前記核としたエピタキシャル層を含む領域に、素子分離層を形成したことを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記素子分離層を、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により形成したことを特徴とする半導体装置。
4. 請求項１または請求項２において、
   前記素子分離層を、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）
   法により形成したことを特徴とする半導体装置。
5. サファイア基板にシリコン層を積層したＳＯＳ基板の単結晶シリコン層に、複数の半導体素子を形成する半導体装置の製造方法において、
   前記サファイア基板上の少なくとも隣合う２つの素子形成領域を含む絶縁膜層形成領域に絶縁膜層を形成する工程と、
   前記サファイア基板上の前記絶縁膜層以外の領域にエピタキシャル層を形成し、前記絶縁膜層上にシリコン層を形成する工程と、
   前記シリコン層と、該シリコン層に隣接するエピタキシャル層の一部をイオン注入により非晶質化させて非晶質領域を形成する工程と、
   該非晶質領域を、該非晶質領域に隣接する前記エピタキシャル層を核としてエピタキシャル成長により単結晶化して前記絶縁膜層上にシリコン結晶層を形成して突合面を形成する工程と、
   前記シリコン結晶層の突合面を含む領域に素子分離層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
6. 請求項５において、
   前記突合面を含む領域に素子分離層を形成する工程で、前記エピタキシャル層を含む領域に、素子分離層を形成することを特徴とする半導体装置の製造方法。
7. 請求項５または請求項６において、
   前記素子分離層を形成する工程で、該素子分離層をＬＯＣＯＳ法により形成することを特徴とする半導体装置の製造方法。
8. 請求項５または請求項６において、
   前記素子分離層を形成する工程で、該素子分離層をＳＴＩ法により形成することを特徴とすることを特徴とする半導体装置の製造方法。