KR20020066191A - Ｍｏｓ 전계 효과 트랜지스터 - Google Patents
Ｍｏｓ 전계 효과 트랜지스터 Download PDFInfo
- Publication number
- KR20020066191A KR20020066191A KR1020020006988A KR20020006988A KR20020066191A KR 20020066191 A KR20020066191 A KR 20020066191A KR 1020020006988 A KR1020020006988 A KR 1020020006988A KR 20020006988 A KR20020006988 A KR 20020006988A KR 20020066191 A KR20020066191 A KR 20020066191A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- sige
- sigec
- channel region
- source
- Prior art date
Links
- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims abstract description 65
- 229910003811 SiGeC Inorganic materials 0.000 title claims abstract description 45
- 230000005669 field effect Effects 0.000 title claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 45
- 230000008021 deposition Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 238000004904 shortening Methods 0.000 abstract description 2
- 230000037230 mobility Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 19
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000007740 vapor deposition Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66916—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN heterojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
Abstract
MOS 전계 효과 트랜지스터는 변형 Si/SiGe(또는 Si/SiGeC) 구조를 사용함으로써 채널부 내의 전자 이동도 및 홀 이동도를 향상시키고자 한다. 그러한 헤테로 접합의 결정(crystallinity)은 바람직한 상태로 유지되고, 유효 채널 길이의 단락이 방지되며, Ge의 확산이 방지되고, 소스층 및 드레인층의 저항이 줄어든다. 채널 영역은 Si층 및 SuGe 층 또는 SiGeC 층을 표면으로부터 순서대로 쌓음으로써 형성된 층 구조를 갖는다. 원하는 도전형을 제공하는 고농도 불순물 원자를 포함하는 SiGe 또는 SiGeC로 형성된 소스층 및 드레인층은 채널 영역의 모든 단부 표면과 접촉하고 있다. 소스층 및 드레인층의 표면은 게이트 전극의 기저부로부터 상향으로 돌출하는 형상을 갖는다.
Description
본 출원은 2001년 2월 9일에 출원된 종래의 일본 특허 출원 제 2001-034263 호로부터의 우선권의 이익에 기초하고 그 우선권을 주장하는데, 그 전체 내용은 본 명세서에 참조로 인용된다.
본 발명은 MOSFET 용으로 효과적으로 사용될 수 있는 반도체 디바이스의 구조에 관한 것이다. 더 구체적으로, 본 발명은 Si층/SiGe층(또는 Si층/SiGeC 층)이 채널 영역으로서 이루어진 nMOSFET 및/또는 pMOSFET을 포함하는 반도체 디바이스에 관한 것이다.
MOSFET의 가속을 위한 변형 Si/SiGe 구조의 변형 Si층 내에서 전자이동도(electron mobility) 및 홀 이동도(hole mobility)가 향상되는 효과의 이점을 취하고 Si 기판 상에 변형 Si/SiGe 구조를 채널 영역으로서 포함하는 MOSFET이 알려져 있다(예를 들어, Semicon. Sci. Technol. Vol.13, pp.1225-1246, 1998 C K Maiti et al. "Strained-Si heterostructure field effect transistor"). 게다가, nMOSFET의 특정 구조(예컨대, 1994 IEDM Tech. Dig., pp373-376) 및 pMOSFET의 특정 구조(가령, 1995 IEDM Tech. Dig., pp.517-520)가 제시되었다.
변형 Si/SiGe 또는 변형 Si/SiGeC 구조에서는 Si 및 SiGe 사이 또는 Si 및 SiGeC 사이에 격자 상수(lattice constant)의 차가 존재하기 때문에, 변형은 Si층 내에서 형성된다. Si층의 에너지 대역 구조는 변형으로 인해 변하게되어, Si층 내의 전자 이동도 또는 홀 이동도가 향상될 수 있다.
도 5에 도시된 바와 같이, 예를 들어, nMOSFET(31)의 경우, 변형 Si층(32), 비 변형 SiGe층(a non-strained-SiGe Layer)(33) 및 SiGe 구배형 버퍼 층(a SiGe graded-buffer layer)(34)을 Si 기판 상에 표면으로부터 순서대로 배치함으로 형성된 구조물이 알려져 있다. 게다가, 도 6에 도시된 바와 같이, 가령, pMOSFET(41)의 경우, 변형 Si층(42), 변형 SiGe층(43), 비 변형 SiGe층(44) 및 SiGe 구배형 버퍼 층(45)을 Si 기판 상에 표면으로부터 순서대로 배치함으로 형성된 구조물이 알려져 있다. 두 가지 경우 모두에서, 소스 영역(37, 47), 드레인 영역(38, 48), 게이트 산화물막(39, 49) 및 게이트 전극(36, 50)은 MOSFET의 동작을 위해 형성된다.
그러나, 종래 기술인 MOSFET(31, 41)의 제조 공정에서, 사전 결정된 불순물 이온 주입 및 후속 열처리는 변형 Si/SiGe층 또는 변형 Si/SiGeC 층을 형성한 후,소스 영역(37, 47) 및 드레인 영역(38, 48)을 형성하는 단계 중에 실행된다. 그러한 열처리에서, 고온 열처리 단계는 이온 주입 원자가 기판 결정 내에서 열 적으로 이동하도록 실행될 필요가 있다. 소정의 예에서, 고온 열처리는 625℃에서 2.5 분 동안 실행되고 나서, 850℃에서 10 초간 실행된다(예를 들어, IEEE Electron Device Letters, vol.15, no.3, pp.100-102).
SiGe층(33, 43) 내에서 Ge가 0.3의 비 이상으로 매우 농축된 경우, 그러한 고온 열처리가 실행된다면, SiGe층(33, 34)으로부터 Si층(32, 42)으로의 Ge의 확산을 막을 수 없다. 결과적으로, Si/SiGe(또는 Si/SiGeC) 표면이 거칠게되어 우수한 품질의 헤테로구조(heterostructure)가 획득될 수 없는 문제가 발생한다.
또한, 고온 열처리에 의해 소스 및 드레인층 내의 n 형 또는 p 형 불순물 원자는 채널 영역 내에서 확산하여 유효 채널 길이가 짧아지는 문제가 있다. 이와 같이 유효 채널 길이가 짧아지면, 특히, 극도로 작은 게이트 길이의 디바이스 내의 소스와 드레인 사이에 단락 회로가 발생한다.
그러한 구조가 극도로 작은 게이트 길이의 MOSFET 디바이스에 적용될 때, 높은 불순물 농도 영역(펀치 스루 정지 영역(a punch-through stopper region))은 일반적으로 MOSFET의 단 채널 효과를 막고 소스와 드레인 사이의 펀치 스루를 막기 위해 형성된다. 이 경우, 펀치 스루 정지 영역은 변형 Si/SiGe층 또는 변형 Si/SiGeC 층의 채널 영역의 형성 후, 가령, 사정 결정된 불순물 주입 및 후속하는 열 처리의 단계 중에 형성된다. 이 경우, 고온 열처리에 의해 Ge 원자가 SiGe층(33, 34)으로부터 확산하는 문제가 있다.
더욱이, 일반적으로, 소스 및 드레인층의 깊이는 반도체 디바이스의 소형화에 따라 작게되는 경향이 있다. 이러한 이유로, 극도로 미세한 디바이스에서는 소스 및 드레인층의 저항값의 증가가 MOSFET 디바이스 성능의 저하를 야기한다. 따라서, 저항을 줄이기 위해 부가적인 매우 고 불순물 도핑된 Si층이 소스 및 드레인층 상에 성장하게 하는 단계가 소스 및 드레인의 저항값을 줄일 수 있는 구조를 형성하는 데 더 부가될 필요가 있는 또 다른 문제가 발생한다.
본 발명은 종래 기술의 여러 가지 문제를 고려하여 달성되었다. 따라서, 본 발명의 목적은 변형 Si/SiGe 구조(또는 변형 Si/SiGeC 구조)를 사용하여 채널부의 전자 이동도 및 홀 이동도를 향상시키고, 바람직한 상태의 헤테로구조의 결정을 유지하는 것이다. 게다가, 본 발명의 또 다른 목적은 유효 채널 길이의 단락을 막고, Ge 원자가 변형 Si층으로 바람직하지 못하게 확산되는 것을 막으며, 소스 및 드레인층의 저항을 더 낮춤으로써, 최소화되고 고속 동작이 가능한 반도체 디바이스를 얻는 것이다.
전술한 기술적 문제를 해결하고, 초고스피드를 갖는 LSI를 구현하며, 전력 소비를 낮추기 위해, 본 발명의 MOS 전계 효과 트랜지스터 내의 채널 영역은 Si층 및 SiGe층(또는 Si층 및 SiGeC 층)을 게이트의 하부 표면으로부터 순서대로 쌓음으로써 형성된 층 구조를 포함하는 다수 층 구조와, 가령, 550℃ 이하의 온도에서 저온 CVD에 의해 형성된 1020cm-3이상의 고농도 불순물을 포함하는 SiGe(또는 SiGeC)의 소스 및 드레인 영역으로 형성될 수 있고, 채널 영역의 모든 단부 표면 상에서 형성 될 수도 있다. 더욱이, 본 발명의 트랜지스터 내에서, SiGe(또는 SiGeC) 소스/드레인층의 상부 표면은 게이트 전극의 기저부 위치(bottom position)로부터 상측으로 상승하는 형상을 갖도록 형성될 수 있다.
또한, 본 발명의 MOS 전계 효과 트랜지스터에서, Si 기판의 도전형과 동일한 도전형의 불순물을 포함하는 영역은 Si 기판 내의 불순물보다 더 높은 농도에서, 단 채널 효과를 막기 위해 Si 및 SiGe(또는 Si 및 SiGeC) 채널 영역 바로 아래의 Si 기판 내부에 또는 그 기판 상에 형성될 수 있다.
즉, 본 발명의 MOS 전계 효과 트랜지스터는 게이트 전극이 절연막을 통해 형성된 채널 영역의 전기 도전성을 제어하게 하는 MOS 전계 효과 트랜지스터이다. 채널 영역은 Si층 및 SiGe 또는 SiGeC 층을 기판으로부터 순서대로 쌓음으로써 형성된 층 구조를 갖는다. 기상 증착에 의해 원하는 도전형을 제공하는 고농도 불순물 원자를 포함하는 SiGe 또는 SiGeC로 형성된 소스층 및 드레인층은 각각 채널 영역의 양 단부와 접촉하고 있다. 소스층 및 드레인층의 상부 표면은 게이트 전극의 기저부 위에 위치한다.
또한 본 발명의 트랜지스터는 채널 영역, 소스층 및 드레인층이 Si 기판 상에 형성되는 소위 벌크 실리콘형 MOS 전계 효과 트랜지스터(a bulk silicon type MOS field-effect transistor)로서 형성될 수 있다. 그렇지 않다면, 트랜지스터는채널 영역, 소스층 및 드레인층이 절연 기판 또는 절연 층 상에 형성되는 소위 SOI(Silicon On Insulator)형 MOS 전계 효과 트랜지스터로서 형성 될 수 있다.
또한, 소스층 및 드레인층의 기저부가 채널 영역의 기저부 또는 Si 기판 내의 불순물이 채널 영역 바로 아래에 형성되는 것보다 더 높은 농도에서 Si 기판의 도전형과 같은 도전형의 불순물을 포함하는 영역과 동일한 레벨에 위치하거나 그 레벨 아래에 위치하는 MOS 전계 효과 트랜지스터는 형성될 수 있다. 게다가, Si 기판 내의 불순물 보다 더 높은 농도에서 Si 기판의 도전 유형과 같은 도전형의 불순물을 포함하는 영역이 원자층 도핑 원자층인 MOS 전계 효과 트랜지스터가 형성될 수 있다.
게다가, 청구항 1 내지 5 중 하나에 따른 MOS 전계 효과 트랜지스터는 소스층 및 드레인층이 550℃ 이하의 저온 CVD에 의해 형성되는 것을 특징으로 한다.
본 발명에서, 소스층 및 드레인층이 저온 CVD에 의해 형성됨에 따라, 이전에 형성된 채널 영역 내에서 Ge 원자 및 다른 불순물의 확산은 제한된다. 이러한 이유로, Si/SiGe(또는 Si/SiGeC)의 저하를 막을 수 있고 소스 및 드레인 사이의 단락 회로를 막을 수 있다.
소스 및 드레인층이 상승 형상을 가짐에 따라, 소스 및 드레인의 저항은 줄어들 수 있다. 이런 이유로, 소스층 및 드레인층의 저항을 줄이는 단계, 예를 들어, 이온 주입 단계, 불순물 확산 단계 등은 소스층 및 드레인층의 형성 시 부가될 필요가 없다. 더욱이, 소스와 드레인 사이의 펀치 스루는 예를 들어, 원자 층 도핑에 의해 고 농도 불순물 영역을 채널 영역의 바로 아래에 제공함으로써 막을 수있다.
본 발명의 부가적 목적 및 이점은 후속하는 상세한 설명에 나타날 것이고, 일부는 상세한 설명으로부터 명백해지거나, 본 발명의 실시에 의해 알 수 있을 것이다. 본 발명의 목적은 이점은 수단 및 이하 특별히 지정된 조합에 의해 구현할 수 있고 얻을 수 있다.
도 1은 본 발명의 실시예 1을 나타내는 도면,
도 2a 내지 도 2i는 본 발명의 실시예 1의 제조 공정을 나타내는 도면,
도 3은 본 발명의 실시예 2를 나타내는 도면,
도 4는 본 발명의 실시예 3을 나타내는 도면,
도 5는 종래 기술의 nMOSFET의 구조를 나타내는 도면,
도 6은 종래 기술의 pMOSFET의 구조의 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : Si 기판2 : Si층
3 : SiGe층4 : 소스층
5 : 드레인층6 : 게이트 전극
7 : 절연층8 : SiO2층
9 : 실리콘 질화물층10 : 상단부
11 : 게이트 전극 기저부 12 : Si층
13 : SiGe층14 : 소스층
15 : 드레인층18 : 절연막
19 : 박막 Si층20 : 패시베이션 막
21 : Si 기판29 : 관통 홀
30 : 전극40 : Si 기판 표면
54 : Si층
명세서의 일부로 통합되고 명세서의 일부를 구성하는 첨부 도면은 본 발명의 실시예를 도시하고, 위에 주어진 전반적 기술 및 아래 주어진 실시예의 상세화된 기술과 함께 본 발명의 원리를 설명하는 역할을 한다.
본 발명의 실시예는 이하 도면을 참조하여 기술될 것이다. 후속하는 설명은 본 발명의 일반적인 원리를 기술하기 위한 본 발명의 실시예에 관한 것이다. 따라서, 본 발명은 실시예 또는 첨부된 도면에 구체적으로 도시된 구조에 한정되지 않는다. 도 1은 본 발명의 실시예 1를 도시한다. 채널 영역은 Si 기판(1) 상에 형성된다. 이 채널 영역은 적어도 Si층(2) 및 SiGe층(또는 SiGeC 층)(3)의 층 구조를 갖는다. p 형 기판은 nMOSFET이 형성될 때 Si 기판(1)을 위해 사용되고, n 형 기판은 pMOSFET이 형성될 때 사용된다.
Si층(2) 및 SiGe층(또는 SiGeC 층)(3)은 예를 들어, 선택적 기상 증착에 의해 형성된다. 필요한 경우 분자 빔 에피택시, 증착 등이 사용될 수 있다. SiGe층(또는 SiGeC 층)(3)의 두께는 10 nm 이하이다. SiGe는 예를 들어, 변형SiGe층 및 SiGe 구배형 버퍼층으로 이루어진 다수의 층 구조로 형성될 수 있다. Si층(2)의 두께는 약 5 nm이다. Si층(2) 및 SiGe층(또는 SiGeC 층)(3)은 특별히 불순물을 포함한지 않는 비 도핑층으로서 형성될 수 있다. 그러나, MOS 전계 효과 트랜지스터의 임계값을 조정하기 위해 p 형 또는 n 형 불순물은 층들의 형성 중 또는 후에 포함될 수 있다.
SiGe(또는 SiGeC)로 형성된 소스층(4) 및 드레인층(5)은 채널 영역의 단부 모두와 접촉하고 있다. 소스층(4) 및 드레인층(5)의 저항을 줄이기 위해, 소스층(4) 및 드레인층(5)은 바람직하게 채널의 도전형에 응답하여 결정되는 것과 같은 1020cm-3이상으로 매우 농축된 n 형 또는 p 형 불순물을 포함해야 한다. SiGe층으로부터 채널 영역 내로 Ge의 확산과 표면의 울퉁불퉁함을 막기 위해서는 바람직하게, 550℃ 이하의 조건 하에서 화학 기상 증착이 실행되어야 한다. 더욱 바람직하게, 저온 CVD는 적어도 500℃ 이하에서 실행되어야 한다.
일반적으로, SiGe(또는 SiGeC)의 소스 및 드레인층은 소위 선택적 에피택셜 성장에 의해 형성된다. 소스 및 드레인층은 저항을 줄일 만큼 충분히 두껍게 형성되기 때문에, 상단부(10)는 게이트 전극 기저부(11) 위에 위치하고, 기판(1)으로부터 상승하는 형상을 갖는다.
일반적인 MOS 전계 효과 트랜지스터와 유사하게 게이트 절연막으로서 기능하는 절연층(7)은 Si층(2)의 표면 상에 형성된다. 절연 기판(7)은 예를 들어, 실리콘 이산화물이고, 게이트 절연막으로서 기능하는 Si층(2)과 접촉하는 영역은 일반적인 MOSFET 제조 공정으로 Si층(2)의 표면을 산화시킴으로써 형성된다. 게이트 전극(6)은 폴리실리콘이고 일반적인 MOSFET의 폴리실리콘 게이트 전극과 같은 제조 공정으로 형성된다. 절연 층(7)은 게이트 전극(6)의 측벽 상에 형성되고, 소스층(4) 및 드레인층(5)은 절연 층(7)을 통해 형성된다. 폴리실리콘, SiGe 및 SiGeC는 본 발명에서는 게이트 전극 재료로서 사용되지만, Ti, Co 등과 같이 가공하기 어려운 금속 재료가 사용될 수 있다. 패시베이션 절연막(20)(도 2 참조)은 게이트 전극(6), 소스층(4) 및 드레인층(5)의 표면 상에 적절한 방법으로 형성되고, 전극(30)은 사전 결정된 관통 홀(29)을 통해 얻을 수 있다.
도 2a 내지 2i는 본 발명의 실시예 1의 제조 공정을 도시한다. 단결정 실리콘 기판(1)이 준비되고, SiGe층(또는 SiGeC 층)(3), Si층(2), SiO2층(8) 및 게이트 전극(6)이 될 폴리실리콘 층은 순차적으로 단결정 실리콘 기판(1) 상에 형성된다. SiGe층은 예를 들어, H2, Ar 또는 N2가스를 캐리어 가스로서 사용하는 SiH4및 GeH4의 혼합물에 기초한 기상 증착에 의해 형성된다. SiGeC 층은 SiH3CH3을 SiH4및 GeH4와 함께 사용하는 혼합물에 기초한 기상 증착에 의해 형성된다. SiO2층(8)은 예를 들어, 일반적인 MOSFET과 유사하게 Si층(2)의 표면을 열 적으로 산화시킴으로써 형성될 수 있다. 폴리실리콘 층은 SiH4가스 등과 같은 감소 압력(reduced-pressure) CVD와 같은 일반적인 방법으로 형성된다. 폴리실리콘 층의 저항을 줄이기 위해As, P, B 등과 같은 고 농도 n 형 또는 p 형 불순물은 성장 중 또는 후에일반적 반도체 공정에 의해 폴리실리콘 층에 증착된다. 그 다음, 폴리실리콘 층은 게이트 전극(6)을 형성하는 리소그래피에 의해 패터닝된다.
그 다음, SiO2막을 상부 표면과 게이트 전극(6)의 측벽 상에 형성하기 위해 열적 산화(thermal oxidation)가 실행된다. 이 단계에서, Si층(2)의 표면의 일부도 산화된다. 그러나, 폴리실리콘 층의 산화비가 높아짐에 따라, 게이트 전극(6)의 상부 표면 상의 SiO2막의 두께 X는 Si층(2)의 상부 표면 상의 SiO2막의 두께 Y 보다 더 크다(도 2d 참조).
그 다음, 실리콘 질화물층(9)은 예를 들어, SiH4및 NH3의기상 반응에 의해 기판의 전체 표면 상에 형성된다.
그 다음, 예를 들어, 소위 ECR(Electron Cyclotron Resonance) 플라즈마 에칭은 Si층(2)의 Si 표면을 노출시키기 위해 실행된다. ECR 플라즈마 에칭은 높은 종방향 에칭 비(longitudinal etching rate)를 갖는 이방성 에칭(anisotropic etching)이기 때문에, 게이트 전극의 측벽 상의 절연층(8, 9)은 충분히 남겨질 수 있다. 게다가, 게이트 전극(6)의 상부 표면 상의 SiO2막이 Si층(2)의 상부 표면 상의 SiO2막보다 더 두껍기 때문에 게이트 전극의 상부 표면은 게이트 전극의 상부 표면이 코팅될 수 있도록 남겨질 수 있다.
그 다음, 상기 단계에서 노출된 부분에서 Si층(2) 및 SiGe층(또는 SiGeC 층)(3)은 예를 들어, 건식 에칭 등과 같은 일반적인 에칭에 의해 에칭되어, 게이트영역부만 남기게 된다. 소스 및 드레인 영역 내의 Si 기판 표면(40)은 에칭에 의해 노출된다.
그 다음, SiGe층(또는 SiGe층)은 노출된 표면(40) 상에서 선택적 기상 증착을 받게되어, 고농도 불순물을 포함하는 소스 및 드레인층을 형성한다. 채널 영역 내의 SiGe층(또는 SiGeC 층)으로 불순물의 확산을 막기 위해, 저온 CVD사 실행된다. 기상 증착은 H2, Ar 또는 N2를 캐리어 가스로 사용하는, 예를 들어, SiH4및 GeH4(또는 예를 들어, SiH4, GeH4및 SiH3CH3)의 증착에 의해 실행된다. SiO2막등의 상에 SiGe 또는 SiGeC의 원하지 않는 증착을 막기 위해, 필요하다면 HCL 가스가 캐리어 가스로 부가될 수 있다.
그 다음, 예를 들어, Si 산화물, Si 질화물 등을 포함하는 패시베이션 막(20)은 적절한 방법에 의해 게이트 전극(6), 소스층(4) 및 드레인층(5)을 포함하는 기판의 전체 표면 상에 형성된다. 또한, 전극(30)은 사전 결정된 관통 홀(29)을 통해 형성되고 그것에 의해 MOSFET 디바이스가 형성된다.
도 3은 본 발명의 실시예 2를 도시한다. 채널(12, 13)은 제 1 실시에의 Si 기판 대신에 절연막(18) 상의 박막 Si층(19) 상에 형성된다. 채널 영역에서, Si층(12) 및 SiGe층(또는 SiGeC)(13)은 표면으로부터 적층된다. 가령, 550℃ 이하의 온도에서 실행되는 저온 CVD에 의해 형성된 P 형 또는 N 형의 고농도 불순물을 포함하는 SiGe층(또는 SiGeC 층)으로 이루어진 소스층(14) 및 드레인층(15)은 채널 영역의 양쪽 표면 상에 형성된다. SiGe층(또는 SiGeC 층)으로 이루어진소스층(14) 및 드레인층(15)의 상단부(10)는 게이트 전극의 기저부(11) 위에 위치하고 돌기 형상(swelling shape)을 갖는다.
박막 Si층(19)이 절연막(18) 상에 형성되는 구조는 일반적으로 SOI(Silicon On Insulator)로 알려진 방법에 의해 형성될 수 있다. 예컨대, 약 1018cm-2에서 매우 농축된 산소 이온을 Si 기판에 주입하고 Si 기판을 1300℃ 이상의 온도로 고열 열 처리를 받게 함으로써 형성되는 SIMOX(Separation by IMplanted OXgen) 웨이퍼-이는 두 개의 Si 기판 중 적어도 하나 상에 산화물막을 형성하고 산화물막을 통해 두 개의 Si 기판을 결합하고 Si 기판 중 하나를 얇게 함-, 소위 웨이퍼 본딩 기술에 의해 형성된 웨이퍼 등이 사용될 수 있다. 그러한 웨이퍼를 사용함으로써 복수개의 MOSFET이 칩 상에 형성될 수 있는 집적 회로 내의 FET 디바이스 사이의 절연은 쉽게 달성될 수 있다.
도 4는 본 발명의 실시예 3를 도시한다. 도 1에 도시된 실시예 1와의 차이는 소위 원자 층 도핑에 의해 Si층(54)을 통해 형성되고 Si 기판(21) 내의 불순물보다 더 높은 농도에서 Si 기판(21)과 같은 도전 유형의 불순물을 포함하는 영역(28), 즉 원자 층 도핑층(28)을 Si층(22)과 SiGe층(또는 SiGeC)(23)으로 이루어진 채널 영역의 바로 아래에 제공한다는 것이다. 이 원자 층 도핑층(28)은 예를 들어, P, B 등의 불순물 원자 층 및 Si 기판(21)의 표면 상의 얇은 Si층을 을 증착함으로써 형성된다. 1021cm-3이상의 농도를 갖는 높은 불순물 농도 층은 원자 층 도핑을 사용함으로써 얻을 수도 있다.
이런 이유로, SiGe층(또는 SiGeC 층)으로 이루어진 기저부(51)는 Si/SiGe(또는 SiGeC) 채널 영역의 기저부(53)와 같거나 아래의 레벨 상에 존재한다.
실시예 3의 제조 공정은 도 2a 내지 도 2i에 도시된 실시예 1의 제조 공정과 거의 같다. 다른 점이라면 원자층 도핑층(28) 및 Si층(54)이 도 2b의 SiGe층(또는 SiGeC)(3)의 형성 전에 기판의 전체 표면 상에 형성된다는 것이다.
원자 층 도핑층(28) 및 Si층(54)의 형성 후, SiGe층(또는 SiGeC 층)(23)과 Si층(22)이 순차적으로 Si층(54) 상에 형성된다. 그런 다음, 게이트 산화물막(27) 및 게이트 전극(26)은 도 2a 내지 도 2i의 방식과 동일한 방식으로 형성된다. 그 후, Si층(22) 및 SiGe층(또는 SiGeC 층)(23), 그런 다음, 소스 및 드레인 영역의 표면 상에 형성된 Si층(54) 및 원자 층 도핑층(28)은 소스층(24) 및 드레인층(25)의 선택적 기상 증착을 위해 제거된다. 마지막으로, 고농도 불순물 층 원자를 포함하는 층(28)은 원자 층 도핑에 의해 Si층(22) 및 SiGe(또는 SiGeC 층)(23)으로 이루어진 채널 영역 바로 아래에 제공된다.
Si 기판(21)과 동일한 도전형인 고농도 확산층과 같은 고농도 불순물 층, 고농도 이온 주입 층, 고농도 기상 증착 층 등은 원자 층 도핑층 대신에 게이트 영역 아래에 형성될 수 있다. 제 1 내지 실시예 3에서, 단일 MOSFET이 기판 상에 제공된 경우가 기술되었다. 그러나, 물론, 집적 회로가 제조될 경우, 전술한 복수개의 MOSFET은 단일 칩 내에 형성될 수 있다. 게다가, nMOSFET 및 pMOSFET은 n 형 불순물 및 p 형 불순물을 소스 영역, 드레인 영역 등에 분리하여 주입함으로써 단일 칩 내에 함께 제공될 수 있다.
본 발명에 따른 몇몇 실시예가 도면과 함께 기술되었다. 그러나, 본 발명의 기술된 실시예는 단순히 본 발명의 예이고, 본 발명은 본 발명의 기술 범위를 벗어남이 없이 다양하게 변형될 수 있다.
본 발명은 전술한 실시예에 한정하지 않고, 본 발명이 실행될 때 본 발명의 범주를 벗어나지 않는 범위 내에서 다양하게 변형될 수 있다. 또한, 전술한 실시예는 본 발명의 여러 가지 측면을 포함하고, 여러 가지 본 발명은 복수개의 개시된 구성 요소 임의의 조합으로부터 추출될 수 있다.
전술한 바와 같이, 본 발명에 따라, 소스 및 드레인 영역은 Si/SiGe(또는 SiGeC) 채널 영역의 형성 후, 저온 CVD에 기초한 선택적 기상 증착 방법에 의해 형성되고, SiGe층(또는 SiGeC 층)으로의 원하지 않는 불순물 확산은 도 1, 도 2a 내지 도 2i의 실시예 1 및 도 3의 실시예 2에 개시된 바와 같이 제한되다. Si/SiGe(또는 SiGeC) 헤테로구조의 저하는 Ge의 확산의 제한에 의해 제한되고, 소스 및 드레인 사이의 단락 회로는 불순물의 확산의 제한에 의해 제한된다. 게다가, 소스 및 드레인층은 돌기 구조를 갖고, 그것에 의해 기생 저항이 줄어든다.
더욱이, 채널 영역 바로 아래에 원자 층 도핑에 의한 고농도 불순물 영역을 제공함으로써, 펀치 스루가 줄어들고 도 4에 도시된 실시예 3에 기술된 것과 같이 소스 및 드레인 사이를 누르는 높은 저항이 구현된다.
부가적인 이점 및 변경은 당업자에게는 쉽게 떠오를 것이다. 따라서, 더 광범위한 측면에서 본 발명은 번 명세서에 기술된 특정 세부나 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 청구항 및 그들의 등가물에 의해 정의된 것과 같은 본 발명의 개념의 사상 및 범주를 벗어나지 않고도 다양한 변경이 만들어 질 수 있다.
Claims (6)
- 절연막(insulation film)을 통해 형성된 게이트 전극(gate electrode)이 채널 영역의 전기 도전성(electric conduction)을 제어하게 하는 MOS 전계 효과 트랜지스터(a MOS field-effect transistor)에 있어서,Si층과, SiGe층 또는 SiGeC 층을 표면으로부터 순서대로 쌓음으로써 형성된 층 구조(a layered structure)를 갖는 채널 영역(a channel region)과,각각 채널 영역의 단부와 접촉하고 있고, 증착에 의해 원하는 도전형을 제공하는 고농도 불순물 원자를 포함하는 소정의 SiGe 및 SiGeC로 형성되는 소스층 및 드레인층과,상기 게이트 전극의 기저부 위에 위치하는 상기 소스층 및 상기 드레인층의 상부 표면을 포함하는 MOS 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 채널 영역, 상기 소스층 및 상기 드레인층은 Si 기판의 상부에 형성되는MOS 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 채널 영역, 상기 소스층 및 상기 드레인층은 절연층의 상부에 형성되는MOS 전계 효과 트랜지스터.
- 제 2 항에 있어서,상기 소스층 및 상기 드레인층의 기저부는 상기 채널 영역의 기저부와 같거나 아래에 위치하고, Si 기판 내의 불순물보다 더 높은 농도에서 Si 기판의 도전형과 동일한 도전형의 불순물을 포함하는 영역은 상기 채널 영역 바로 아래 위치하는MOS 전계 효과 트랜지스터.
- 제 4 항에 있어서,상기 Si 기판 내의 불순물보다 더 높은 농도에서 사익 Si 기판 도전형과 동일한 도전형의 불순물을 포함하는 상기 영역은 원자 층 도핑층(an atomic layer doping layer)인MOS 전계 효과 트랜지스터.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 소스층 및 드레인층은 550℃ 이하의 온도에서 저온 CVD에 의해 형성되는MOS 전계 효과 트랜지스터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2001-00034263 | 2001-02-09 | ||
| JP2001034263A JP2002237590A (ja) | 2001-02-09 | 2001-02-09 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020066191A true KR20020066191A (ko) | 2002-08-14 |
Family
ID=18897898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020006988A KR20020066191A (ko) | 2001-02-09 | 2002-02-07 | Ｍｏｓ 전계 효과 트랜지스터 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020109135A1 (ko) |
| EP (1) | EP1231643A3 (ko) |
| JP (1) | JP2002237590A (ko) |
| KR (1) | KR20020066191A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7354835B2 (en) | 2004-06-22 | 2008-04-08 | Samsung Electronics Co., Ltd. | Method of fabricating CMOS transistor and CMOS transistor fabricated thereby |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003025984A2 (en) | 2001-09-21 | 2003-03-27 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| AU2002341803A1 (en) * | 2001-09-24 | 2003-04-07 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| US7105868B2 (en) * | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7540920B2 (en) * | 2002-10-18 | 2009-06-02 | Applied Materials, Inc. | Silicon-containing layer deposition with silicon compounds |
| US6657223B1 (en) | 2002-10-29 | 2003-12-02 | Advanced Micro Devices, Inc. | Strained silicon MOSFET having silicon source/drain regions and method for its fabrication |
| US6713810B1 (en) * | 2003-02-10 | 2004-03-30 | Micron Technology, Inc. | Non-volatile devices, and electronic systems comprising non-volatile devices |
| WO2004081986A2 (en) * | 2003-03-12 | 2004-09-23 | Asm America Inc. | Method to planarize and reduce defect density of silicon germanium |
| US20040262683A1 (en) * | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
| US7057216B2 (en) * | 2003-10-31 | 2006-06-06 | International Business Machines Corporation | High mobility heterojunction complementary field effect transistors and methods thereof |
| US7579636B2 (en) | 2004-01-08 | 2009-08-25 | Nec Corporation | MIS-type field-effect transistor |
| TW200531157A (en) | 2004-02-10 | 2005-09-16 | Renesas Tech Corp | Method for manufacturing semiconductor device |
| FR2872626B1 (fr) | 2004-07-05 | 2008-05-02 | Commissariat Energie Atomique | Procede pour contraindre un motif mince |
| TWI279915B (en) * | 2004-07-23 | 2007-04-21 | Taiwan Semiconductor Mfg | A transistor and a method for forming a strained channel device |
| JP5203558B2 (ja) * | 2004-08-20 | 2013-06-05 | 三星電子株式会社 | トランジスタ及びこれの製造方法 |
| WO2006030505A1 (ja) * | 2004-09-16 | 2006-03-23 | Fujitsu Limited | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| US7309660B2 (en) * | 2004-09-16 | 2007-12-18 | International Business Machines Corporation | Buffer layer for selective SiGe growth for uniform nucleation |
| US7078722B2 (en) * | 2004-09-20 | 2006-07-18 | International Business Machines Corporation | NFET and PFET devices and methods of fabricating same |
| US7268049B2 (en) | 2004-09-30 | 2007-09-11 | International Business Machines Corporation | Structure and method for manufacturing MOSFET with super-steep retrograded island |
| US7306997B2 (en) * | 2004-11-10 | 2007-12-11 | Advanced Micro Devices, Inc. | Strained fully depleted silicon on insulator semiconductor device and manufacturing method therefor |
| JP4327104B2 (ja) * | 2005-01-20 | 2009-09-09 | 富士通マイクロエレクトロニクス株式会社 | Ｍｏｓ型電界効果トランジスタの製造方法及びｍｏｓ型電界効果トランジスタ |
| JP4481181B2 (ja) * | 2005-01-27 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| WO2006111888A1 (en) * | 2005-04-20 | 2006-10-26 | Koninklijke Philips Electronics N.V. | A strained integrated circuit and a method of manufacturing the same |
| JP4857697B2 (ja) * | 2005-10-05 | 2012-01-18 | トヨタ自動車株式会社 | 炭化珪素半導体装置 |
| JP4410195B2 (ja) | 2006-01-06 | 2010-02-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7892915B1 (en) * | 2006-03-02 | 2011-02-22 | National Semiconductor Corporation | High performance SiGe:C HBT with phosphorous atomic layer doping |
| US7338834B2 (en) | 2006-03-17 | 2008-03-04 | Acorn Technologies, Inc. | Strained silicon with elastic edge relaxation |
| WO2007119265A1 (ja) * | 2006-03-20 | 2007-10-25 | Fujitsu Limited | 応力印加半導体装置およびその製造方法 |
| WO2008123352A1 (ja) * | 2007-03-28 | 2008-10-16 | Nec Corporation | 半導体装置 |
| US8017489B2 (en) * | 2008-03-13 | 2011-09-13 | International Business Machines Corporation | Field effect structure including carbon alloyed channel region and source/drain region not carbon alloyed |
| US7700416B1 (en) | 2008-04-25 | 2010-04-20 | Acorn Technologies, Inc. | Tensile strained semiconductor on insulator using elastic edge relaxation and a sacrificial stressor layer |
| JP2009290069A (ja) * | 2008-05-30 | 2009-12-10 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7851325B1 (en) | 2008-09-12 | 2010-12-14 | Acorn Technologies, Inc. | Strained semiconductor using elastic edge relaxation, a buried stressor layer and a sacrificial stressor layer |
| US8361867B2 (en) | 2010-03-19 | 2013-01-29 | Acorn Technologies, Inc. | Biaxial strained field effect transistor devices |
| US8361868B2 (en) | 2010-04-28 | 2013-01-29 | Acorn Technologies, Inc. | Transistor with longitudinal strain in channel induced by buried stressor relaxed by implantation |
| US9059201B2 (en) | 2010-04-28 | 2015-06-16 | Acorn Technologies, Inc. | Transistor with longitudinal strain in channel induced by buried stressor relaxed by implantation |
| JP2011253931A (ja) * | 2010-06-02 | 2011-12-15 | Panasonic Corp | 半導体装置及びその製造方法 |
| US8395213B2 (en) | 2010-08-27 | 2013-03-12 | Acorn Technologies, Inc. | Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer |
| US9406798B2 (en) | 2010-08-27 | 2016-08-02 | Acorn Technologies, Inc. | Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer |
| US9412842B2 (en) | 2013-07-03 | 2016-08-09 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| US9570609B2 (en) | 2013-11-01 | 2017-02-14 | Samsung Electronics Co., Ltd. | Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same |
| US9484423B2 (en) | 2013-11-01 | 2016-11-01 | Samsung Electronics Co., Ltd. | Crystalline multiple-nanosheet III-V channel FETs |
| US9647098B2 (en) | 2014-07-21 | 2017-05-09 | Samsung Electronics Co., Ltd. | Thermionically-overdriven tunnel FETs and methods of fabricating the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5385853A (en) * | 1992-12-02 | 1995-01-31 | International Business Machines Corporation | Method of fabricating a metal oxide semiconductor heterojunction field effect transistor (MOSHFET) |
| US5920088A (en) * | 1995-06-16 | 1999-07-06 | Interuniversitair Micro-Electronica Centrum (Imec Vzw) | Vertical MISFET devices |
| US6723621B1 (en) * | 1997-06-30 | 2004-04-20 | International Business Machines Corporation | Abrupt delta-like doping in Si and SiGe films by UHV-CVD |
| US6121100A (en) * | 1997-12-31 | 2000-09-19 | Intel Corporation | Method of fabricating a MOS transistor with a raised source/drain extension |
| FR2791180B1 (fr) * | 1999-03-19 | 2001-06-15 | France Telecom | Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication |
| US6373098B1 (en) * | 1999-05-25 | 2002-04-16 | Fairchild Semiconductor Corporation | Trench-gated device having trench walls formed by selective epitaxial growth and process for forming device |
| KR100332108B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| US6455377B1 (en) * | 2001-01-19 | 2002-09-24 | Chartered Semiconductor Manufacturing Ltd. | Method to form very high mobility vertical channel transistor by selective deposition of SiGe or multi-quantum wells (MQWs) |
-
2001
- 2001-02-09 JP JP2001034263A patent/JP2002237590A/ja active Pending
-
2002
- 2002-02-04 EP EP02002549A patent/EP1231643A3/en not_active Withdrawn
- 2002-02-05 US US10/062,455 patent/US20020109135A1/en not_active Abandoned
- 2002-02-07 KR KR1020020006988A patent/KR20020066191A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7354835B2 (en) | 2004-06-22 | 2008-04-08 | Samsung Electronics Co., Ltd. | Method of fabricating CMOS transistor and CMOS transistor fabricated thereby |
| US7619285B2 (en) | 2004-06-22 | 2009-11-17 | Samsung Electronics Co., Ltd. | Method of fabricating CMOS transistor and CMOS transistor fabricated thereby |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002237590A (ja) | 2002-08-23 |
| EP1231643A2 (en) | 2002-08-14 |
| US20020109135A1 (en) | 2002-08-15 |
| EP1231643A3 (en) | 2004-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20020066191A (ko) | Ｍｏｓ 전계 효과 트랜지스터 | |
| US7154118B2 (en) | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication | |
| US7701010B2 (en) | Method of fabricating transistor including buried insulating layer and transistor fabricated using the same | |
| US6882025B2 (en) | Strained-channel transistor and methods of manufacture | |
| US6858506B2 (en) | Method for fabricating locally strained channel | |
| US7755114B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6767793B2 (en) | Strained fin FETs structure and method | |
| JP2848299B2 (ja) | 半導体装置及びその製造方法 | |
| US7175709B2 (en) | Epitaxy layer and method of forming the same | |
| US7582934B2 (en) | Isolation spacer for thin SOI devices | |
| US7485929B2 (en) | Semiconductor-on-insulator (SOI) strained active areas | |
| WO2005122272A1 (ja) | 歪みシリコンチャネル層を有するｍｉｓ型電界効果トランジスタ | |
| US20090166685A1 (en) | Semiconductor device and method of fabricating the same | |
| JP2013545289A (ja) | ＳｉＧｅチャネルを有するｐＦＥＴ接合プロフィールのための方法および構造体 | |
| US7009200B2 (en) | Field effect transistor | |
| US20100006907A1 (en) | Semiconductor device and method of manufacturing the same | |
| US9496341B1 (en) | Silicon germanium fin | |
| JPH10284722A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR100586178B1 (ko) | 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 | |
| US20240030071A1 (en) | Method for making elevated source-drain structure of pmos in fdsoi process | |
| KR100760912B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100788353B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JPH07249762A (ja) | 半導体装置の製造方法 | |
| WO2010131312A1 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |