JPH10284722A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ及びその製造方法Info
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- JPH10284722A JPH10284722A JP8261097A JP8261097A JPH10284722A JP H10284722 A JPH10284722 A JP H10284722A JP 8261097 A JP8261097 A JP 8261097A JP 8261097 A JP8261097 A JP 8261097A JP H10284722 A JPH10284722 A JP H10284722A
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Abstract
(57)【要約】
【課題】 キャップＳｉ層にはチャネルが形成されるこ
とがなく、しかも、トランジスタの閾値電圧が変動する
ことのない安定なＭＯＳＦＥＴ及びその製造方法を提供
する。 【解決手段】 ＭＯＳＦＥＴにおいて、半導体基板のア
クティブ領域に形成されるボロンドープトＳｉ膜２３、
バッファＳｉ膜２４、ＳｉＧｅ膜２５とそれらの側部に
形成されるソース領域３２・ドレイン領域３３と、前記
ＳｉＧｅ膜２５上のみに形成されるキャップＳｉ層３
１、ＳｉＯ2 ゲート酸化膜２７、ゲート電極３０とを備
え、キャップＳｉ層３１がソース領域３２・ドレイン領
域３３と分離されるようにした。
とがなく、しかも、トランジスタの閾値電圧が変動する
ことのない安定なＭＯＳＦＥＴ及びその製造方法を提供
する。 【解決手段】 ＭＯＳＦＥＴにおいて、半導体基板のア
クティブ領域に形成されるボロンドープトＳｉ膜２３、
バッファＳｉ膜２４、ＳｉＧｅ膜２５とそれらの側部に
形成されるソース領域３２・ドレイン領域３３と、前記
ＳｉＧｅ膜２５上のみに形成されるキャップＳｉ層３
１、ＳｉＯ2 ゲート酸化膜２７、ゲート電極３０とを備
え、キャップＳｉ層３１がソース領域３２・ドレイン領
域３３と分離されるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、ｐＭＯＳＦＥＴの製造方法に関する
ものである。
方法に係り、特に、ｐＭＯＳＦＥＴの製造方法に関する
ものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
文献名Ｓｏｐｈｉｅ Ｖｅｒｄｏｎｃｋｔ−Ｖａｎｄｅ
ｂｒｏｅｋ ｅｔ ａｌ．：ＳｉＧｅ−Ｃｈａｎｎｅｌ
Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｐ−ＭＯＳＦＥＴ’
ｓ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．４１，Ｐ．９
０（１９９４）に開示されるものがあった。
文献名Ｓｏｐｈｉｅ Ｖｅｒｄｏｎｃｋｔ−Ｖａｎｄｅ
ｂｒｏｅｋ ｅｔ ａｌ．：ＳｉＧｅ−Ｃｈａｎｎｅｌ
Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｐ−ＭＯＳＦＥＴ’
ｓ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．４１，Ｐ．９
０（１９９４）に開示されるものがあった。
【０００３】正孔移動度の高いＳｉＧｅを用い、さらに
均一性の良いＳｉ／ＳｉＧｅ界面を形成し、ここにチャ
ネルを形成すれば、高速のＭＯＳＦＥＴが実現できると
考えられる。これは現在のＳｉプロセスとの整合性も良
く、次世代のデバイスとして有望である。現在までに、
このようなＳｉＧｅＭＯＳＦＥＴの研究が盛んに行われ
てきた。
均一性の良いＳｉ／ＳｉＧｅ界面を形成し、ここにチャ
ネルを形成すれば、高速のＭＯＳＦＥＴが実現できると
考えられる。これは現在のＳｉプロセスとの整合性も良
く、次世代のデバイスとして有望である。現在までに、
このようなＳｉＧｅＭＯＳＦＥＴの研究が盛んに行われ
てきた。
【０００４】図４はかかる従来のＳｉＧｅ・ｐＭＯＳＦ
ＥＴの製造工程断面図である。 （１）まず、既知の技術によりＮ型Ｓｉ（１００）基板
２１にフィールド酸化膜２２を形成することにより、ア
クティブ領域を形成する〔図４（Ａ）参照〕。 （２）次に、例えば、ＵＨＶ（超高真空：Ｕｌｔｒａ
Ｈｉｇｈ Ｖａｃｕｕｍ）−ＣＶＤ装置を用いて、ボロ
ンドープＳｉ膜（Ｂｏｒｏｎ ｄｏｐｅｄ−Ｓｉ膜）
（５ｎｍ）２３、バッファＳｉ膜（Ｂｕｆｆｅｒ−Ｓｉ
膜）（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２５、キ
ャップＳｉ膜（Ｃａｐ−Ｓｉ）（５ｎｍ）２６をアクテ
ィブ領域上のみに選択的にエピタキシャル成長させる。
ＥＴの製造工程断面図である。 （１）まず、既知の技術によりＮ型Ｓｉ（１００）基板
２１にフィールド酸化膜２２を形成することにより、ア
クティブ領域を形成する〔図４（Ａ）参照〕。 （２）次に、例えば、ＵＨＶ（超高真空：Ｕｌｔｒａ
Ｈｉｇｈ Ｖａｃｕｕｍ）−ＣＶＤ装置を用いて、ボロ
ンドープＳｉ膜（Ｂｏｒｏｎ ｄｏｐｅｄ−Ｓｉ膜）
（５ｎｍ）２３、バッファＳｉ膜（Ｂｕｆｆｅｒ−Ｓｉ
膜）（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２５、キ
ャップＳｉ膜（Ｃａｐ−Ｓｉ）（５ｎｍ）２６をアクテ
ィブ領域上のみに選択的にエピタキシャル成長させる。
【０００５】ボロンドープＳｉ膜はボロンがドープされ
たＳｉ層であり、このボロン濃度を調節して、トランジ
スタの閾値電圧Ｖｔを制御し、またチャネルをＳｉＧｅ
膜に形成する。ボロン濃度は、例えば、１０18ｃｍ-3と
する。バッファＳｉ膜は、続くＳｉＧｅ膜のエピタキシ
ャル成長を歪み緩和なしに容易に成長させるための、不
純物の導入されていないＳｉ層である。ＳｉＧｅ膜は正
孔移動度がＳｉよりも高いＧｅが導入されているので、
Ｓｉのみの層よりも正孔移動度が高い。
たＳｉ層であり、このボロン濃度を調節して、トランジ
スタの閾値電圧Ｖｔを制御し、またチャネルをＳｉＧｅ
膜に形成する。ボロン濃度は、例えば、１０18ｃｍ-3と
する。バッファＳｉ膜は、続くＳｉＧｅ膜のエピタキシ
ャル成長を歪み緩和なしに容易に成長させるための、不
純物の導入されていないＳｉ層である。ＳｉＧｅ膜は正
孔移動度がＳｉよりも高いＧｅが導入されているので、
Ｓｉのみの層よりも正孔移動度が高い。
【０００６】したがって、このＳｉＧｅ層にチャネルを
形成すれば、通常のＳｉ・ＭＯＳＦＥＴよりもｇｍ（相
互コンダクタンス）が高くなる。キャップＳｉ層はゲー
ト酸化膜とＳｉＧｅ層が接するのを防ぎ、その結果、ゲ
ート酸化膜にＧｅに起因する界面準位や固定電荷が増加
するのを防ぐための、不純物が導入されていないＳｉ層
である。ただし、Ｓｉエピタキシャル成長に用いるガス
は、例えばＳｉＨ4 を用い、ボロンドープＳｉエピタキ
シャル成長には、例えばＳｉＨ4 とＢ2 Ｈ6 を用いる。
形成すれば、通常のＳｉ・ＭＯＳＦＥＴよりもｇｍ（相
互コンダクタンス）が高くなる。キャップＳｉ層はゲー
ト酸化膜とＳｉＧｅ層が接するのを防ぎ、その結果、ゲ
ート酸化膜にＧｅに起因する界面準位や固定電荷が増加
するのを防ぐための、不純物が導入されていないＳｉ層
である。ただし、Ｓｉエピタキシャル成長に用いるガス
は、例えばＳｉＨ4 を用い、ボロンドープＳｉエピタキ
シャル成長には、例えばＳｉＨ4 とＢ2 Ｈ6 を用いる。
【０００７】ＳｉＧｅエピタキシャル成長には、例えば
ＳｉＨ4 とＧｅＨ4 を用いる。また、エピタキシャル成
長中の基板温度は、例えば５５０〜６００℃とし、Ｓｉ
Ｇｅ中のＧｅ濃度は例えば４０％とする。続いて、キャ
ップＳｉ膜２６上にＣＶＤ装置により、ＳｉＯ2 ゲート
酸化膜（２０ｎｍ）２７を形成する〔図４（Ｂ）参
照）。更に、ゲート電極となる多結晶Ｓｉ膜（１５００
Å）２８をＣＶＤ法により堆積し、低抵抗化のためにリ
ンをイオン注入する〔図４（Ｃ）参照〕。
ＳｉＨ4 とＧｅＨ4 を用いる。また、エピタキシャル成
長中の基板温度は、例えば５５０〜６００℃とし、Ｓｉ
Ｇｅ中のＧｅ濃度は例えば４０％とする。続いて、キャ
ップＳｉ膜２６上にＣＶＤ装置により、ＳｉＯ2 ゲート
酸化膜（２０ｎｍ）２７を形成する〔図４（Ｂ）参
照）。更に、ゲート電極となる多結晶Ｓｉ膜（１５００
Å）２８をＣＶＤ法により堆積し、低抵抗化のためにリ
ンをイオン注入する〔図４（Ｃ）参照〕。
【０００８】この多結晶Ｓｉ膜２８中リンの活性化のた
めに、Ｎ2 中、８００℃、３０分のアニール処理をす
る。このように、リンのイオン注入により、多結晶Ｓｉ
膜２８を低抵抗化すると、リン拡散処理に比べ低温処理
が可能となり、ＳｉＧｅ膜２５の歪緩和を避けることが
できる。この後、ゲート電極をパターニングするための
マスクになるレジストパターン（図示なし）が形成され
る。
めに、Ｎ2 中、８００℃、３０分のアニール処理をす
る。このように、リンのイオン注入により、多結晶Ｓｉ
膜２８を低抵抗化すると、リン拡散処理に比べ低温処理
が可能となり、ＳｉＧｅ膜２５の歪緩和を避けることが
できる。この後、ゲート電極をパターニングするための
マスクになるレジストパターン（図示なし）が形成され
る。
【０００９】このレジストパターンをマスクとし、Ｓｉ
Ｏ2 ゲート酸化膜２７あるいは多結晶Ｓｉ膜２８の不要
部分がエッチングされて、ゲート酸化膜２９、ゲート電
極３０が形成される〔図４（Ｄ）参照〕。更に、ボロン
をイオン注入することにより、ソース領域３２、ドレイ
ン領域３３が形成され、ＳｉＧｅ・ｐＭＯＳＦＥＴが作
製される〔図４（Ｅ）参照〕。
Ｏ2 ゲート酸化膜２７あるいは多結晶Ｓｉ膜２８の不要
部分がエッチングされて、ゲート酸化膜２９、ゲート電
極３０が形成される〔図４（Ｄ）参照〕。更に、ボロン
をイオン注入することにより、ソース領域３２、ドレイ
ン領域３３が形成され、ＳｉＧｅ・ｐＭＯＳＦＥＴが作
製される〔図４（Ｅ）参照〕。
【００１０】
【発明が解決しようとする課題】しかしながら、以上に
述べた従来の方法により作製したＳｉＧｅ・ｐＭＯＳＦ
ＥＴにおいて、ゲート電圧の絶対値を大きくしていく
と、キャップＳｉ層にもチャネルが形成されてしまうと
いう欠点があった（図５参照）。因みに、図５はゲート
電圧（Ｖ）に対するホール濃度（１０12ｃｍ-2）を示す
特性図であり、ｎ+ ゲートＳｉＧｅ・ｐＭＯＳＦＥＴに
おけるＳｉ−キャップ及びＳｉＧｅ−チャネルチャージ
の１次元シュミレーションであり、Ｇｅドーズを有する
傾斜したＳｉＧｅと一定のＳｉＧｅとが比較されてい
る。ＳｉＧｅチャネルは１５ｎｍ幅、Ｓｉキャップ層は
５ｎｍ幅、酸化膜の膜厚は７ｎｍであり、閾値は調整さ
れている。つまり、図５において、実線は傾斜した３０
−１５％Ｇｅの場合、点線はフラット２２．５％Ｇｅの
場合を示している。
述べた従来の方法により作製したＳｉＧｅ・ｐＭＯＳＦ
ＥＴにおいて、ゲート電圧の絶対値を大きくしていく
と、キャップＳｉ層にもチャネルが形成されてしまうと
いう欠点があった（図５参照）。因みに、図５はゲート
電圧（Ｖ）に対するホール濃度（１０12ｃｍ-2）を示す
特性図であり、ｎ+ ゲートＳｉＧｅ・ｐＭＯＳＦＥＴに
おけるＳｉ−キャップ及びＳｉＧｅ−チャネルチャージ
の１次元シュミレーションであり、Ｇｅドーズを有する
傾斜したＳｉＧｅと一定のＳｉＧｅとが比較されてい
る。ＳｉＧｅチャネルは１５ｎｍ幅、Ｓｉキャップ層は
５ｎｍ幅、酸化膜の膜厚は７ｎｍであり、閾値は調整さ
れている。つまり、図５において、実線は傾斜した３０
−１５％Ｇｅの場合、点線はフラット２２．５％Ｇｅの
場合を示している。
【００１１】ＳｉＧｅ・ｐＭＯＳＦＥＴでは、ボロンド
ープＳｉ層中のボロン濃度を調節することにより、Ｓｉ
よりも正孔移動度の高いＳｉＧｅ層のみにチャネルが形
成されるので、ｇｍが大きくなるという利点がある。し
かし、キャップＳｉ層の方がＳｉＧｅ層よりもゲート酸
化膜に近いので、ゲート電圧の絶対値が大きくなってく
ると、キャップＳｉ層にもチャネルが形成されてしまう
（図６参照）。
ープＳｉ層中のボロン濃度を調節することにより、Ｓｉ
よりも正孔移動度の高いＳｉＧｅ層のみにチャネルが形
成されるので、ｇｍが大きくなるという利点がある。し
かし、キャップＳｉ層の方がＳｉＧｅ層よりもゲート酸
化膜に近いので、ゲート電圧の絶対値が大きくなってく
ると、キャップＳｉ層にもチャネルが形成されてしまう
（図６参照）。
【００１２】因みに、図６（ａ）はｎ+ ゲート・ＳｉＧ
ｅ−チャネルＭＯＳＦＥＴで３００Ｋの場合の、図６
（ｂ）はｐ+ ゲート・ＳｉＧｅ−チャネルＭＯＳＦＥＴ
の場合のエネルギーバンドダイヤグラム及びホール濃度
プロファイルであり、バンドダイヤグラムは、Ｖｇ＝−
２．０Ｖが得られている。このため、ＳｉＧｅ層のみに
チャネルが形成される場合と比べ、移動度が低下してし
まい、ＳｉＧｅＭＯＳＦＥＴのメリットがなくなってし
まう。もし、キャップＳｉ層を形成しなければ、ゲート
酸化膜にＧｅに起因する界面準位や固定電荷が発生し、
トランジスタの閾値電圧が変動してしまう。
ｅ−チャネルＭＯＳＦＥＴで３００Ｋの場合の、図６
（ｂ）はｐ+ ゲート・ＳｉＧｅ−チャネルＭＯＳＦＥＴ
の場合のエネルギーバンドダイヤグラム及びホール濃度
プロファイルであり、バンドダイヤグラムは、Ｖｇ＝−
２．０Ｖが得られている。このため、ＳｉＧｅ層のみに
チャネルが形成される場合と比べ、移動度が低下してし
まい、ＳｉＧｅＭＯＳＦＥＴのメリットがなくなってし
まう。もし、キャップＳｉ層を形成しなければ、ゲート
酸化膜にＧｅに起因する界面準位や固定電荷が発生し、
トランジスタの閾値電圧が変動してしまう。
【００１３】本発明は、上記問題点を除去し、キャップ
Ｓｉ層にはチャネルが形成されることがなく、しかもト
ランジスタの閾値電圧が変動することのない、安定なＭ
ＯＳＦＥＴ及びその製造方法を提供することを目的とす
る。
Ｓｉ層にはチャネルが形成されることがなく、しかもト
ランジスタの閾値電圧が変動することのない、安定なＭ
ＯＳＦＥＴ及びその製造方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕ＭＯＳＦＥＴにおいて、半導体基板のアクティブ
領域に形成されるボロンドープＳｉ膜（２３）と、バッ
ファＳｉ膜（２４）、ＳｉＧｅ膜（２５）とそれらの側
部に形成されるソース・ドレイン領域（３２，３３）
と、このソース・ドレイン領域（３２，３３）と分離さ
れ、ＳｉＧｅ膜（２５）上に形成されるキャップＳｉ層
（３１）、ＳｉＯ2 ゲート酸化膜（２７）、ゲート電極
（３０）とを具備するようにしたものである。
成するために、 〔１〕ＭＯＳＦＥＴにおいて、半導体基板のアクティブ
領域に形成されるボロンドープＳｉ膜（２３）と、バッ
ファＳｉ膜（２４）、ＳｉＧｅ膜（２５）とそれらの側
部に形成されるソース・ドレイン領域（３２，３３）
と、このソース・ドレイン領域（３２，３３）と分離さ
れ、ＳｉＧｅ膜（２５）上に形成されるキャップＳｉ層
（３１）、ＳｉＯ2 ゲート酸化膜（２７）、ゲート電極
（３０）とを具備するようにしたものである。
【００１５】〔２〕ＭＯＳＦＥＴの製造方法において、
半導体基板のアクティブ領域にボロンドープＳｉ膜（２
３）、バッファＳｉ膜（２４）、ＳｉＧｅ膜（２５）、
キャップＳｉ膜（２６）をエピタキシャル成長させる工
程と、前記キャップＳｉ膜（２６）の上にＣＶＤ装置に
よりＳｉＯ2 ゲート酸化膜（２７）を堆積した後、ゲー
ト電極となる多結晶Ｓｉ膜（２８）をＣＶＤ法により堆
積する工程と、低抵抗化のためにリンをイオン注入した
後、前記多結晶Ｓｉ膜中リンの活性化のためにアニール
処理し、ホトリソエッチングにより、ゲート酸化膜（２
９）、ゲート電極（３０）を形成する工程と、前記キャ
ップＳｉ膜（２６）のみのエッチングにより、キャップ
Ｓｉ層（３１）を形成する工程と、前記ゲート電極（３
０）をマスクとしてボロンイオン注入を行い、ソース・
ドレイン領域（３２，３３）を形成する工程とを施すよ
うにしたものである。
半導体基板のアクティブ領域にボロンドープＳｉ膜（２
３）、バッファＳｉ膜（２４）、ＳｉＧｅ膜（２５）、
キャップＳｉ膜（２６）をエピタキシャル成長させる工
程と、前記キャップＳｉ膜（２６）の上にＣＶＤ装置に
よりＳｉＯ2 ゲート酸化膜（２７）を堆積した後、ゲー
ト電極となる多結晶Ｓｉ膜（２８）をＣＶＤ法により堆
積する工程と、低抵抗化のためにリンをイオン注入した
後、前記多結晶Ｓｉ膜中リンの活性化のためにアニール
処理し、ホトリソエッチングにより、ゲート酸化膜（２
９）、ゲート電極（３０）を形成する工程と、前記キャ
ップＳｉ膜（２６）のみのエッチングにより、キャップ
Ｓｉ層（３１）を形成する工程と、前記ゲート電極（３
０）をマスクとしてボロンイオン注入を行い、ソース・
ドレイン領域（３２，３３）を形成する工程とを施すよ
うにしたものである。
【００１６】〔３〕ＭＯＳＦＥＴの製造方法において、
半導体基板のアクティブ領域にボロンドープＳｉ膜（２
３）、バッファＳｉ膜（２４）、ＳｉＧｅ膜（２５）、
キャップＳｉ膜（２６）をエピタキシャル成長させる工
程と、前記キャップＳｉ膜（２６）の上にＣＶＤ装置に
よりＳｉＯ2 ゲート酸化膜（２７）を堆積した後、ゲー
ト電極となる多結晶Ｓｉ膜（２８）をＣＶＤ法により堆
積する工程と、低抵抗化のためにリンをイオン注入した
後、前記多結晶Ｓｉ膜中リンの活性化のためにアニール
処理し、ホトリソエッチングにより、ゲート酸化膜（２
９）、ゲート電極（３０）を形成する工程と、前記ゲー
ト電極（３０）をマスクとしてボロンイオン注入を行い
ソース・ドレイン領域（３２，３３）を形成する工程
と、前記キャップＳｉ膜（２６）のみをエッチングし、
キャップＳｉ層（３１）を形成する工程とを施すように
したものである。
半導体基板のアクティブ領域にボロンドープＳｉ膜（２
３）、バッファＳｉ膜（２４）、ＳｉＧｅ膜（２５）、
キャップＳｉ膜（２６）をエピタキシャル成長させる工
程と、前記キャップＳｉ膜（２６）の上にＣＶＤ装置に
よりＳｉＯ2 ゲート酸化膜（２７）を堆積した後、ゲー
ト電極となる多結晶Ｓｉ膜（２８）をＣＶＤ法により堆
積する工程と、低抵抗化のためにリンをイオン注入した
後、前記多結晶Ｓｉ膜中リンの活性化のためにアニール
処理し、ホトリソエッチングにより、ゲート酸化膜（２
９）、ゲート電極（３０）を形成する工程と、前記ゲー
ト電極（３０）をマスクとしてボロンイオン注入を行い
ソース・ドレイン領域（３２，３３）を形成する工程
と、前記キャップＳｉ膜（２６）のみをエッチングし、
キャップＳｉ層（３１）を形成する工程とを施すように
したものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示すＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断面
図である。 （１）まず、既知の技術により、Ｎ型Ｓｉ（１００）基
板２１にフィールド酸化膜２２を形成することにより、
アクティブ領域を形成する〔図１（Ａ）参照〕。
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示すＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断面
図である。 （１）まず、既知の技術により、Ｎ型Ｓｉ（１００）基
板２１にフィールド酸化膜２２を形成することにより、
アクティブ領域を形成する〔図１（Ａ）参照〕。
【００１８】（２）次に、例えば、ＵＨＶ−ＣＶＤ装置
を用いて、ボロンドープＳｉ膜（５ｎｍ）２３、バッフ
ァＳｉ膜（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２
５、キャップＳｉ膜（５ｎｍ）２６をアクティブ領域上
のみに、選択的にエピタキシャル成長させる。ここで、
ボロンドープＳｉ膜はボロンがドープされたＳｉ層であ
り、このボロン濃度を調節してトランジスタの閾値電圧
Ｖｔを制御し、またチャネルをＳｉＧｅ膜に形成する。
を用いて、ボロンドープＳｉ膜（５ｎｍ）２３、バッフ
ァＳｉ膜（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２
５、キャップＳｉ膜（５ｎｍ）２６をアクティブ領域上
のみに、選択的にエピタキシャル成長させる。ここで、
ボロンドープＳｉ膜はボロンがドープされたＳｉ層であ
り、このボロン濃度を調節してトランジスタの閾値電圧
Ｖｔを制御し、またチャネルをＳｉＧｅ膜に形成する。
【００１９】ボロン濃度は、例えば１０18ｃｍ-3とす
る。バッファＳｉ膜は、続くＳｉＧｅ膜のエピタキシャ
ル成長を歪み緩和なしに容易に成長させるための、不純
物が導入されていないＳｉ層である。ＳｉＧｅ膜は正孔
移動度がＳｉよりも高いＧｅが導入されているので、Ｓ
ｉのみの層よりも正孔移動度が高い。したがって、この
ＳｉＧｅ膜にチャネルを形成すれば、通常のＳｉ・ＭＯ
ＳＦＥＴよりもｇｍが高くなる。つまり、ＭＯＳＦＥＴ
のソースとドレイン間の相互コンダクタンスは高くな
り、ドレイン電流を大きくとることができるとともに、
動作の高速化を図ることができる。
る。バッファＳｉ膜は、続くＳｉＧｅ膜のエピタキシャ
ル成長を歪み緩和なしに容易に成長させるための、不純
物が導入されていないＳｉ層である。ＳｉＧｅ膜は正孔
移動度がＳｉよりも高いＧｅが導入されているので、Ｓ
ｉのみの層よりも正孔移動度が高い。したがって、この
ＳｉＧｅ膜にチャネルを形成すれば、通常のＳｉ・ＭＯ
ＳＦＥＴよりもｇｍが高くなる。つまり、ＭＯＳＦＥＴ
のソースとドレイン間の相互コンダクタンスは高くな
り、ドレイン電流を大きくとることができるとともに、
動作の高速化を図ることができる。
【００２０】キャップＳｉ膜はゲート酸化膜とＳｉＧｅ
膜が接するのを防ぎ、その結果、ゲート酸化膜にＧｅに
起因する界面準位や固定電荷が増加するのを防ぐため
の、不純物が導入されていないＳｉ層である（図２参
照）。ただし、Ｓｉエピタキシャル成長に用いるガス
は、例えば、ＳｉＨ4 を用い、ボロンドープＳｉエピタ
キシャル成長には、例えば、ＳｉＨ4 とＢ2 Ｈ6 を用い
る。ＳｉＧｅエピタキシャル成長には、例えば、ＳｉＨ
4 とＧｅＨ4 を用いる。また、エピタキシャル成長中の
基板温度は、例えば、５５０〜６００℃とし、ＳｉＧｅ
膜中のＧｅ濃度は、例えば、４０％とする。続いて、こ
のキャップＳｉ膜２６の上にＣＶＤ装置により、ＳｉＯ
2 ゲート酸化膜（２０ｎｍ）２７を形成する〔図１
（Ｂ）参照〕。
膜が接するのを防ぎ、その結果、ゲート酸化膜にＧｅに
起因する界面準位や固定電荷が増加するのを防ぐため
の、不純物が導入されていないＳｉ層である（図２参
照）。ただし、Ｓｉエピタキシャル成長に用いるガス
は、例えば、ＳｉＨ4 を用い、ボロンドープＳｉエピタ
キシャル成長には、例えば、ＳｉＨ4 とＢ2 Ｈ6 を用い
る。ＳｉＧｅエピタキシャル成長には、例えば、ＳｉＨ
4 とＧｅＨ4 を用いる。また、エピタキシャル成長中の
基板温度は、例えば、５５０〜６００℃とし、ＳｉＧｅ
膜中のＧｅ濃度は、例えば、４０％とする。続いて、こ
のキャップＳｉ膜２６の上にＣＶＤ装置により、ＳｉＯ
2 ゲート酸化膜（２０ｎｍ）２７を形成する〔図１
（Ｂ）参照〕。
【００２１】因みに、図２はフラットバンド電圧のキャ
ップＳｉ膜厚依存性の実験結果を示す図であり、キャッ
プＳｉがないときＧｅに起因する界面準位が固定電荷の
ためにキャップＳｉがあるときに比べてＶｆｂ（フラッ
トバンド電圧）がシフトしている。ＵＨＶ−ＣＶＤによ
るＳｉ0.66Ｇｅo.34と、ＲＴＡ（高速熱処理）−ＣＶＤ
によるＳｉ0.74Ｇｅo.26をノンドープバッファＳｉ上に
エピタキシャル成長させた。
ップＳｉ膜厚依存性の実験結果を示す図であり、キャッ
プＳｉがないときＧｅに起因する界面準位が固定電荷の
ためにキャップＳｉがあるときに比べてＶｆｂ（フラッ
トバンド電圧）がシフトしている。ＵＨＶ−ＣＶＤによ
るＳｉ0.66Ｇｅo.34と、ＲＴＡ（高速熱処理）−ＣＶＤ
によるＳｉ0.74Ｇｅo.26をノンドープバッファＳｉ上に
エピタキシャル成長させた。
【００２２】（３）更に、ゲート電極となる多結晶Ｓｉ
膜（１５００Å）２８をＣＶＤ法により堆積し、低抵抗
化のためにリンをイオン注入する〔図１（Ｃ）参照〕。
この多結晶Ｓｉ膜中リンの活性化のために、Ｎ2 中、８
００℃、３０分のアニール処理をする。このようにリン
のイオン注入により、多結晶Ｓｉ膜２８を低抵抗化する
と、リン拡散処理に比べ低温処理が可能となり、ＳｉＧ
ｅ膜２５の歪み緩和を避けることができる。
膜（１５００Å）２８をＣＶＤ法により堆積し、低抵抗
化のためにリンをイオン注入する〔図１（Ｃ）参照〕。
この多結晶Ｓｉ膜中リンの活性化のために、Ｎ2 中、８
００℃、３０分のアニール処理をする。このようにリン
のイオン注入により、多結晶Ｓｉ膜２８を低抵抗化する
と、リン拡散処理に比べ低温処理が可能となり、ＳｉＧ
ｅ膜２５の歪み緩和を避けることができる。
【００２３】（４）この後、ゲート電極をパターニング
するためのマスクになるレジストパターン（図示せず）
が形成される。このレジストパターンをマスクとし、ゲ
ート酸化膜２７あるいは多結晶Ｓｉ膜２８の不要部分が
エッチングされて、ゲート酸化膜２９、ゲート電極３０
が形成される〔図１（Ｄ）参照〕。 （５）次に、例えばエッチャント、ＫＯＨ １００ｇ＋
Ｋ2 Ｃｒ2 Ｏ7 ＋ｐｒｏｐａｎｏｌ １００ｍｌ＋ｗａ
ｔｅｒ ４００ｍｌ〔Ｄ．Ｇｏｄｂｅｙ，Ｈ．Ｈｕｇｈ
ｅｓ，ａｎｄ Ｆ．Ｋｕｂ：Ａ Ｓｉ0.7 Ｇｅ0.3 ｓ
ｔｒａｉｎｅｄ−ｌａｙｅｒ ｅｔｃｈ ｓｔｏｐ ｆ
ｏｒ ｔｈｅ ｇｅｎｅｒａｔｉｏｎｏｆ ｔｈｉｎ
ｌａｙｅｒ ｕｄｏｐｅｄ ｓｉｌｉｃｏｎ，Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．５６，Ｐ．３７３（１９９
０）参照〕により、キャップＳｉ膜２６のみを選択的に
エッチングする〔図１（Ｅ）参照〕。
するためのマスクになるレジストパターン（図示せず）
が形成される。このレジストパターンをマスクとし、ゲ
ート酸化膜２７あるいは多結晶Ｓｉ膜２８の不要部分が
エッチングされて、ゲート酸化膜２９、ゲート電極３０
が形成される〔図１（Ｄ）参照〕。 （５）次に、例えばエッチャント、ＫＯＨ １００ｇ＋
Ｋ2 Ｃｒ2 Ｏ7 ＋ｐｒｏｐａｎｏｌ １００ｍｌ＋ｗａ
ｔｅｒ ４００ｍｌ〔Ｄ．Ｇｏｄｂｅｙ，Ｈ．Ｈｕｇｈ
ｅｓ，ａｎｄ Ｆ．Ｋｕｂ：Ａ Ｓｉ0.7 Ｇｅ0.3 ｓ
ｔｒａｉｎｅｄ−ｌａｙｅｒ ｅｔｃｈ ｓｔｏｐ ｆ
ｏｒ ｔｈｅ ｇｅｎｅｒａｔｉｏｎｏｆ ｔｈｉｎ
ｌａｙｅｒ ｕｄｏｐｅｄ ｓｉｌｉｃｏｎ，Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．５６，Ｐ．３７３（１９９
０）参照〕により、キャップＳｉ膜２６のみを選択的に
エッチングする〔図１（Ｅ）参照〕。
【００２４】これにより、キャップＳｉ膜２６がエッチ
ングされ、キャップＳｉ層３１が形成される。 （６）この結果、次工程のイオン注入により形成される
ソース・ドレイン領域とキャップＳｉ層３１が分離さ
れ、かつ、ＳｉＧｅ膜２５はエッチングされずに残る。
続いて、Ｂ（ＢＦ2 でもよい）をイオン注入することに
より、ソース領域３２、ドレイン領域３３が形成され、
ＳｉＧｅ・ｐＭＯＳＦＥＴが完成する〔図１（Ｆ）参
照〕。
ングされ、キャップＳｉ層３１が形成される。 （６）この結果、次工程のイオン注入により形成される
ソース・ドレイン領域とキャップＳｉ層３１が分離さ
れ、かつ、ＳｉＧｅ膜２５はエッチングされずに残る。
続いて、Ｂ（ＢＦ2 でもよい）をイオン注入することに
より、ソース領域３２、ドレイン領域３３が形成され、
ＳｉＧｅ・ｐＭＯＳＦＥＴが完成する〔図１（Ｆ）参
照〕。
【００２５】上記工程において特徴的なのは、サイドウ
ォールエッチング後のウェットエッチによるキャップＳ
ｉ層２６の選択エッチング（Ｓｉのみエッチングし、Ｓ
ｉＧｅはエッチングしないこと）である。これにより、
キャップＳｉ層３１とソース・ドレイン領域３２，３３
が分離されるので、印加ゲート電圧の絶対値を大きくし
ても、キャップＳｉ層３１にはチャネルが形成されな
い。
ォールエッチング後のウェットエッチによるキャップＳ
ｉ層２６の選択エッチング（Ｓｉのみエッチングし、Ｓ
ｉＧｅはエッチングしないこと）である。これにより、
キャップＳｉ層３１とソース・ドレイン領域３２，３３
が分離されるので、印加ゲート電圧の絶対値を大きくし
ても、キャップＳｉ層３１にはチャネルが形成されな
い。
【００２６】ＳｉＧｅ膜２５は選択エッチング時に除去
されずに残るので、ボロンドープＳｉ層２３中のボロン
濃度を調節することにより、このＳｉＧｅ層２５のみに
チャネルが形成される。また、キャップＳｉ層３１の膜
厚は５ｎｍと薄いので、等方的なウェットエッチによる
ゲート酸化膜下のキャップＳｉ層３１エッチングは、ゲ
ート長（例えば０．２μｍ）に比べ無視できる。更に、
ゲート多結晶Ｓｉ膜（例えば１５００Å）の上部もエッ
チングされてしまうが、同様な理由により問題は生じな
い。
されずに残るので、ボロンドープＳｉ層２３中のボロン
濃度を調節することにより、このＳｉＧｅ層２５のみに
チャネルが形成される。また、キャップＳｉ層３１の膜
厚は５ｎｍと薄いので、等方的なウェットエッチによる
ゲート酸化膜下のキャップＳｉ層３１エッチングは、ゲ
ート長（例えば０．２μｍ）に比べ無視できる。更に、
ゲート多結晶Ｓｉ膜（例えば１５００Å）の上部もエッ
チングされてしまうが、同様な理由により問題は生じな
い。
【００２７】このように、第１実施例によれば、キャッ
プＳｉ層により、ＳｉＧｅ膜とゲート酸化膜が接してい
ないので、ゲート酸化膜にＧｅに起因する界面準位や固
定電荷が発生しない（図２参照）。また、キャップＳｉ
層がソース・ドレイン領域と分離されているので、ゲー
ト電圧を高くしてもキャップＳｉ層にはチャネルが形成
されない。
プＳｉ層により、ＳｉＧｅ膜とゲート酸化膜が接してい
ないので、ゲート酸化膜にＧｅに起因する界面準位や固
定電荷が発生しない（図２参照）。また、キャップＳｉ
層がソース・ドレイン領域と分離されているので、ゲー
ト電圧を高くしてもキャップＳｉ層にはチャネルが形成
されない。
【００２８】ＳｉＧｅ層は選択エッチング時に除去され
ずに残るので、ボロンドープＳｉ層中のボロン濃度を調
節することにより、Ｓｉよりも移動度の高いＳｉＧｅの
みにチャネルが形成されている。したがって、ゲート電
圧の値にかかわらず、ｇｍの大きい、つまりドレイン電
流が大きく、高速動作が可能なＭＯＳＦＥＴを実現する
ことができる。
ずに残るので、ボロンドープＳｉ層中のボロン濃度を調
節することにより、Ｓｉよりも移動度の高いＳｉＧｅの
みにチャネルが形成されている。したがって、ゲート電
圧の値にかかわらず、ｇｍの大きい、つまりドレイン電
流が大きく、高速動作が可能なＭＯＳＦＥＴを実現する
ことができる。
【００２９】次に、本発明の第２実施例について説明す
る。図３は本発明の第２実施例を示すＳｉＧｅ・ｐＭＯ
ＳＦＥＴの製造工程断面図である。 （１）まず、既知の技術により、Ｎ型Ｓｉ（１００）基
板２１にフィールド酸化膜２２を形成することにより、
アクティブ領域を形成する〔図３（Ａ）参照〕。
る。図３は本発明の第２実施例を示すＳｉＧｅ・ｐＭＯ
ＳＦＥＴの製造工程断面図である。 （１）まず、既知の技術により、Ｎ型Ｓｉ（１００）基
板２１にフィールド酸化膜２２を形成することにより、
アクティブ領域を形成する〔図３（Ａ）参照〕。
【００３０】（２）次に、例えば、ＵＨＶ−ＣＶＤ装置
を用いて、ボロンドープＳｉ膜（５ｎｍ）２３、バッフ
ァＳｉ膜（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２
５、キャップＳｉ膜（５ｎｍ）２６をアクティブ領域上
のみに、選択的にエピタキシャル成長させる。ここで、
ボロンドープＳｉ膜はボロンがドープされたＳｉ層であ
り、このボロン濃度を調節して、トランジスタの閾値電
圧Ｖｔを制御し、また、チャネルをＳｉＧｅ膜に形成す
る。
を用いて、ボロンドープＳｉ膜（５ｎｍ）２３、バッフ
ァＳｉ膜（５ｎｍ）２４、ＳｉＧｅ膜（１０ｎｍ）２
５、キャップＳｉ膜（５ｎｍ）２６をアクティブ領域上
のみに、選択的にエピタキシャル成長させる。ここで、
ボロンドープＳｉ膜はボロンがドープされたＳｉ層であ
り、このボロン濃度を調節して、トランジスタの閾値電
圧Ｖｔを制御し、また、チャネルをＳｉＧｅ膜に形成す
る。
【００３１】ボロン濃度は、例えば１０18ｃｍ-3とす
る。バッファＳｉ膜は、続くＳｉＧｅのエピタキシャル
成長を歪み緩和なしに容易に成長させるための、不純物
の導入されていないＳｉ層である。ＳｉＧｅ膜は正孔移
動度がＳｉよりも高いＧｅが導入されているので、Ｓｉ
のみの層よりも正孔移動度が高い。 したがって、この
ＳｉＧｅ層にチャネルを形成すれば、通常のＳｉＭＯＳ
ＦＥＴよりもｇｍが高くなる。
る。バッファＳｉ膜は、続くＳｉＧｅのエピタキシャル
成長を歪み緩和なしに容易に成長させるための、不純物
の導入されていないＳｉ層である。ＳｉＧｅ膜は正孔移
動度がＳｉよりも高いＧｅが導入されているので、Ｓｉ
のみの層よりも正孔移動度が高い。 したがって、この
ＳｉＧｅ層にチャネルを形成すれば、通常のＳｉＭＯＳ
ＦＥＴよりもｇｍが高くなる。
【００３２】キャップＳｉ層は、ゲート酸化膜とＳｉＧ
ｅ層が接するのを防ぎ、その結果、ゲート酸化膜にＧｅ
に起因する界面準位や固定電荷が増加するのを防ぐため
の、不純物が導入されていないＳｉ層である（図２参
照）。ただし、Ｓｉエピタキシャル成長に用いるガス
は、例えば、ＳｉＨ4 を用い、ボロンドープＳｉエピタ
キシャル成長には、例えばＳｉＨ4 とＢ2 Ｈ6 を用い
る。
ｅ層が接するのを防ぎ、その結果、ゲート酸化膜にＧｅ
に起因する界面準位や固定電荷が増加するのを防ぐため
の、不純物が導入されていないＳｉ層である（図２参
照）。ただし、Ｓｉエピタキシャル成長に用いるガス
は、例えば、ＳｉＨ4 を用い、ボロンドープＳｉエピタ
キシャル成長には、例えばＳｉＨ4 とＢ2 Ｈ6 を用い
る。
【００３３】ＳｉＧｅエピタキシャル成長には、例え
ば、ＳｉＨ4 とＧｅＨ4 を用いる。また、エピタキシャ
ル成長中の基板温度は、例えば、５５０〜６００℃と
し、ＳｉＧｅ中のＧｅ濃度は、例えば４０％とする。次
に、キャップＳｉ膜２６の上にＣＶＤ装置により、Ｓｉ
Ｏ2 ゲート酸化膜（２０ｎｍ）２７を形成する〔図３
（Ｂ）参照〕。
ば、ＳｉＨ4 とＧｅＨ4 を用いる。また、エピタキシャ
ル成長中の基板温度は、例えば、５５０〜６００℃と
し、ＳｉＧｅ中のＧｅ濃度は、例えば４０％とする。次
に、キャップＳｉ膜２６の上にＣＶＤ装置により、Ｓｉ
Ｏ2 ゲート酸化膜（２０ｎｍ）２７を形成する〔図３
（Ｂ）参照〕。
【００３４】（３）更に、ゲート電極となる多結晶Ｓｉ
膜２８をＣＶＤ法により堆積し、低抵抗化のためにリン
をイオン注入する〔図５（Ｃ）参照〕。この多結晶Ｓｉ
中リンの活性化のためにＮ2 中、８００℃、３０分のア
ニール処理をする。このように、リンのイオン注入によ
り、多結晶Ｓｉ膜２８を低抵抗化すると、リン拡散処理
に比べ低温処理が可能となり、ＳｉＧｅ膜２５の歪み緩
和を避けることができる。
膜２８をＣＶＤ法により堆積し、低抵抗化のためにリン
をイオン注入する〔図５（Ｃ）参照〕。この多結晶Ｓｉ
中リンの活性化のためにＮ2 中、８００℃、３０分のア
ニール処理をする。このように、リンのイオン注入によ
り、多結晶Ｓｉ膜２８を低抵抗化すると、リン拡散処理
に比べ低温処理が可能となり、ＳｉＧｅ膜２５の歪み緩
和を避けることができる。
【００３５】（４）この後、ゲート電極をパターニング
するためのマスクになるレジストパターン（図示なし）
が形成される。このレジストパターンをマスクとしゲー
ト酸化膜２７あるいは多結晶Ｓｉ膜２８の不要部分がエ
ッチングされてゲート酸化膜２９、ゲート電極３０が形
成される〔図３（Ｄ）参照〕。 （５）次に、Ｂ（ＢＦ2 でもよい）をイオン注入するこ
とにより、ソース領域３２、ドレイン領域３３が形成さ
れる〔図３（Ｅ）参照〕。
するためのマスクになるレジストパターン（図示なし）
が形成される。このレジストパターンをマスクとしゲー
ト酸化膜２７あるいは多結晶Ｓｉ膜２８の不要部分がエ
ッチングされてゲート酸化膜２９、ゲート電極３０が形
成される〔図３（Ｄ）参照〕。 （５）次に、Ｂ（ＢＦ2 でもよい）をイオン注入するこ
とにより、ソース領域３２、ドレイン領域３３が形成さ
れる〔図３（Ｅ）参照〕。
【００３６】（６）更に、たとえばエッチャント、ＫＯ
Ｈ １００ｇ＋Ｋ2 Ｃｒ2 Ｏ7 ＋ｐｒｏｐａｎｏｌ １
００ｍｌ＋ｗａｔｅｒ ４００ｍｌにより、キャップＳ
ｉ膜２６のみを選択的にエッチングして、Ｓｉ・ＧｅＭ
ＯＳＦＥＴを完成する〔図３（Ｆ）参照〕。このエッチ
ングにより、キャップＳｉ膜２６がエッチングされ、キ
ャップＳｉ層３１となる。この結果、ソース・ドレイン
領域３２，３３とキャップＳｉ層３１が分離され、かつ
ＳｉＧｅ膜２５はエッチングされずに残る。
Ｈ １００ｇ＋Ｋ2 Ｃｒ2 Ｏ7 ＋ｐｒｏｐａｎｏｌ １
００ｍｌ＋ｗａｔｅｒ ４００ｍｌにより、キャップＳ
ｉ膜２６のみを選択的にエッチングして、Ｓｉ・ＧｅＭ
ＯＳＦＥＴを完成する〔図３（Ｆ）参照〕。このエッチ
ングにより、キャップＳｉ膜２６がエッチングされ、キ
ャップＳｉ層３１となる。この結果、ソース・ドレイン
領域３２，３３とキャップＳｉ層３１が分離され、かつ
ＳｉＧｅ膜２５はエッチングされずに残る。
【００３７】この実施例においても、第１実施例と同様
の作用効果を奏することができる。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
の作用効果を奏することができる。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、キャップＳｉ層が
ソース・ドレイン領域と分離されるようにしたので、キ
ャップＳｉ層にはチャネルが形成されることがなく、し
かもトランジスタの閾値電圧が変動することのない安定
なＭＯＳＦＥＴを提供することができる。
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、キャップＳｉ層が
ソース・ドレイン領域と分離されるようにしたので、キ
ャップＳｉ層にはチャネルが形成されることがなく、し
かもトランジスタの閾値電圧が変動することのない安定
なＭＯＳＦＥＴを提供することができる。
【００３９】（２）請求項２又は３記載の発明によれ
ば、ゲートを形成した後に、ウェットエッチングによ
り、ゲート下のキャップＳｉ層は残しアクティブ領域上
のキャップＳｉのみを除去するようにしたので、Ｓｉよ
りも移動度の高いＳｉＧｅのみにチャネルを形成するこ
とができる。したがって、ゲート電圧の値にかかわら
ず、ｇｍの大きい、つまりドレイン電流が大きく、高速
動作が可能なＭＯＳＦＥＴが実現できる。
ば、ゲートを形成した後に、ウェットエッチングによ
り、ゲート下のキャップＳｉ層は残しアクティブ領域上
のキャップＳｉのみを除去するようにしたので、Ｓｉよ
りも移動度の高いＳｉＧｅのみにチャネルを形成するこ
とができる。したがって、ゲート電圧の値にかかわら
ず、ｇｍの大きい、つまりドレイン電流が大きく、高速
動作が可能なＭＯＳＦＥＴが実現できる。
【図１】本発明の第１実施例を示すＳｉＧｅ・ｐＭＯＳ
ＦＥＴの製造工程断面図である。
ＦＥＴの製造工程断面図である。
【図２】フラットバンド電圧のキャップＳｉ膜厚依存性
の実験結果を示す図である。
の実験結果を示す図である。
【図３】本発明の第２実施例を示すＳｉＧｅ・ｐＭＯＳ
ＦＥＴの製造工程断面図である。
ＦＥＴの製造工程断面図である。
【図４】従来のＳｉＧｅ・ｐＭＯＳＦＥＴの製造工程断
面図である。
面図である。
【図５】ゲート電圧に対するホール濃度特性図である。
【図６】エネルギーバンドダイヤグラム及びホール濃度
フロファイルを示す図である。
フロファイルを示す図である。
２１ Ｎ型Ｓｉ（１００）基板 ２２ フィールド酸化膜 ２３ ボロンドープＳｉ膜 ２４ バッファＳｉ膜 ２５ ＳｉＧｅ膜 ２６ キャップＳｉ膜 ２７，２９ ＳｉＯ2 ゲート酸化膜 ２８ 多結晶Ｓｉ膜 ３０ ゲート電極（多結晶Ｓｉ膜） ３１ キャップＳｉ層 ３２ ソース領域 ３３ ドレイン領域
Claims (3)
- 【請求項１】（ａ）半導体基板のアクティブ領域に形成
される不純物がドープされたＳｉ膜とバッファＳｉ膜、
ＳｉＧｅ膜とそれらの側部に形成される不純物がドープ
されたソース・ドレイン領域と、（ｂ）前記ソース・ド
レイン領域と分離され、ＳｉＧｅ膜上に形成されるキャ
ップＳｉ層、ゲート酸化膜、ゲート電極とを有すること
を特徴とするＭＯＳＦＥＴ。 - 【請求項２】（ａ）半導体基板のアクティブ領域に第１
導電型の不純物がドープされたＳｉ膜とバッファＳｉ
膜、ＳｉＧｅ膜、キャップＳｉ膜をエピタキシャル成長
させる工程と、（ｂ）前記キャップＳｉ膜の上にゲート
酸化膜を堆積した後、ゲート電極となる多結晶Ｓｉ膜を
堆積する工程と、（ｃ）前記多結晶Ｓｉ膜に第２導電型
の不純物をイオン注入した後、アニール処理し、ホトリ
ソエッチングにより、ゲート酸化膜、ゲート電極を形成
する工程と、（ｄ）前記キャップＳｉ膜のみの選択的ウ
ェットエッチングにより、キャップＳｉ層を形成する工
程と、（ｅ）前記ゲート電極をマスクとして第１導電型
の不純物をイオン注入を行い、ソース・ドレイン領域を
形成する工程とを施すことを特徴とするＭＯＳＦＥＴの
製造方法。 - 【請求項３】（ａ）半導体基板のアクティブ領域に第１
導電型の不純物がドープされたＳｉ膜とバッファＳｉ
膜、ＳｉＧｅ膜、キャップＳｉ膜をエピタキシャル成長
させる工程と、（ｂ）前記キャップＳｉ膜の上にゲート
酸化膜を堆積した後、ゲート電極となる多結晶Ｓｉ膜を
堆積する工程と、（ｃ）前記多結晶Ｓｉ膜に第２導電型
の不純物をイオン注入した後、アニール処理し、ホトリ
ソエッチングにより、ゲート酸化膜、ゲート電極を形成
する工程と、（ｄ）前記ゲート電極をマスクとして第１
導電型の不純物のイオン注入を行い、ソース・ドレイン
領域を形成する工程と、（ｅ）前記キャップＳｉ膜のみ
の選択的ウェットエッチングにより、キャップＳｉ層を
形成する工程とを施すことを特徴とするＭＯＳＦＥＴの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08261097A JP3628472B2 (ja) | 1997-04-01 | 1997-04-01 | Ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08261097A JP3628472B2 (ja) | 1997-04-01 | 1997-04-01 | Ｍｏｓｆｅｔ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284722A true JPH10284722A (ja) | 1998-10-23 |
| JP3628472B2 JP3628472B2 (ja) | 2005-03-09 |
Family
ID=13779253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08261097A Expired - Fee Related JP3628472B2 (ja) | 1997-04-01 | 1997-04-01 | Ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3628472B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057429A (ja) * | 1999-06-29 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体素子のトランジスタ及びその製造方法 |
| GB2356739A (en) * | 1999-08-16 | 2001-05-30 | Lucent Technologies Inc | Silicon/germanium transistor where formation of source/drain regions using mask layer occurs before deposition of gate dielectric |
| JP2005064166A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | ダイオード素子及び同ダイオード素子を有する半導体装置並びに同半導体装置の製造方法 |
| JP2009182264A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7642151B2 (en) | 2006-02-21 | 2010-01-05 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP2011233780A (ja) * | 2010-04-28 | 2011-11-17 | Kwansei Gakuin Univ | 半導体素子の製造方法 |
| US8497178B2 (en) | 2005-03-11 | 2013-07-30 | Fujitsu Semiconductor Limited | Semiconductor device and method for making the same |
| WO2023135953A1 (ja) * | 2022-01-11 | 2023-07-20 | パナソニックＩｐマネジメント株式会社 | 撮像装置 |
-
1997
- 1997-04-01 JP JP08261097A patent/JP3628472B2/ja not_active Expired - Fee Related
Cited By (9)
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|---|---|---|---|---|
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| GB2356739B (en) * | 1999-08-16 | 2002-04-17 | Lucent Technologies Inc | A silicon-germanium transistor and associated methods |
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|---|---|
| JP3628472B2 (ja) | 2005-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040913 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040921 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20041207 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20041208 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20081217 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20081217 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20091217 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
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