JP2011233780A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】少なくとも表面がＳｉＣ層で構成される基板を用いた半導体素子の製造方法において、平坦度及び十分な電気的活性を有する半導体素子を実現する効率的な製造方法を提供する。
【解決手段】半導体素子の製造方法は、イオン注入工程と、カーボン層形成工程と、イオン活性化工程と、カーボン層除去工程と、を含む。前記イオン注入工程では、前記基板にイオンを注入する。前記カーボン層形成工程では、前記イオン注入工程でイオンが注入された基板の表面にカーボン層を形成する。前記イオン活性化工程では、前記カーボン層が形成された基板を加熱してイオンを活性化させる。前記カーボン層除去工程では、前記イオン活性化工程が行われた前記基板を１５００℃以上２３００℃以下のＳｉ蒸気圧下で加熱して前記カーボン層を除去する。
【選択図】図６

Description

本発明は、少なくとも表面がＳｉＣ層で構成される基板を用いた半導体素子の製造方法に関するものである。

半導体材料としては、シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）等が従来から知られるところである。半導体素子の利用分野は近年急速に拡大しており、それに伴って、高温環境等の苛酷な領域で使用される機会も増加している。従って、高温環境に耐えられる半導体素子の実現は、幅広い用途環境における動作の信頼性と大量の情報処理・制御性の向上にとって重要な課題の１つである。

耐熱性に優れる半導体素子を製造する材料の１つとして、炭化ケイ素（ＳｉＣ）が注目されている。ＳｉＣは、機械的強度に優れるとともに、放射線にも強い。また、ＳｉＣは、不純物の添加によって電子や正孔の価電子制御も容易にできるとともに、広い禁制帯幅（６Ｈ型の単結晶ＳｉＣで約３．０ｅＶ、４Ｈ型の単結晶ＳｉＣで３．２ｅＶ）を有するという特徴を備えている。このような理由から、ＳｉＣは、上述した既存の半導体材料では実現できない高温、高周波、耐電圧・耐環境性を実現できる次世代のパワーデバイスの材料として期待されている。ＳｉＣ基板にイオンを注入して半導体素子を製造する方法を開示するものとして、特許文献１〜５がある。

特許文献１は、面方位に広がるイオン注入層を形成することで、イオンを活性化させるための加熱処理での結晶表面の荒れを低減できる構成を開示する。特許文献２は、ＳｉＣ半導体素子を製作する際に、アクセプター原子に加えてＣ原子を付加的にイオン注入することで、アクセプター原子の電気的活性化率を向上するとともに、熱処理による拡散を抑制できることを開示する。また、特許文献３は、ＳｉＣ半導体にリン原子をドナー不純物としてドープする方法に関して、リン原子の注入温度を１，２００℃以上の高温とすることで、電気的活性化率を上げることができる旨を開示する。更に、特許文献４は、それぞれの表面に前記原子をイオン注入した少なくとも一対の前記単結晶炭化ケイ素基板を、そのイオン注入面同士を対向させるように密接又は近接させて密閉容器内に配置して熱処理するイオン注入アニール方法を開示している。特許文献５は、イオン注入後の基板上にカーボンキャップを形成した状態で１８００℃のイオン活性化アニールを行い、その後カーボンキャップを酸素雰囲気中で９００℃、３０分加熱除去した後に研磨液を用いたＣＭＰ（化学機械研磨）により極めて平滑な最表面を形成することで、電気的活性化率を向上しつつ表面荒れを防止する方法を開示している。

特開２００２−２６１０４１号公報 特開２０００−６８２２５号公報 特開平１１−１２１３９３号公報 特開２００６−３３９３９６号公報 特開２００７−１１５８７５号公報

ＳｉＣ基板の表面にドーパント（アルミニウム、ボロン又はリン等の不純物原子）をイオンドープしてドーパントを電気的に十分に活性化するためには、相当な高温（例えば、１６００℃以上）でのポストアニール処理が必要となる。しかしながら、このような高温での処理は、ＳｉＣ基板の表面からＳｉ及びＳｉＣが昇華し、当該ＳｉＣ基板表面の平坦度の悪化を招くおそれがあった。しかし、上述の処理を低温で行った場合、電気的な活性化を十分に行えなくなってしまう。

特許文献１の製造方法は、面方位に広がるようにイオン注入層を形成することで、アニール工程を１０００℃より低い低温処理とすることができるものの、半導体素子の構成によっては、面方位に広がるようにイオン注入層を形成できない場合があった。また、特許文献２及び特許文献３の構成は、電気的活性を向上させることができるものの、工程が複雑化しており、スループットの低下を招くおそれがあった。また、特許文献４の構成は、単結晶炭化ケイ素基板を対にしてアニール処理をしなければならないため、製造工程の効率化という観点から改善の余地があった。特許文献５の製造方法は、イオン注入後にカーボンキャップを形成させて１８００℃でイオン活性化アニールを行いその後にカーボンキャップを酸素雰囲気において９００℃で加熱除去しているが、この方法ではカーボンキャップ除去後のエピタキシャル層最表面に荒れが生じ、平均面粗さＲａが１〜２ｎｍ程度となるほか、更にＣＭＰによる平滑化工程、及びＣＭＰによる研磨歪みを除去するための犠牲酸化工程を必要とするため、製造工程の効率化に限界があった。

本発明は、以上の事情に鑑みてなされたものであり、その目的は、少なくとも表面がＳｉＣ層で構成される基板を用いた半導体素子の製造方法において、平坦度及び十分な電気的活性を有する半導体素子を実現する効率的な製造方法を提供することにある。

課題を解決するための手段及び効果

本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。

本発明の観点によれば、少なくとも表面がＳｉＣ層で構成される基板を用いた半導体素子の製造方法において、以下の工程を含む製造方法が提供される。即ち、半導体素子の製造方法は、イオン注入工程と、カーボン層形成工程と、イオン活性化工程と、カーボン層除去工程と、を含む。前記イオン注入工程では、前記基板にイオンを注入する。前記カーボン層形成工程では、前記イオン注入工程でイオンが注入された基板の表面にカーボン層を形成する。前記イオン活性化工程では、前記カーボン層が形成された基板を加熱してイオンを活性化させる。前記カーボン層除去工程は、前記イオン活性化工程が行われた前記基板を温度範囲が１５００℃以上２３００℃以下のＳｉ蒸気圧下で加熱することで前記カーボン層を除去する。

これにより、基板の表面にカーボン層が形成されることによって、イオン活性化の加熱処理におけるＳｉ及びＳｉＣの昇華を効果的に抑制できる。従って、Ｓｉ及びＳｉＣがＳｉＣ層の表面から昇華することによって生じる平坦度の悪化を効果的に防止できる。また、イオン活性化工程におけるＳｉ及びＳｉＣの昇華がカーボン層によって抑制された後に当該カーボン層を除去するので、表面の平坦度が良好なＳｉＣの基板を得ることができる。

前記の半導体素子の製造方法においては、以下のようにすることが好ましい。即ち、半導体素子の製造方法は、前記イオン注入工程の前に、前記基板の前記ＳｉＣ層の表面に単結晶ＳｉＣのエピタキシャル層を形成するエピタキシャル層形成工程を含む。そして、前記イオン注入工程では、前記基板の表面に形成されたエピタキシャル層にイオンを注入する。

これにより、基板の表面に成長させたエピタキシャル層を活用して半導体素子を製造することができる。

前記の半導体素子の製造方法は、前記イオン注入工程でイオンが注入された前記基板を温度範囲が１５００℃以上２３００℃以下のＳｉ蒸気圧下で加熱して分子レベルで平坦化する平坦化工程を含むことが好ましい。

これにより、基板の表面にカーボン層が分子レベルに平坦に形成されることによって、イオン活性化の加熱処理におけるＳｉ及びＳｉＣの昇華を効果的に抑制できる。従って、Ｓｉ及びＳｉＣがＳｉＣ層の表面から昇華することによって生じる平坦度の悪化を効果的に防止できる。

前記の半導体素子の製造方法においては、前記イオン活性化工程において、前記基板を温度範囲が１６００℃以上２３００℃以下で加熱することが好ましい。

これにより、イオンの活性化を十分に行うことができる。

前記の半導体素子の製造方法において、前記カーボン層除去工程では、前記カーボン層が除去されるとともに、前記基板の表面が分子レベルで平坦化され、エッチングされることが好ましい。

これにより、カーボン層除去工程では、十分なイオン濃度に達していないおそれがある表面部分が除去され、十分なイオン濃度に達している部分が表面に露出する状態になる。このように、カーボン層除去工程を経ることで、平坦度及びイオン濃度が良好な表面を有する半導体素子を得ることができる。

前記の半導体素子の製造方法においては、前記カーボン層形成工程は、前記基板を温度範囲が１５００℃以上２３００℃以下の真空状態で加熱して前記基板の表面にグラフェン層を形成するグラフェン層形成工程であることが好ましい。

これにより、（０００１）Ｓｉ面の場合、イオン注入されたエピタキシャル層の表面に界面層（インターフェース層）を介した２層程度のグラフェン層が緻密に形成されるので、このグラフェン層によってＳｉ及びＳｉＣの昇華を更に効果的に抑制することができる。

前記の半導体素子の製造方法においては、前記グラフェン層形成工程では、１０^-4Ｐａ以下の減圧下の真空状態にしてグラフェン層を形成することが好ましい。

これにより、効率的にグラフェン層を形成することができる。

なお、前記の半導体素子の製造方法においては、前記カーボン層形成工程では、化学的気相成長法、有機レジスト法、又は電子サイクロトロン共鳴スパッタ法によってカーボン層を形成するようにしてもよい。

これにより、基板の表面にカーボン膜を効率的に形成することができる。

前記の半導体素子の製造方法においては、前記ＳｉＣ層は、４Ｈ−ＳｉＣ単結晶又は６Ｈ−ＳｉＣ単結晶で構成されていることが好ましい。

これにより、基板の表面に、単結晶ＳｉＣで構成されるエピタキシャル層を効率的に形成することができる。

前記の半導体素子の製造方法においては、前記ＳｉＣ層の表面が（０００１）Ｓｉ面又は（０００−１）Ｃ面であることが好ましい。

これにより、（０００１）Ｓｉ面又は（０００−１）Ｃ面に単結晶ＳｉＣのエピタキシャル層を効率的に成長させることができる。

前記の半導体素子の製造方法においては、前記ＳｉＣ層の表面は、ジャスト面又は＜１１−２０＞方向のオフ角が８度以下の面であることが好ましい。

前記の半導体素子の製造方法においては、前記ＳｉＣ層の表面は、ジャスト面又は＜１−１００＞方向のオフ角が８度以下の面であることが好ましい。

前記の半導体素子の製造方法においては、前記ＳｉＣ層の表面が、ＳｉＣ分子の積層方向の１周期分であるフルユニットの高さ又は半周期分であるハーフユニットの高さからなるステップで終端していることが好ましい。

以上により、基板の表面が平坦度の高いものになるので、より高品質な半導体素子を製造することができる。

また、前記の半導体素子の製造方法において、前記カーボン層形成工程がグラフェン層形成工程である場合は、前記カーボン層除去工程を省略することにより、前記グラフェン層付きの半導体素子を得るようにすることもできる。

これにより、基板の表面が高品質のグラフェン半導体となるので、優れた高速伝導性能を有する半導体素子を製造することができる。

半導体素子を製造するための加熱処理に用いられる高温真空炉を示す模式図。 高温真空炉の本加熱室及び予備加熱室を詳細に示す断面図。 炭素ゲッター効果を有する坩堝の外観写真及び断面写真。 炭素ゲッター効果を説明する模式図。 単結晶ＳｉＣで構成される基板を用いた半導体素子の製造方法の前半の工程を示す工程図。 単結晶ＳｉＣで構成される基板を用いた半導体素子の製造方法の後半の工程を示す工程図。 基板とシリコン板と炭素供給フィード基板とから構成される積層体が坩堝に収容された様子を示す模式図。 基板表面の＜１１−２０＞方向及び＜１−１００＞方向を概念的に示した模式図。 平坦化工程におけるイオン注入が行われた基板が坩堝に収容された様子を示す模式図。 Ｓｉ蒸気圧下の気相アニール処理温度と平均表面粗さの関係を示すグラフ。 Ｓｉ蒸気圧下の気相アニール処理温度とステップ高さの関係を示すグラフ。 ４Ｈ−ＳｉＣ単結晶及び６Ｈ−ＳｉＣの分子配列と周期を説明するための模式図。 ＳｉＣ結晶格子とグラフェン結晶格子の関係を概念的に示す平面図。 ＳｉＣ結晶格子とグラフェン結晶格子の関係を概念的に示す断面図。 グラフェンの被覆率と真空加熱温度の関係を示すグラフ。 基板の表面を段階的に示す顕微鏡写真。 基板に注入したイオンの濃度とイオン注入深さの関係を概念的に示した模式図。 Ｓｉ蒸気圧下の気相アニール処理温度とエッチング速度の関係を示すグラフ。 カーボン膜を形成した基板の状態を示す顕微鏡写真。

次に発明の実施の形態について説明する。

まず、半導体素子を製造するために用いる高温真空炉１１と坩堝（収容容器）２について説明する。図１は、半導体素子を製造するための加熱処理に用いられる高温真空炉を示す模式図である。図２は、高温真空炉の本加熱室及び予備加熱室を詳細に示す断面図である。図３（ａ）は坩堝２を上方から撮影した外観写真であり、図３（ｂ）は坩堝２の断面顕微鏡写真である。図４は、炭素ゲッター効果を説明する模式図である。

図１及び図２に示すように、高温真空炉１１は、被処理物を１０００℃以上２３００℃以下の温度に加熱することが可能な本加熱室２１と、被処理物を５００℃以上の温度に予備加熱可能な予備加熱室２２と、を備えている。予備加熱室２２は本加熱室２１の下方に配置され、本加熱室２１に対して上下方向に隣接している。また、高温真空炉１１は、予備加熱室２２の下方に配置された断熱室２３を備えている。この断熱室２３は予備加熱室２２に対して上下方向に隣接している。

高温真空炉１１は真空チャンバ１９を備え、前記本加熱室２１と予備加熱室２２は、この真空チャンバ１９の内部に備えられている。真空チャンバ１９には真空形成装置としてのターボ分子ポンプ３４が接続されており、例えば１０^-2Ｐａ以下、望ましくは１０^-7Ｐａ以下の真空を真空チャンバ１９内に得ることができるようになっている。ターボ分子ポンプ３４と真空チャンバ１９との間には、ゲートバルブ２５が介設される。また、ターボ分子ポンプ３４には、補助のためのロータリポンプ２６が接続される。

高温真空炉１１は、予備加熱室２２と本加熱室２１との間で被処理物を上下方向に移動させることが可能な移動機構２７を備えている。この移動機構２７は、被処理物を支持可能な支持体２８と、この支持体２８を上下動させることが可能なシリンダ部２９と、を備えている。シリンダ部２９はシリンダロッド３０を備え、このシリンダロッド３０の一端が前記支持体２８に連結されている。また、高温真空炉１１には、真空度を測定するための真空計３１、及び、質量分析法を行うための質量分析装置３２が設けられている。

前記真空チャンバ１９は、被処理物を保管しておくための図略のストック室と、搬送路６５を通じて接続されている。この搬送路６５は、ゲートバルブ６６によって開閉可能になっている。

前記本加熱室２１は、平面断面視で正六角形に形成されるとともに、真空チャンバ１９の内部空間の上部に配置される。図２に示すように、本加熱室２１の内部には、加熱ヒータとしてのメッシュヒータ３３が備えられている。また、本加熱室２１の側壁や天井には第１多層熱反射金属板４１が固定され、この第１多層熱反射金属板４１によって、メッシュヒータ３３の熱を本加熱室２１の中央部に向けて反射させるように構成されている。

これにより、本加熱室２１内において、加熱処理対象としての被処理物を取り囲むようにメッシュヒータ３３が配置され、更にその外側に多層熱反射金属板４１が配置されるレイアウトが実現されている。従って、被処理物を強力且つ均等に加熱し、１０００℃以上２３００℃以下の温度まで昇温させることができる。

本加熱室２１の天井側は第１多層熱反射金属板４１によって閉鎖される一方、底面の第１多層熱反射金属板４１には貫通孔５５が形成されている。被処理物は、この貫通孔５５を介して、本加熱室２１と、この本加熱室２１の下側に隣接する予備加熱室２２との間で移動できるようになっている。

前記貫通孔５５には、移動機構２７の支持体２８の一部が挿入されている。この支持体２８は、上から順に、第２多層熱反射金属板４２、第３多層熱反射金属板４３、及び第４多層熱反射金属板４４を互いに間隔をあけて配置した構成となっている。

３つの多層熱反射金属板４２〜４４は、何れも水平に配置されるとともに、垂直方向に設けた柱部３５によって互いに連結されている。そして、第２多層熱反射金属板４２及び第３多層熱反射金属板４３とで挟まれたスペースに受け台３６が配置され、この受け台３６上に被処理物を載置できるように構成されている。本実施形態において、この受け台３６はタンタルカーバイドにより構成されている。

前記シリンダ部２９のシリンダロッド３０の端部にはフランジが形成されて、このフランジが第４多層熱反射金属板４４の下面に固定される。この構成により、前記シリンダ部２９を伸縮させることで、受け台３６上の被処理物を前記３つの多層熱反射金属板４２〜４４とともに上下動させることができる。

前記予備加熱室２２は、本加熱室２１の下側の空間を、多層熱反射金属板４６で囲うことにより構成されている。この予備加熱室２２は、平面断面視で円状となるように構成されている。なお、予備加熱室２２内には、前記メッシュヒータ３３のような加熱手段は備えられていない。

図２に示すように、予備加熱室２２の底面部においては、前記多層熱反射金属板４６に貫通孔５６が形成されている。また、予備加熱室２２の側壁をなす多層熱反射金属板４６において、前記搬送路６５と対面する部位に通路孔５０が形成されている。更に、前記高温真空炉１１は、前記通路孔５０を閉鎖可能な開閉部材５１を備えている。

予備加熱室２２の下側で隣接する前記断熱室２３は、上側が前記多層熱反射金属板４６によって区画され、下側及び側部が多層熱反射金属板４７によって区画されている。断熱室２３の下側を覆う多層熱反射金属板４７には貫通孔５７が形成されて、前記シリンダロッド３０を挿通できるようになっている。

前記貫通孔５７の上端部に相当する位置において、多層熱反射金属板４７には収納凹部５８が形成される。この収納凹部５８には、前記支持体２８が備える第４多層熱反射金属板４４を収納可能になっている。

多層熱反射金属板４１〜４４，４６，４７は何れも、金属板（タングステン製）を所定の間隔をあけて積層した構造になっている。前記開閉部材５１においても、通路孔５０を閉鎖する部分には、同様の構成の多層熱反射金属板が用いられている。

多層熱反射金属板４１〜４４，４６，４７の材質としては、メッシュヒータ３３の熱輻射に対して十分な加熱特性を有し、また、融点が雰囲気温度より高い物質であれば、任意のものを用いることができる。例えば、前記タングステンのほか、タンタル、ニオブ、モリブデン等の高融点金属材料を多層熱反射金属板４１〜４４，４６，４７として用いることができる。また、タングステンカーバイド、ジリコニウムカーバイド、タンタルカーバイド、ハフニウムカーバイド、モリブデンカーバイド等の炭化物を、多層熱反射金属板４１〜４４，４６，４７として用いることもできる。また、その反射面に、金やタングステンカーバイド等からなる赤外線反射膜を更に形成しても良い。

そして、支持体２８に備えられる多層熱反射金属板４２〜４４は、小さな貫通孔を多数有するパンチメタル構造のタングステン板を、当該貫通孔の位置を異ならせつつ所定の間隔をあけて積層した構造になっている。

また、支持体２８の最も上層に備えられる第２多層熱反射金属板４２の積層枚数は、本加熱室２１の第１多層熱反射金属板４１の積層枚数よりも少なくなっている。

この構成で、被処理物（例えばＳｉＣ基板）を、真空チャンバ１９内の汚染を防止するために適宜の容器に収納する。なお、容器は後述の坩堝２であっても良いし、それ以外の容器であっても良い。そして、この状態で被処理物を搬送路６５から真空チャンバ１９の内部へ導入し、予備加熱室２２内にある前記受け台３６上に載置する。この状態で前記メッシュヒータ３３を駆動すると、本加熱室２１が１０００℃以上２３００℃以下の所定の温度（例えば約１８００℃）に加熱される。またこのとき、前記ターボ分子ポンプ３４の駆動によって、真空チャンバ１９内の圧力は１０^-3Ｐａ以下、好ましくは１０^-5Ｐａ以下となるように調整されている。

ここで前述したとおり、支持体２８の第２多層熱反射金属板４２の積層枚数は、前記第１多層熱反射金属板４１の積層枚数よりも少なくなっている。従って、メッシュヒータ３３が発生する熱の一部が第２多層熱反射金属板４２を介して予備加熱室２２に適度に供給（分配）され、予備加熱室２２内の単結晶ＳｉＣ基板を５００℃以上の所定の温度（例えば８００℃）となるように予備加熱することができる。即ち、予備加熱室２２にヒータを設置しなくても予備加熱を実現でき、予備加熱室２２の簡素な構造が実現できている。

上記の予備加熱処理を所定時間行った後、シリンダ部２９を駆動し、支持体２８を上昇させる。この結果、単結晶ＳｉＣ基板が下側から貫通孔５５を通過して本加熱室２１内に移動する。これにより、直ちに本加熱処理が開始され、本加熱室２１内の単結晶ＳｉＣ基板を所定の温度（約１８００℃）に急速に昇温させることができる。

次に、坩堝（収容容器）２について説明する。図３（ａ）に示すように、坩堝２は互いに嵌合可能な上容器２ａと下容器２ｂとを備える嵌合容器である。また、この坩堝２は、真空下で高温処理を行う場合に後述の炭素ゲッター効果を発揮するように構成されており、具体的には、タンタル金属からなるとともに、炭化タンタル層を内部空間に露出させるようにして備えている。この坩堝２に、シリコン供給源としての図略のシリコンペレットを収容する。これにより、坩堝２に炭素ゲッター機能を良好に発揮させて、その内部空間を高純度のシリコン雰囲気に保つことができる。

更に詳細に説明すると、坩堝２は図３（ｂ）に示すように、その最表層の部分にＴａＣ層を形成し、このＴａＣ層の内側にＴａ₂Ｃ層を形成し、更にその内側に基材としてのタンタル金属を配置した構成となっている。なお、タンタルと炭素の結合状態は温度依存性を示すため、前記坩堝２は、炭素濃度が高いＴａＣを最も表層の部分に配置するとともに、炭素濃度が若干低いＴａ₂Ｃが内側に配置される。そして、Ｔａ₂Ｃの更に内側には、炭素濃度がゼロである基材のタンタル金属を配置した構成となっている。

坩堝２を加熱処理する際には、図２の鎖線で示すように高温真空炉１１の予備加熱室２２に配置し、適宜の温度（例えば約８００℃）で予備加熱する。次に、予め設定温度（例えば、約１８００℃）まで昇温させておいた本加熱室２１へ、予備加熱室２２内の坩堝２をシリンダ部２９の駆動によって移動させ、急速に昇温させる。

なお、本加熱室２１での加熱時において、坩堝２内の雰囲気は約１Ｐａ以下に維持されることが好ましい。また、上容器２ａと下容器２ｂとを嵌め合わせたときの嵌合部分の遊びは、約３ｍｍ以下であることが好ましい。これによって、実質的な密閉状態が実現され、前記本加熱室２１での加熱処理において坩堝２内のシリコン圧力を高めて外部圧力（本加熱室２１内の圧力）よりも高い圧力とし、不純物がこの嵌合部分を通じて坩堝２内に侵入するのを防止することができる。

この昇温により、坩堝２の内部空間がシリコンの蒸気圧に保たれる。また、前記坩堝２は上述したように、その表面が炭化タンタル層に覆われており、当該炭化タンタル層（ＴａＣ層）が坩堝２の内部空間に露出する構成になっている。従って、上述のように真空下で高温処理を続ける限りにおいて、坩堝２は図４に示すように、炭化タンタル層の表面から連続的に炭素原子を吸着して取り込む機能を奏する。この意味で、本実施形態の坩堝２は炭素原子吸着イオンポンプ機能（イオンゲッター機能）を有するということができる。これにより、加熱処理時に坩堝２内の雰囲気に含まれているシリコン蒸気及び炭化珪素蒸気のうち、炭素だけが坩堝２に選択的に吸蔵されるので、坩堝２内を高純度のシリコン雰囲気に保つことができる。

本実施形態においては、以上のように構成される高温真空炉１１と坩堝２を用いて基板から半導体素子を製造する。以下の説明において、単に加熱処理等といった場合は上述した高温真空炉１１を用いて行うものとする。

次に、本実施形態の半導体素子の製造方法について説明する。まず、図５及び図６を参照して、本実施形態における半導体素子の製造方法の全体的な流れについて説明する。図５及び図６は、基板７０を用いた半導体素子の製造方法の工程を示した工程図である。

図５（ａ）に示すように、単結晶ＳｉＣで構成される基板７０の表面に、エピタキシャル層７１を形成する。この基板７０は、真円度の高い円柱状に構成されている。

次に、図５（ｂ）に示すように、エピタキシャル層７１が形成された基板７０にイオン注入を行う。このイオン注入は、対象物にイオンを照射する機能を有するイオンドーピング装置を用いて行う。イオンドーピング装置によって、エピタキシャル層７１の表面の全面又は一部に選択的にイオンが注入される。図５（ｃ）に示すように、イオンドーピング装置によって選択的にイオンが注入された場合は、イオンが注入されたイオン注入部分７２に基づいて半導体素子の所望の領域が形成されることになる。また、図５（ｃ）に示すように、イオンが注入されることによって、イオン注入部分７２を含むエピタキシャル層７１の表面が荒れた状態になる（基板７０の表面が損傷し、平坦度が悪化する）。

次に、図５（ｄ）に示すように、平坦化処理を行う。この平坦化処理は、イオン注入によって荒れた基板７０の表面を平坦化する処理である。本実施形態では、Ｓｉ蒸気圧下で高温加熱することによって、イオン注入部分７２を含むエピタキシャル層７１の表面の平坦化処理を行う。

次に、図６（ｅ）に示すように、グラフェンキャップ（グラフェン層、炭化層）８０をエピタキシャル層７１の表面に形成するために真空状態で加熱処理を行う。次に、図６（ｆ）に示すように、グラフェンキャップ８０を形成した状態で、基板７０にイオンドープを活性化するためのアニール処理（加熱処理）を行う。なお、図６（ｅ）及び図６（ｆ）に示した工程は、連続的に行うことも可能である。

アニール処理を行った後、図６（ｇ）に示すように、グラフェンキャップ８０を基板７０から除去する処理を行う。本実施形態では、Ｓｉ蒸気圧下で高温加熱することにより、グラフェンキャップ８０を除去する方法を採用している。グラフェンキャップ８０を除去する工程では、温度範囲が１５００℃以上２３００℃以下になるように加熱することが好ましい。温度が１５００℃未満の場合は、基板７０の表面のイオン注入部分７２を含むエピタキシャル層７１のエッチングが十分に行えないからである。また、温度範囲を２３００℃以下とした理由は、加熱温度が高いほどエッチング速度が速くなるものの、２３００℃を超えると、加熱炉や坩堝２等の材料設備の消耗と寿命の問題が発生するからである。

グラフェンキャップ８０が除去されることで、イオン注入部分７２を含むエピタキシャル層７１の表面が露出し、この表面が半導体素子の表面になる。また、グラフェンキャップ８０が基板７０のイオン注入部分７２を含むエピタキシャル層７１の表面から除去される工程では、基板７０のイオン注入部分７２を含むエピタキシャル層７１の表面がエッチングされた状態になる。ところで、図５（ｃ）の工程でイオンが注入された直後の基板７０のイオン注入部分７２を含むエピタキシャル層７１のイオン濃度は、表面から離れるに従って徐々に増加し、その後、一定の値をとった後、減少する挙動を示すことが判っている（後述の図１７）。即ち、イオン注入後のエピタキシャル層７１の表面近傍では、イオン濃度が十分に達していないおそれがある。しかしながら、本実施形態の製造方法では、基板７０のイオン注入部分７２を含むエピタキシャル層７１の表面を平坦化する工程と、グラフェンキャップ８０を形成する工程と、当該グラフェンキャップ８０を除去する工程と、を経ることで、基板７０のイオン注入部分７２を含むエピタキシャル層７１の表面がエッチングされて平坦化され、イオン濃度が十分に達していない部分を除去することができる。

以上に示したように、図５（ａ）から図６（ｇ）までの処理を経ることで、平坦度及び十分な電気的活性を有する半導体素子表面が形成される。

次に、各工程を詳細に説明する。まず、基板７０にエピタキシャル層７１を形成する処理（図５（ａ）の処理）について説明する。図７は、基板７０とシリコン板９１と炭素供給フィード基板９２とから構成される積層体が坩堝２に収容された様子を示す模式図である。図８は、＜１１−２０＞方向及び＜１−１００＞方向を概念的に示した模式図である。

本実施形態においては、準安定溶媒エピタキシー法（ＭＳＥ法）によって、基板７０の表面に、高品質なＳｉＣ単結晶層で構成されるエピタキシャル層７１を形成する方法を採用している。

エピタキシャル層７１が形成される基板７０は、４Ｈ−ＳｉＣ単結晶又は６Ｈ−ＳｉＣ単結晶によって構成される。この基板７０の表面は、（０００１）Ｓｉ面又は（０００−１）Ｃ面であり、＜１１−２０＞方向のオフ角が４度以下の低オフ角になっており、＜１−１００＞方向のオフ角が４度以下の低オフ角になっている（図８を参照）。

エピタキシャル形成工程では、まず、基板７０の表面にシリコン板９１を積層し、そのシリコン板９１の更に上に炭素供給フィード基板９２を積層した積層体を構成する。この状態では、シリコン板９１が、基板７０と炭素供給フィード基板９２との間で挟み込まれた状態で保持される。

シリコン板９１は、後述の加熱処理で、シリコン極薄溶液層になるものである。本実施形態のシリコン板９１は、後述の加熱処理の過程で、このシリコン極薄溶液層の厚みが２５μｍから１００μｍになるように、その厚みが設定されている。

炭素供給フィード基板９２は、ＳｉＣ単結晶で構成されるエピタキシャル層の形成に必要な炭素原子を供給するためのものである。炭素供給フィード基板９２は、基板７０を構成するＳｉＣ単結晶（４Ｈ−ＳｉＣ単結晶又は６Ｈ−ＳｉＣ単結晶）よりも高い化学ポテンシャルの自由エネルギーを有するものが用いられる。例えば、３Ｃ−ＳｉＣ単結晶、３Ｃ−ＳｉＣ多結晶、又は炭素ナノ材料が表面に存在する基板を炭素供給フィード基板９２として用いることができる。本実施形態の炭素供給フィード基板９２は３Ｃ−ＳｉＣ多結晶基板で構成されている。

また、炭素供給フィード基板９２は、基板７０と同様に、真円度の高い円柱状に構成されている。炭素供給フィード基板９２と基板７０の端面（円）の直径が同じに設定されており、平面視において、基板７０と炭素供給フィード基板９２がズレないように正確に位置決めされている。

次に、図７に示すように、基板７０とシリコン板９１と炭素供給フィード基板９２とで構成される積層体を坩堝２に収容する。このとき、シリコン供給源としての図略のシリコンペレットを坩堝２に収容する。そして、坩堝２を、前述の高温真空炉１１によって加熱処理する。

加熱処理について具体的に説明する。この加熱処理では、まず、前記坩堝２を高温真空炉１１の予備加熱室２２に配置し（図２の鎖線で示す位置）、約８００℃に予備加熱する。

次に、約１８００℃まで予め昇温させておいた本加熱室２１へ、予備加熱室２２内の坩堝２をシリンダ部２９の駆動によって移動させ、急速に昇温させる。この結果、前記シリコンペレットからシリコンが蒸発し、坩堝２の内部はシリコンの蒸気圧に保たれる。本実施形態の坩堝２は、その表面の炭化タンタル層が炭素ゲッターとしての機能を果たす。従って、坩堝２の内部空間のシリコン蒸気及び炭化珪素蒸気のうち、炭素のみが選択的に坩堝２の内部に吸蔵される。

上記した本加熱室２１での坩堝２の加熱は、１６００℃以上２３００℃以下の温度で行われる。加熱温度が１６００℃未満では、単結晶エピタキシャル成長の成長速度が非常に遅くなるためである。また、加熱温度を２３００℃以下とした理由は、加熱温度が高いほど単結晶エピタキシャル成長の成長速度が速くなるものの、２３００℃を超えると、加熱炉や坩堝２の材料設備の消耗と寿命の問題が発生するからである。また、坩堝２内の雰囲気は約１Ｐａ以下に維持する。なお、不純物が坩堝２内に侵入するのを防止する観点から、加熱時における坩堝２内のシリコン圧力は、外部圧力（本加熱室２１内の圧力）よりも高くなることが好ましい。

この加熱処理によって、基板７０と炭素供給フィード基板９２との間のシリコン板９１が溶解し、シリコン極薄融液層になり、このシリコン極薄融液層が準安定溶媒エピタキシー法における溶媒（炭素移動媒体）のように機能する。これによって、ステップフロー成長制御に頼ることなく、ＳｉＣ層と炭素供給フィード基板９２の材料との間の化学ポテンシャルの自由エネルギーの差によって単結晶エピタキシャル成長層を基板７０の表面に成長させることができる。

以上の一連の処理により、基板７０の表面に、マイクロパイプ欠陥のない原子レベルで平坦なＳｉＣ単結晶（４Ｈ−ＳｉＣ単結晶又は６Ｈ−ＳｉＣ単結晶）で構成されるエピタキシャル層７１を形成することができる。なお、エピタキシャル層７１は、本実施形態では窒素を不純物とする不純物濃度が１０¹⁴（個／ｃｍ³）から１０²⁰（個／ｃｍ³）までの範囲になるよう、炭素供給フィード基板９２の不純物量を制御し形成しておく。

次に、半導体素子上にｐ型の半導体領域を形成するために、イオンドーピング装置によって、Ａｌを含むイオンをエピタキシャル層７１に注入する。

次に、イオンが注入された後の平坦化処理について説明する。図９は、平坦化工程におけるイオン注入が行われた基板７０が坩堝２に収容された様子を示す模式図である。

本実施形態において平坦化処理は、Ｓｉ蒸気圧下で高温加熱することにより行う。この加熱処理は、１５００℃以上２３００℃以下の温度範囲で行うことが好ましい。

具体的には、加熱処理は、予備加熱工程と、本加熱工程と、を含む。前記予備加熱工程では、基板７０を収容した坩堝２を、予備加熱室において８００℃以上の温度で加熱する。前記本加熱工程では、予め所定の温度で加熱されている本加熱室に前記予備加熱室から坩堝２を移動する。この状態で、基板７０を１５００℃以上２３００℃以下の温度で所定時間加熱する。このように、基板７０を坩堝２に収容して事前に予備加熱しておき、予備加熱室から本加熱室へ移動させることで、基板７０を急速に昇温させて加熱処理を行うことができる。

この処理により、前述のイオン注入によって荒れた表面部分が平坦化する。即ち、Ｓｉ蒸気圧下で高温加熱することによって、エピタキシャル層７１の表面のＳｉＣがＳｉ₂Ｃ又はＳｉＣ₂になって昇華するとともに、Ｓｉ雰囲気中のＳｉがエピタキシャル層の表面でＣと結合し、自己組織化が起こり、平坦化されるのである。なお、１５００℃以上２３００℃以下の温度範囲に加熱温度を制御するのは、以下の理由である。即ち、加熱温度が１５００℃未満の場合には、上述した自己組織化が起こりにくくなるからである。また、加熱温度を２３００℃以下とした理由は、加熱温度が高いほど自己組織化が起こり易くなるものの、２３００℃を超えると、加熱炉や坩堝２の材料設備の消耗と寿命の問題が発生するからである。

次に、図１０、図１１及び図１２を参照して、加熱温度と平坦化の関係について説明する。

図１０は、Ｓｉ蒸気圧下の気相アニール処理温度と平均表面粗さの関係を示したグラフである。図１０のグラフでは、単結晶ＳｉＣ（４Ｈ−ＳｉＣ）において、（０００１）Ｓｉ面の加熱処理の温度（アニール温度）に対する平均粗さ（ｎｍ）の関係と、（０００−１）Ｃ面の加熱処理の温度に対する平均粗さ（ｎｍ）の関係と、が示されている。図１０のグラフに示すように、１５００℃以上の高温で加熱処理した場合、１．０ｎｍ以下に平均粗さが収まる結果になった。このことから、高温環境下では、エピタキシャル層７１の表面の平坦化が効率的に進むことが判る。また、この平坦化処理は、自己組織化されるような形でステップが基板７０の表面に形成されるので、イオン注入工程で生じていた表面のダメージを修復できる。

図１１は、Ｓｉ蒸気圧下の気相アニール処理温度と基板表面に形成されたステップ高さの関係を示したグラフである。図１１中の（ａ）は、フルユニット高さに終端した基板７０の表面の顕微鏡写真である。また、図１１中の（ｂ）は、ハーフユニット高さに終端した基板７０の表面の顕微鏡写真である。図１２は、４Ｈ−ＳｉＣ単結晶及び６Ｈ−ＳｉＣの分子配列と周期を説明するための模式図である。図１１に示すように、高温領域では、フルユニット高さ及びハーフユニット高さでのステップの終端が進んでいることが判る。

ここで、図１２を参照して、ハーフユニット高さ及びフルユニット高さについて説明する。図１２は、４Ｈ−ＳｉＣ単結晶及び６Ｈ−ＳｉＣの分子配列と周期を説明するための模式図である。「フルユニット高さ」とは、図１２に示すように、ＳｉとＣからなるＳｉＣ単分子層が積層方向に積み重ねられる１周期分の前記積層方向の高さをいう。従って、フルユニット高さのステップとは、４Ｈ−ＳｉＣの場合は１．０ｎｍのステップを意味する。「ハーフユニット高さ」とは、前記１周期の半分の時点での積層方向の高さをいう。従って、ハーフユニット高さのステップとは、４Ｈ−ＳｉＣの場合０．５ｎｍを意味する。６Ｈ−ＳｉＣの場合は、フルユニット高さのステップとは１．５ｎｍのステップを意味し、ハーフユニット高さとは０．７５ｎｍのステップを意味する。

以上に示してきた図１０及び図１１の実験結果（グラフ）から判るように、Ｓｉ蒸気圧下で、所定時間高温加熱することによって、機械的な研磨やエッチングでは困難な分子レベル（フルユニット高さ又はハーフユニット高さ）での平坦化を行うことができるのである。

次に、グラフェンキャップの形成工程及び除去工程について説明する。図１３は、ＳｉＣ結晶格子とグラフェン結晶格子の関係を概念的に示した平面図である。図１４は、ＳｉＣ結晶格子とグラフェン結晶格子の関係を概念的に示した断面図である。

グラフェン形成工程では、平坦化処理が行われた基板７０を真空状態（１０^-4Ｐａ以下の減圧下）の環境に置き、１５００℃から２３００℃の温度で所定時間加熱する。この加熱によって、エピタキシャル層７１の表面のＳｉが昇華し、残ったＣによってエピタキシャル層７１の表面にグラフェンキャップ８０が形成される。なお、本実施形態の製造方法では、基板７０に平坦化処理（図５（ｄ）を参照）が行われることによって、基板７０の表面にグラフェンキャップ８０を形成することが可能になっている。また、グラフェン形成工程における加熱温度は、１５００℃以上２３００℃以下の温度範囲であることが好ましい。加熱温度が１５００℃未満の場合は、Ｓｉ原子の昇華が不十分で、グラフェン層（グラフェンキャップ８０）が形成されにくくなるからである。また、加熱温度を２３００℃以下とした理由は、加熱温度が高いほどＳｉ原子の昇華が加速して、グラフェン層が形成され易くなるものの、２３００℃を超えると、加熱炉や坩堝２の材料設備の消耗と寿命の問題が発生するからである。

図１３に示すように、グラフェンキャップ８０は、ＳｉＣ結晶格子の上にグラフェン結晶格子が重なるように形成される。図１４に示すように、グラフェンキャップ８０は複数の層から構成されている。（０００１）Ｓｉ面の場合、グラフェン層とＳｉＣ層（エピタキシャル層の表面）との間（境界）には界面層（インターフェース層）が形成されており、複数のグラフェン層はこの界面層に積層される形になっている。ここで、面内におけるＳｉＣ結晶格子の炭素分子配列距離は、ＳｉＣ格子定数と界面層（インターフェース層）の炭素原子再構成周期との積によって算出することができる。即ち、ＳｉＣ格子定数（３．０７３Å）×炭素原子再構成周期（６√３）＝ＳｉＣ結晶格子の炭素分子配列距離（３１．９３５Å）となる。一方、グラフェン結晶格子の炭素分子配列距離は、グラフェン格子定数とグラフェンの炭素原子再構成周期との積によって算出することができる。即ち、グラフェン格子定数（２．４５６Å）×炭素原子再構成周期（１３）＝グラフェン結晶格子の炭素分子配列距離（３１．９２８Å）となる。ＳｉＣ結晶格子の炭素分子配列距離（３１．９３５Å）と、グラフェン結晶格子の炭素分子配列距離（３１．９２８Å）と、が非常に近い値になっており、この結果から、ＳｉＣ単結晶の表面にグラフェン層を安定して形成できることが判る。

図１５は、基板表面におけるグラフェンの被覆率と真空加熱温度の関係を示したグラフである。図１５に示すように、基板７０の表面全体を覆うようにグラフェンキャップ８０を形成するには、１８００℃以上の温度で３０分間加熱すればよいことが判る。このような１８００℃以上の高温であれば、グラフェンキャップ８０の形成と同時にイオン活性化も行えるが、更に加熱時間を追加することでイオン活性化を十分に行うことができる。

イオン活性化工程（イオンドープ活性化工程）では、グラフェンキャップ８０が形成された基板７０を１６００℃以上２３００℃未満の温度範囲の高温環境で加熱してイオンを活性化させる。１６００℃以上とした理由は、加熱温度が低いとイオンの活性化が不十分となるおそれがあるからである。また、２３００℃以下とした理由は、加熱温度が高いほどイオンが活性化し易くなるものの、２３００℃を超えると、加熱炉や坩堝２等の材料設備の消耗と寿命の問題が発生するからである。

次に、図１６を参照して、グラフェンキャップ８０を形成してから除去するまでの基板７０の状態について説明する。図１６は、基板の状態を段階的に示した模式図及び顕微鏡写真である。図１６（ａ）には、平坦化された基板を示した模式図と、当該基板の表面の状態を示した顕微鏡写真と、が示されている。この図１６（ａ）での基板７０の平坦化工程は、図５（ｄ）の基板７０の平坦化工程に相当する。図１６（ｂ）には、グラフェンキャップ８０が形成された基板７０を示した模式図と、当該基板の表面の状態を示した顕微鏡写真と、が示されている。この図１６（ｂ）でのグラフェンキャップ形成工程は、図６（ｅ）のグラフェンキャップ形成工程に相当する。図１６（ｃ）には、グラフェンキャップ８０が除去された基板を示した模式図と、当該基板の表面の状態を示した顕微鏡写真と、が示されている。この図１６（ｃ）でのグラフェンキャップ除去工程は、図６（ｇ）でのグラフェンキャップ除去工程に相当する。

図１６（ａ）の写真からは、Ｓｉ蒸気圧下で基板を加熱処理することで、基板７０の表面が分子レベルのステップで終端していることが判る。また、図１６（ｂ）の写真からは、基板７０の表面を平坦化した状態で真空加熱処理することで、基板７０の表面が炭化されてグラフェンキャップ８０が形成されていることが判る。そして、図１６（ｃ）の写真からは、グラフェンキャップが形成された基板に対してＳｉ蒸気圧下の気相アニール（高温環境の加熱処理）を行うことによって、グラフェンキャップ８０が除去されるとともに、表面が規則的なステップで終端することが判る。

また、図１６（ｃ）の工程では、グラフェンキャップ８０の除去によって、基板７０（エピタキシャル層７１）の表面が平坦化され、エッチングされた状態になる。

次に、グラフェンキャップの除去工程で起こる基板７０の表面のエッチングについて詳細に説明する。図１７は、基板７０に注入したイオンの濃度とイオン注入深さの関係を概念的に示した模式図である。

図１７に示すように、基板７０の表面から一定の範囲（０ｎｍから５０ｎｍ）では、注入イオン濃度が不足しており、５０ｎｍから５００ｎｍの深い範囲では、十分なイオン濃度があることが判る。上述したように、本実施形態では、イオン濃度の分布が一定でない表面の一部（図１７の不足部分）が、グラフェンキャップ８０を除去する際に、エッチングされる形になる（図１７の右側参照）。このエッチングによって、イオン濃度が不足している部分であって、イオン濃度が不均一な部分が除去される形になる。即ち、平坦化処理、グラフェンキャップの形成及びグラフェンキャップの除去という工程を経ることによって、表面から５０ｎｍまでのイオン濃度が不足している領域が除去される形になるのである。この領域が除去されることによって、イオン濃度が十分な領域が表面になり、半導体素子の表面（エピタキシャル層７１の表面）において、イオンが注入された場所のイオン濃度を一定にすることが可能になる。

図１８は、Ｓｉ蒸気圧下の気相アニール処理温度とエッチング速度の関係を示すグラフである。図１８から判るように、処理温度及びシリコン蒸気圧を変化させることで、所望のエッチング速度に制御することができる。

以上に示したように、本実施形態の半導体素子の製造方法は、イオン注入工程（図５（ｂ））と、グラフェン層形成工程（図６（ｅ））と、イオン活性化工程（図６（ｆ））と、グラフェン層除去工程（図６（ｇ））と、を含む。前記イオン注入工程では、基板７０にイオンを注入する。グラフェン層形成工程では、イオン注入工程でイオンが注入された基板７０の表面にグラフェンキャップ８０を形成する。前記イオン活性化工程（イオンドープ活性化工程）では、グラフェンキャップ８０が形成された基板７０を加熱してイオンを活性化させる。グラフェン層除去工程では、イオン活性化工程が行われた基板７０を温度範囲が１５００℃以上２３００℃以下のＳｉ蒸気圧下で加熱することでグラフェンキャップ８０を除去する。

これにより、エピタキシャル層７１の表面にグラフェンキャップ８０が形成されることによって、イオン活性化の加熱処理におけるＳｉ及びＳｉＣの昇華を効果的に抑制できる。従って、Ｓｉ及びＳｉＣが基板７０の表面から昇華することによって生じる平坦度の悪化を効果的に防止できる。また、イオン活性化工程におけるＳｉ及びＳｉＣの昇華がグラフェンキャップ８０に抑制された後に当該グラフェンキャップ８０を除去するので、表面の平坦度が良好なＳｉＣの基板７０を得ることができる。

また、本実施形態の半導体素子の製造方法は、前記イオン注入工程の前に、基板７０（ＳｉＣ層）の表面に単結晶ＳｉＣのエピタキシャル層７１を形成するエピタキシャル層形成工程（図５（ａ））を含む。そして、前記イオン注入工程では、基板７０の表面に形成されたエピタキシャル層７１にイオンを注入する。

これにより、基板７０の表面に成長させたエピタキシャル層７１を活用して半導体素子を製造することができる。

また、本実施形態の半導体素子の製造方法は、イオン注入工程でイオンが注入された基板７０を温度範囲が１５００℃以上２３００℃以下のＳｉ蒸気圧下で加熱して分子レベルで平坦化する平坦化工程（図５（ｄ））を含む。

これにより、イオン注入工程でいったん荒れたエピタキシャル層７１（基板７０）の表面を平坦化させ、その状態でグラフェン層（グラフェンキャップ８０）を形成することができる。このため、グラフェン層を分子レベルで平坦に形成でき、エピタキシャル層７１（基板７０）の表面を緻密に保護してＳｉ及びＳｉＣの昇華を効果的に抑制することができる。これによって、イオン活性化工程での基板表面の平坦度の悪化を防止できるので、グラフェン層除去工程後の表面の平坦度をより向上させることができる。

また、本実施形態の半導体素子の製造方法では、イオン活性化工程において、前記基板７０を温度範囲が１６００℃以上２３００℃以下で加熱する。

これにより、イオンの活性化を十分に行うことができる。

また、本実施形態の半導体素子の製造方法においては、前記グラフェン層除去工程では、グラフェンキャップ８０が除去されるとともに、エピタキシャル層７１（基板７０）の表面が分子レベルで平坦化され、エッチングされる。

これにより、グラフェン層除去工程では、十分なイオン濃度に達していないおそれがある表面部分が除去され、十分なイオン濃度に達している部分が表面に露出する状態になる。このように、グラフェン層除去工程を経ることで、平坦度及びイオン濃度が良好な表面を有する半導体素子を得ることができる。

また、本実施形態の半導体素子の製造方法においては、前記グラフェン層形成工程では、基板７０を温度範囲が１５００℃以上２３００℃以下の真空状態で加熱してエピタキシャル層７１の表面にグラフェンキャップ８０を形成する。

これにより、エピタキシャル層７１の表面に界面層（インターフェース層）を介した２層程度のグラフェン層が緻密に形成され（図１４を参照）、このグラフェンキャップ８０によって、Ｓｉ及びＳｉＣの昇華を効果的に抑制することができる。

また、本実施形態の半導体素子の製造方法においては、グラフェン層形成工程では、１０^-4Ｐａ以下の減圧下の真空状態にしてグラフェンキャップ８０が形成される。

これにより、効率的にグラフェンキャップ８０を形成することができる。

また、本実施形態の半導体素子の製造方法においては、ＳｉＣで構成される基板７０は、４Ｈ−ＳｉＣ単結晶又は６Ｈ−ＳｉＣ単結晶で構成されている。

これにより、基板７０の表面に単結晶ＳｉＣで構成されるエピタキシャル層７１を効率的に形成することができる。

また、本実施形態の半導体素子の製造方法においては、ＳｉＣで構成される基板７０の表面が（０００１）Ｓｉ面である。

これにより、基板７０の表面に、単結晶ＳｉＣで構成されるエピタキシャル層７１を効率的に形成することができる。

また、本実施形態の半導体素子の製造方法においては、ＳｉＣで構成される基板７０の表面は、ジャスト面又は＜１１−２０＞方向のオフ角が８度以下の面である。

また、本実施形態の半導体素子の製造方法においては、ＳｉＣで構成される基板７０の表面は、ジャスト面又は＜１−１００＞方向のオフ角が８度以下の面である。

また、本実施形態の半導体素子の製造方法においては、ＳｉＣで構成される基板７０の表面が、ＳｉＣ分子の積層方向の１周期分であるフルユニットの高さ又は半周期分であるハーフユニットの高さからなるステップで終端している。

以上により、エピタキシャル層７１が形成される基板７０の表面が平坦度の高いものになるので、エピタキシャル層７１の平坦度を向上させることができ、より高品質な半導体素子を製造することができる。

以上に本発明の実施形態を説明したが、上記の構成は更に以下のように変更することができる。

上記実施形態では、図６（ｅ）の工程で、カーボン層としてグラフェンで構成されるグラフェンキャップ８０を形成しているが、図６（ｅ）の工程を、グラフェンキャップ８０以外のカーボン層を形成する工程に変更することもできる。図１９（ａ）は、グラフェンではないカーボン膜（カーボン層）を形成した基板７０の表面の状態を示す顕微鏡写真である。図１９（ｂ）は、前記カーボン膜（図１９（ａ）のカーボン膜）を形成した基板７０の断面の状態を示す顕微鏡写真である。

図１９に示すように、カーボン膜を薄膜状にエピタキシャル層７１の表面に形成することによっても、カーボン薄膜によってＳｉＣ及びＳｉのエピタキシャル層７１からの昇華を防止できる。カーボン薄膜をエピタキシャル層７１に形成する方法としては、例えば、化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法、有機レジスト法、又は電子サイクロトロン共鳴スパッタ法等の公知の技術を採用することができる。これによっても、エピタキシャル層の表面にカーボン膜を効率的に形成することができる。

また、上記実施形態において、図５（ａ）のエピタキシャル層７１を形成する工程では、窒素を不純物としてｎ型のエピタキシャル層を形成したが、Ｐ（リン）を用いてもよいし、ＡｌやＢを不純物としてｐ型のエピタキシャル層を形成してもよい。

また、上記実施形態では、図５（ａ）のエピタキシャル層７１を形成する工程で、準安定溶媒エピタキシー法を用いたが（図７を参照）、他の方法でエピタキシャル層７１を形成することもできる。例えば、基板７０の表面のオフ角を利用してステップフロー制御によってエピタキシャル層を形成するＣＶＤ法をエピタキシャル層形成工程に採用することができる。この場合、基板７０の表面は、＜１１−２０＞方向のオフ角が４度から８度の範囲であるか、または＜１−１００＞方向のオフ角が４度から８度の範囲であることが好ましい。また、ステップフロー制御の際は、１２００℃以上１６００℃以下の温度範囲で所定時間加熱することが好ましい。このように、ＳｉＣで構成される基板７０の表面の高オフ角を利用することで、エピタキシャル層を形成することもできる。

また、上記実施形態から、エピタキシャル層形成工程（図５（ａ））を省略し、基板７０にイオンを注入して半導体素子を製造するように変更することもできる。

また、グラフェンキャップ８０を除去するグラフェン層除去工程（図６（ｇ））を省略し、グラフェンキャップ８０が表面に形成された状態の半導体素子を製造するように変更することもできる。この場合、基板の表面が高品質のグラフェン半導体となるので、優れた高速伝導性能を有する半導体素子を製造することができる。

また、上記実施形態では図５（ｂ）のイオン注入工程においてＡｌを注入していたが、Ｂでもよいし、ｎ型領域を形成する場合は窒素やＰ（リン）を注入してもよい。

２ 坩堝（収容容器）
７０ 基板
７１ エピタキシャル層
７２ イオン注入部分
８０ グラフェンキャップ

Claims (14)

1. 少なくとも表面がＳｉＣ層で構成される基板を用いた半導体素子の製造方法において、
   前記基板にイオンを注入するイオン注入工程と、
   前記イオン注入工程でイオンが注入された基板の表面にカーボン層を形成するカーボン層形成工程と、
   前記カーボン層が形成された基板を加熱してイオンを活性化させるイオン活性化工程と、
   前記イオン活性化工程が行われた前記基板を温度範囲が１５００℃以上２３００℃以下のＳｉ蒸気圧下で加熱することで前記カーボン層を除去するカーボン層除去工程と、
   を含むことを特徴とする半導体素子の製造方法。
2. 請求項１に記載の半導体素子の製造方法であって、
   前記イオン注入工程の前に、前記基板の前記ＳｉＣ層の表面に単結晶ＳｉＣのエピタキシャル層を形成するエピタキシャル層形成工程を含み、
   前記イオン注入工程では、前記基板の表面に形成されたエピタキシャル層にイオンを注入することを特徴とする半導体素子の製造方法。
3. 請求項１又は２に記載の半導体素子の製造方法であって、
   前記イオン注入工程でイオンが注入された前記基板を温度範囲が１５００℃以上２３００℃以下のＳｉ蒸気圧下で加熱して分子レベルで平坦化する平坦化工程を含むことを特徴とする半導体素子の製造方法。
4. 請求項１から３までの何れか一項に記載の半導体素子の製造方法であって、
   前記イオン活性化工程において、前記基板を温度範囲が１６００℃以上２３００℃以下で加熱することを特徴とする半導体素子の製造方法。
5. 請求項１から４までの何れか一項に記載の半導体素子の製造方法であって、
   前記カーボン層除去工程では、前記カーボン層が除去されるとともに、前記基板の表面が分子レベルで平坦化され、エッチングされることを特徴とする半導体素子の製造方法。
6. 請求項１から５までの何れか一項に記載の半導体素子の製造方法であって、
   前記カーボン層形成工程は、前記基板を温度範囲が１５００℃以上２３００℃以下の真空状態で加熱して前記基板の表面にグラフェン層を形成するグラフェン層形成工程であることを特徴とする半導体素子の製造方法。
7. 請求項６に記載の半導体素子の製造方法であって、
   前記グラフェン層形成工程では、１０^-4Ｐａ以下の減圧下の真空状態にしてグラフェン層を形成することを特徴とする半導体素子の製造方法。
8. 請求項１から５までの何れか一項に記載の半導体素子の製造方法であって、
   前記カーボン層形成工程では、化学的気相成長法、有機レジスト法、又は電子サイクロトロン共鳴スパッタ法によってカーボン層を形成することを特徴とする半導体素子の製造方法。
9. 請求項１から８までの何れか一項に記載の半導体素子の製造方法であって、
   前記ＳｉＣ層は、４Ｈ−ＳｉＣ単結晶又は６Ｈ−ＳｉＣ単結晶で構成されていることを特徴とする半導体素子の製造方法。
10. 請求項９に記載の半導体素子の製造方法であって、
    前記ＳｉＣ層の表面が（０００１）Ｓｉ面又は（０００−１）Ｃ面であることを特徴とする半導体素子の製造方法。
11. 請求項９又は１０に記載の半導体素子の製造方法であって、
    前記ＳｉＣ層の表面は、ジャスト面又は＜１１−２０＞方向のオフ角が８度以下の面であることを特徴とする半導体素子の製造方法。
12. 請求項９から１１までの何れか一項に記載の半導体素子の製造方法であって、
    前記ＳｉＣ層の表面は、ジャスト面又は＜１−１００＞方向のオフ角が８度以下の面であることを特徴とする半導体素子の製造方法。
13. 請求項９から１２までの何れか一項に記載の半導体素子の製造方法であって、
    前記ＳｉＣ層の表面が、ＳｉＣ分子の積層方向の１周期分であるフルユニットの高さ又は半周期分であるハーフユニットの高さからなるステップで終端していることを特徴とする半導体素子の製造方法。
14. 請求項６又は７に記載の半導体素子の製造方法であって、
    前記カーボン層除去工程を省略することにより、前記グラフェン層付きの半導体素子を得ることを特徴とする半導体素子の製造方法。