KR102084085B1 - 표면 조도가 개선된 반도체 제조 방법 및 그것을 이용하여 제조된 반도체 - Google Patents

표면 조도가 개선된 반도체 제조 방법 및 그것을 이용하여 제조된 반도체 Download PDF

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Abstract

본 발명은 반도체 제조 공정 중 이온 주입 및 열처리 과정에서 발생할 수 있는 표면 거칠기를 완화시킬 수 있는 반도체 제조 방법 및 이를 이용하여 제조된 반도체에 관한 것이다. 구체적으로 본 발명은, SiC 기판에 도펀트(dopant)를 주입(implant)하는 단계, 상기 도펀트가 주입된 SiC 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계, 및 상기 캡핑된 SiC 기판을 열처리 하는 단계, 및 상기 열처리된 SiC 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하는, 반도체 제조 방법에 관한 것이다.

Description

표면 조도가 개선된 반도체 제조 방법 및 그것을 이용하여 제조된 반도체{MANUFACTURING METHOD OF SEMICONDUCTOR WITH REDUCED SURFACE ROUGHNESS AND SEMICONDUCTOR MADE THEREOF}
본 발명은 도펀트를 도핑하는 반도체 제조 공정에서 발생할 수 있는 반도체 표면의 조도(거칠기)를 개선시킬 수 있는 제조 방법 및 이를 이용하여 제조된 반도체에 관한 것이다.
실리콘 카바이드(탄화규소, SiC) 전력 반도체 소자는 재료 고유의 물질적 특성이 우수하여, 고출력, 고효율 전력 변환 소자 분야에 있어서, 기존의 실리콘 등 타 반도체 소자에 비해 탁월한 장점을 갖는 소자로서 각광받고 있다.
실리콘 카바이드 전력 반도체 소자는 기존 실리콘 기반의 전력 반도체 소자에 비해 에너지 밴드 폭이 3배, 항복 전압 특성이 10배, 포화전자 속도가 2배, 열전도도 특성이 3배로 높아서, 고온, 고 전압에서의 소자 안정성이 우수하고 높은 동작 주파수에서의 동작이 가능하여 기존의 전기, 전자 시스템의 신뢰성을 향상시키고 전력 변환 효율을 높이며 시스템을 경량화시킬 수 있다.
실리콘 카바이드를 이용한 반도체 소자는 단일 n 타입 또는 p 타입 실리콘 카바이드 반도체를 활용하기도 하지만, 그 용도에 따라 실리콘 카바이드 반도체에 도펀트(불순물)을 주입하여 p 타입 및 n 타입 영역을 전체적으로 또는 국소화 영역으로 형성한다. 실리콘 카바이드 반도체에 p 타입 SiC 영역을 형성하기 위해서 알루미늄 혹은 붕소를 주입하고 n 타입 SiC 영역을 형성하기 위해서 질소를 주입(implant)하며, 실리콘 카바이드의 경도 때문에 확산 공정이 아닌, 고 전류 이온 주입 공정을 활용 해야한다. 이렇게 주입된 불순물을 활성화하기 위하여 고온(약 1500 ~ 1800 °C)에서 장시간 활성화 열처리(anneal) 공정을 진행하게 되는데, 이 경우 규소-규소 결합, 탄소-탄소 결합, 규소 혹은 탄소의 단글링 본드(dangling bond)가 형성되어 표면 조도(거칠기)가 높아진다.
이와 같이 표면에 형성된 결합들은 자유 전자를 포획하게 되고, 표면에 네거티브 차지(negative charge) 트랩을 형성하게 된다. 이렇게 트랩된 전자들은 자유 전자들을 쿨롱 분산시키는 산란중심 (scattering center)으로 작용하게 된다.
이러한 현상들에 의하여 반도체 계면 특성을 악화시키고, 제조된 반도체 소자의 특성에 바람직하지 않은 영향을 미치게 된다. 거칠기가 나빠진 표면은 누설 전류의 통로가 되어 반도체 소자의 특성을 악화시키는 것이다.
이러한 단점을 보완하기 위해서 현재는 활성화 열처리 공정 후, 질산 알루미 늄(AlN) 또는 경화된 포토 레지스터를 캡층으로 올린 이후, 수산화칼륨(KOH) 또는 산소 플라즈마 건식 에칭을 이용하여 상기 캡층을 제거하는데, 이 때 실리콘 카바이드의 표면에 습식 식각 손상, 플라즈마로 인한 손상이 발생하는 문제점이 있다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 도펀트 주입 공정 후 열처리 과정에서 발생할 수 있는 반도체 표면 조도를 최소화시킬 수 있는 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 반도체 기판에 도펀트(dopant)를 주입(implant)하는 단계, 상기 도펀트가 주입된 반도체 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계, 및 상기 캡핑된 반도체 기판을 열처리 하는 단계, 및 상기 열처리된 반도체 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하는, 반도체 제조 방법을 제공한다.
이때, 상기 도펀트는 질소, 인, 알루미늄 및 보론 중 적어도 하나를 포함할 수 있다.
그리고, 상기 열처리 단계는, 비활성 분위기에서 약 1500 ~ 1800 °C에서 약 30 ~ 60분 정도 이루어질 수 있다.
또한, 상기 반도체 기판은 에피텍셜층이 형성된 SiC 반도체 기판일 수 있다.
그리고, 상기 반도체는 실리콘 카바이드 MOSFET(SiC MOSFET)일 수 있다.
또한, 상기 또는 다른 목적을 달성하기 위해 본 발명의 다른 측면에 따르면, 상기 제조 방법으로 제조된 반도체를 제공한다.
본 발명에 따른 반도체 제조 방법 및 반도체의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 계면 특성이 완화된 반도체를 제공할 수 있다는 장점이 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 따른 반도체 제조 방법의 순서도를 도시하는 도면이다.
도 2는 본 발명의 일실시예에 따라 반도체 기판, 도 3은 본 발명의 일실시예에 따른 반도체 기판 상에 도펀트가 주입된 개념도를 도시하는 도면이다.
도 4는 본 발명의 일실시에에 따라 그래핀 옥사이드 분산액이 증착된 상태, 도 5는 증착된 그래핀 옥사이드 분산액이 환원되어 환원된 그래핀 옥사이드(reduced GO, r-GO) 층을 형성한 개념도를 도시하는 도면이다.
도 6은 본 발명의 일실시예에 따라 열처리 공정에 의해 주입된 도펀트가 활성화된 층을 도시하는 도면이다.
도 7은 본 발명의 일실시예에 따라 캡핑 제거 공정이 완료된 상태를 도시하는 도면이다.
도 8은 본 발명의 일실시예에 따른 제조 방법으로 형성된 반도체 표면과 대조군을 비교한 실험 결과이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
반도체 기판은 기판 상부에 형성될 반도체 영역과 실질적으로 반응하지 않으면서, 고온 하에 노출되어도 변형, 열화 등이 일어나지 않는 물질을 포함할 수 있으며, 통상적인 반도체 공정에서 사용되는 기판으로서, 예를 들어, 실리콘, 실리콘 산화물 (예: SiO2), 실리콘 질화물 (예: SiN), 실리콘 카바이드(SiC), 질화 반도체 (예: GaN), 금속 호일(metal foil, 예를 들면, 구리 호일, 알루미늄 호일, 니켈 호일, 팔라디움 호일, 스테인레스 스틸(stainless steel) 등), 금속 산화물, HOPG(Highly Ordered Pyrolytic Graphite), 헥사고날 보론 나이트라이드(Hexagonal Boron Nitride:h-BN), c-plane 사파이어 웨이퍼 (c-plane sapphire wafer), ZnS (Zinc Sulfide) 및 고분자 기판(polymer substrate)으로 이루어진 군으로부터 선택되는 하나 이상을 포함할 수 있으나, 바람직하게는, 실리콘 카바이드(SiC)일 수 있으며, 더욱 바람직하게는 육방정계(hexagonal) 구조의 실리콘 카바이드일 수 있다
상기 반도체 기판의 예시에서, 상기 금속 호일은, 알루미늄 호일과 같이 녹는 점이 높으면서 탄소 박막을 형성촉매로는 작용하지 않는 물질 또는 구리 및 니켈 호일처럼 탄소 박막 형성 촉매로도 작용할 수 있는 물질일 수 있다.
상기 반도체 기판의 예시에서, 상기 금속 산화물의 보다 구체적인 예로는, 알루미늄 산화물, 몰리브덴 산화물, 마그네슘 산화물, 인듐 틴 옥사이드 등일 수 있으나 이에 한정되는 것은 아니다.
상기 실리콘 카바이드는 실리콘과 탄소의 화합물로 공유결합과 부분적 이온 결합으로 이루어진 인공화합물로서, 기존에 범용으로 사용되는 실리콘에 비해 에너지 밴드폭이 3배, 항복 전압 특성이 10배, 포화 전자 속도가 2 배, 열전도도 특성이 3배로 높아서 실리콘에 비해 약 8배 높은 전압을 견딜 수 있고, 전류는 100배 정도 흘릴 수 있다.
또한, 상기 실리콘 카바이드는 간접 천이 반도체로서, 단결정 제조 기술이 다른 기판에 비해 간이한 편이며, GaN과 격자 부정합이 적고 열특성이 우수하여 GaN 박막을 성장시키는 기판으로 활용될 수도 있다.
상기 실리콘 카바이드의 결정 구조는 1000 ℃ 내지 2700 ℃ 이상의 영역에 걸쳐 결정 구조가 다른 상이 존재할 수 있으며, 대표적인 안정상으로는 3C(Cubic), 4H(Hexagonal), 6H(Hexagonal), 15R(Rhombohedral) 등이며, 이외에도 200 여종이 넘는 동질 이상형이 존재하지만, 대형의 단결정 성장이 가능한 안정상으로 존재할 수 있는 다형으로서 바람직하게는 4단 육방정계(4H, 4층 육방정계) 구조일 수 있다.
상기 반도체 기판은 서로 다른 1 이상의 물질의 혼합물로 이루어진 단일층일 수도 있고, 서로 다른 2 이상의 물질로 이루어진 개별 층들이 적층된 다층 구조일 수도 있다.
본 발명의 일 실시예에 따를 때, 도펀트(불순물)가 주입된 실리콘 카바이드(SiC) 반도체 영역은, p 타입 반전 영역인 것일 수 있다.
상기 반도체 영역은, 실리콘 카바이드 기판에 용도에 따라 불순물을 주입하여, p 타입, n 타입을 전체적으로 혹은 국소적으로 형성시키는 것을 의미하며, p 타입 반전 또는 n 타입인 것일 수 있다.
본 발명의 일 실시예에는 반도체의 SiC/SiO2 계면 전하 포획 밀도를 감소시키기 위한 제조 방법이다. 상기 전하 포획 밀도의 감소는, 소자의 표면 누설 전류를 감소시켜서 소자 저항을 개선시킬 수 있다.
본 발명의 일 실시예에 따를 때, 상기 불순물은, 질소(N), 인(P), 붕소(B) 및 알루미늄(Al) 중 적어도 하나를 포함하는 것일 수 있다.
상기 p 타입 실리콘 카바이드 반도체 영역은, 실리콘 카바이드 반도체에 불순물인 알루미늄 또는 붕소, 바람직하게는 붕소를 주입한 것일 수 있으며, 상기 n 타입 실리콘 카바이드 반도체 영역은, 불순물로서, 질소를 주입한 것일 수 있다.
상기 붕소를 주입한 p 타입 실리콘 카바이드 반도체 영역은, 정공(hole)에 의해 전류가 흐르므로 정공이 메이저 캐리어가 되고, 자유 전자가 마이너 캐리어가 되는 것으로써, 붕소 원자량을 증가시키면 정공이 증가할 수 있다.
상기 불순물은, 고온 이온 임플란터를 활용하여 주입할 수 있으며, 불순물 주입시 불순물 농도와 주변 온도, 주입 에너지는 최종적으로 요구되는 p 타입 반전 영역의 두께와 농도에 맞게 조절할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 제조 방법의 순서도를 도시하는 도면이다. 도 2는 본 발명의 일실시예에 따라 반도체 기판, 도 3은 본 발명의 일실시예에 따른 반도체 기판 상에 도펀트가 주입된 개념도를 도시하는 도면이다.
도 4는 본 발명의 일실시에에 따라 그래핀 옥사이드 분산액이 증착된 상태, 도 5는 증착된 그래핀 옥사이드 분산액이 환원되어 환원된 그래핀 옥사이드(reduced GO, r-GO) 층을 형성한 개념도를 도시하는 도면이다.
도 6은 본 발명의 일실시예에 따라 열처리 공정에 의해 주입된 도펀트가 활성화된 층을 도시하는 도면이다.
도 7은 본 발명의 일실시예에 따라 캡핑 제거 공정이 완료된 상태를 도시하는 도면이다.
이하에서는, 도 1의 순서도 및 도 2 내지 도 7의 개념도를 함께 참조하여 설명한다.
도시된 도면을 참조하면, 에피택셜 층이 형성된 SiC 기판(201) 상에 도펀트(이온) 주입(implant) 공정(S101, 도 2 -> 도 3)이 이루어진다. 도 3을 참조하면, 불순물이 주입 후 활성화 되지 않은 SiC 우물 영역(301)이 도시된다.
n+-SiC를 위한 도펀트로는 질소 또는 인, p-body SiC를 위한 도펀트로는 알루미늄이나 붕소, p+-SiC를 위한 도펀트로는 알루미늄이 있을 수 있다.
이와 같이 주입된 도펀트 영역(301)의 활성화를 위해서는 비활성 분위기에서 약 1500 ~ 1800 °C에서 약 30 ~ 60분 정도 열처리(S103 단계)해야 한다.
하지만, 이러한 열처리 공정을 거치고 나면, 표면에 원자들끼리 결합을 형성하거나 단글링 본드(dangling bond)를 형성하게 된다. 표면의 규소-규소 결합에 의해서 비정실 실리콘층이 형성되거나, 탄소-탄소 결합에 의해서 탄소 클러스터가 형성된다. 이렇게 형성되는 결합에 의해서 표면 거칠기가 상당히 나빠질 수 있으며, 이렇게 표면 거칠기가 안좋아진 상태를 표면 상태(surface state)라고 부른다.
표면에 원하지 않은 규소-규소 결합, 탄소-탄소 결합이나 단글링 본드가 형성되면, 이러한 결합이 전자를 포획하게 된다. 포획된 전자들은 표면에 네거티브 차지를 형성하게 되고, 자유전자들에 쿨롱 힘을 작용하여 산란중심(scattering center)으로 역할하게 되어 결국, 소스로부터 드레인으로 흐르는 전류를 감소시킨다. 즉, 온 저항이 증가한다는 의미이다.
따라서, 본 발명에서는, S103 단계의 열처리를 하기 전에 S102 단계의 캡핑(Capping) 공정을 추가하여, 위와 같이 안좋은 표면 상태의 형성을 최소화시키도록 제안하는 것이다.
상술한 규소-규소 결합, 탄소-탄소 결합 및 단글링 본드의 형성은 결국 표면에 위치하는 원자들이 고온에서 서로 결합하기 때문에 발생한다고 예상해 볼 수 있다. 따라서, 본 발명의 발명가(들)은, 열처리 되는 동안 다른 물질을 표면의 원자들과 대체하여(alternatively) 결합시켜 서로 결합되지 않도록 예방하고, 열처리 후 그 결합된 물질들을 제거하고자 하는 것이다.
육방정계 구조의 SiC 기판에서는 이에 정확하게 매칭될 수 있는 구조의 물질로 캡핑할 경우, 가장 효과적으로 표면의 원자들과 결합될 수 있을 것이다. 이를 위하여 본 발명의 일실시예에서는, 이러한 구조로 2차원의 벌집격자(honeycomb lattice) 구조의 물질을 이용하도록 제안하는 것이다. 왜냐하면, 육방정계 구조의 상면과 상기 벌집격자 구조의 물질이 1:1로 매칭될 수 있기 때문이다.
이를 위하여 본 발명의 일실시예에 따른 캡핑 단계는, 상기 도펀트가 주입된 기판 상에 그래핀 옥사이드(Graphene Oxide, GO) 분산액(도 4의 401)을 증착시키는 단계 및 증착된 그래핀 옥사이드 층을 환원(도 4의 401 -> 도 5의 402)시키는 단계를 포함하도록 제안한다. 도 5를 참조하면, 그래핀 옥사이드 분산액이 환원되어, 환원된 그래핀 옥사이드(402)를 형성하고 있음을 확인할 수 있다.
상기 분산액을 증착시키는 단계는, 바람직하게 스프레이 코팅 공정을 통하여 이루어질 수 있다.
이와 같이 환원된 그래핀 옥사이드 층은, 벌집격자 구조로 형성되어 육방정계 구조의 SiC 기판 표면의 원자들과 1:1 매칭될 수 있기 때문에, 표면 상태를 상당히 개선시킬 수 있다는 장점이 있다. 더 나아가, 분산액 증착 방식으로 캡핑할 수 있어, 대면적으로 캡핑을 위한 r-GO 층을 형성하여 보다 넓은 영역의 표면을 손쉽게 개선시킬 수 있다.
추가적으로, 이하에서 후술하겠지만, HF와 DI 솔루션을 통하여 캡핑 층을 효과적이고 간단하게 제거가 가능하다는 장점 역시 존재한다.
특히, 본 발명의 일실시예에서 상기 그래핀 옥사이드 층을 환원시키는 단계는, 약 700 °C 수소 분위기에서 약 5분 가량 이루어질 수 있다.
그 후 상술한 103 단계의 열처리(annealing) 공정이 이루어질 수 있다. 열처리 공정이 이루어지면, 도 5의 도펀트(불순물)가 활성화 되지 않은 SiC 우물 영역(301)이 도 6의 활성화된 SiC 우물 영역(302)로 바뀔 수 있을 것이다.
다시 도 1로 복귀하여, 열처리가 이루어진 S103 단계 후에 캡핑(402, r-GO 층)을 제거(S104 단계)하여 표면 거칠기가 개선된 SiC 기판을 얻을 수 있다.
열처리 과정을 위하여 높은 온도가 유지되더라도 SiC 기판 표면에 원자들은 캡핑 층과 강하게 결합되어 있기 때문에, 표면에 위치한 원자들 서로 간에 결합되지 않을 것이다. 열처리 과정이 끝난 후 캡핑층을 제거할 경우, 표면에 위치한 원자들은 서로 결합되지 않은 상태로 유지될 수 있어 표면에 거칠기가 개선될 수 있는 것이다.
더 나아가 본 발명의 일실시예에 따른 S104 단계는, 불화수소(HF)와 초순수(De-Ionized Water)를 1:6으로 혼합한 솔루션으로 5~10분 가량 적용하여 상기 캡핑(402, r-GO 층)을 제거시키도록 제안한다. 이때, 상기 1:6의 비율은 바람직한 비율일 뿐, 본 발명이 이러한 비율에 한정되는 것은 아니다.
도 8은 본 발명의 일실시예에 따른 제조 방법으로 형성된 반도체 표면과 대조군을 비교한 실험 결과이다.
도 8의 실험에서는 AFM(Atomic Force Microscopy) 2D 이미지, AFM(Atomic Force Microscopy) 3D 이미지 및 고해상도 SEM(High-resolution Scanning Electron Microscopy) 이미지를 서로 비교하였다.
r-GO 캡핑 레이어를 적용하지 않은 기존 반도체 표면은 위 세 개 이미지이고, r-GO 캡핑 레이어를 적용하여 제조된 본 발명의 일실시예에 따른 반도체 표면은 아래 세 개의 이미지이다.
AFM 이미지로부터 표면 거칠기 (rms)를 추출한 결과, r-GO 유무에 따라 약 10 배의 거칠기 개선 효과가 확인되었으며, 이러한 개선 효과는 고해상 SEM 이미지(가장 우측의 위아래 이미지 비교)에서 명확하게 확인 가능(배율 x 10,000)하다.
이상으로 본 발명에 따른 SiC MOSFET 제조 방법 및 이를 이용한 SiC MOSFET의 실시예를 실시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 특허청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 특허청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.

Claims (6)

  1. 반도체 기판에 도펀트(dopant)를 주입(implant)하는 단계;
    상기 도펀트가 주입된 반도체 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계; 및
    상기 캡핑된 반도체 기판을 열처리 하는 단계; 및
    상기 열처리된 반도체 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하되,
    상기 캡핑하는 단계는 상기 2차원 벌집격자 구조가 환원된 그래핀 옥사이드(r-GO, reduced-Graphene Oxide)가 되도록,
    상기 도펀트가 주입된 반도체 기판 상에 그래핀 옥사이드 분산액을 증착시키는 단계; 및
    상기 증착된 그래핀 옥사이드 분산액을 환원시키는 단계를 포함하고,
    상기 제거하는 단계는,
    불화수소(HF)와 초순수(De-Ionized Water)를 포함하는 솔루션으로 상기 2차원 벌집격자 구조의 물질을 제거시키는 것을 특징으로 하는,
    반도체 제조 방법.
  2. 제 1 항에 있어서,
    상기 도펀트는 질소, 인, 알루미늄 및 보론 중 적어도 하나인 것을 특징으로 하는,
    반도체 제조 방법.
  3. 제 1 항에 있어서,
    상기 열처리 단계는, 비활성 분위기에서 1500 ~ 1800 °C에서 30 ~ 60분 정도 이루어지는 것을 특징으로 하는,
    반도체 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판은 에피텍셜층이 형성된 SiC 반도체 기판인 것을 특징으로 하는,
    반도체 제조 방법
  5. 제 1 항에 있어서,
    상기 반도체는 실리콘 카바이드 MOSFET(SiC MOSFET)인 것을 특징으로 하는
    반도체 제조 방법.
  6. 삭제
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* Cited by examiner, † Cited by third party
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JP2011233780A (ja) * 2010-04-28 2011-11-17 Kwansei Gakuin Univ 半導体素子の製造方法
KR20160057522A (ko) * 2014-11-13 2016-05-24 포항공과대학교 산학협력단 탄화규소 반도체 소자의 제조 방법

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