JP2005236160A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 トレンチ内のボイドの発生を抑制し，信頼性が高い半導体装置の製造方法を提供すること。
【解決手段】 まず，Ｎ⁺ ソース領域３１およびＰ^- ボディ領域４１を貫通してその底部がＮ^- ドリフト領域１２にまで到達するゲートトレンチ２０を形成する。次に，ゲート酸化膜２１を形成した後，そのゲート酸化膜２１上に多結晶のシリコン膜２２１Ｐを形成する（Ｄ）。次に，シリコン膜２２１Ｐ上に非晶質のシリコン膜２２２Ａを形成し，ゲートトレンチ２０内部を充填する（Ｅ）。次に，活性化アニール処理を行うことで，シリコン膜２２１Ｐとシリコン膜２２２Ａとを一体化させ，ゲートトレンチ２０内に多結晶のシリコン層２２Ｐを形成する（Ｆ）。
【選択図】 図３

Description

本発明は，トレンチ型電極構造を有する半導体装置およびその製造方法に関する。さらに詳細には，トレンチ内部のボイドの発生を抑制し，素子の信頼性が高い半導体装置およびその製造方法に関するものである。

従来から，パワーデバイス用の半導体装置として，トレンチ型ゲート電極構造を有する半導体装置が提案されている。この半導体装置のゲート電極は，例えば次の手順で製造される。まず，ドライエッチング等によりトレンチを形成する。そして，そのトレンチの壁面に熱酸化処理による酸化膜を形成する。これがゲート絶縁膜となる。

次に，ゲート絶縁膜が形成されたトレンチ内にシリコン膜を成膜する。この工程では，リン等を含む混合ガスを原料とし，ＣＶＤ法にて不純物を含んだ状態のシリコン膜を形成する。例えば，ＳｉＨ₄ とＰＨ₃ とを含む混合ガスが利用される。このとき，ＳｉＨ₄ の流量は，１６００ｓｃｃｍ（standard cubic centimeter per minute），ＰＨ₃ の流量は，３５ｓｃｃｍである。そして，圧力が１００Ｐａ，成膜温度が５３０℃の条件下で成膜する。このように成膜温度が低温（６００℃以下）となる条件にて形成されるシリコン膜は非晶質（アモルファス）となる。

次に，その半導体基板に対してアニール処理を行う。具体的には，Ｎ₂ もしくはＯ₂ の雰囲気中，８５０℃〜９５０℃の範囲内の温度で，活性化アニール処理を３０分程度行う。この活性化アニール処理により，非晶質であったシリコン膜が多結晶となる。この熱処理後の多結晶シリコンがゲート電極となる。

なお，成膜温度を６００℃以上とすると成膜直後から多結晶のシリコン膜を形成することができる。しかし，多結晶のシリコン膜は非晶質のシリコン膜と比べて不純物濃度が低く，ゲート電極の高抵抗化を招いてしまう。そのため，不純物濃度を高くする，すなわちゲート電極の低抵抗化を図るためには，成膜温度を５３０〜５８０℃の範囲内として一旦非晶質のシリコン膜を成膜し，その後のアニール処理にて多結晶化させている。

この他，トレンチの内部を多結晶シリコンで充填する方法としては，例えば特許文献１に開示された方法がある。この方法では，まず，不純物を含まない第１の多結晶シリコン膜を形成する。その後，雰囲気中に不純物を添加した混合ガスを利用し，不純物を含んだ状態の第２の多結晶シリコン膜を形成する。その後，熱処理により第２の多結晶シリコン膜内の不純物を第１の多結晶シリコン膜内に拡散させる。これにより，特許文献１では，信頼性が高い半導体装置を形成することができるとしている。
特開２００２−１４１３０４号公報

しかしながら，先に述べた従来の半導体装置の製造方法には次のような問題があった。すなわち，活性化アニール処理後，図５に示すようにゲート絶縁膜２１とゲート電極２２との界面近辺にボイドが発生してしまう。このボイドは次のような理由により発生すると考えられる。すなわち，活性化アニール処理により非晶質のシリコン膜が多結晶に相変化する。この変化は一種の固相成長であり，非晶質のシリコン膜の結晶流動と膜収縮を伴う。このとき，特に密着性が悪いゲート絶縁膜２１とゲート電極２２との界面において膜剥がれが生じる。これにより，サイズが数１０ｎｍ程度のボイドが発生してしまうと考えられる。そして，ゲート絶縁膜２１とゲート電極２２との界面に発生したボイドは，閾値電圧，オン電圧等のゲート特性を低下させる要因となる。

これに対して，特許文献１に開示された製造方法では，およそ０．５ｎｍ／ｓｅｃの速度で多結晶のシリコン膜を成膜している。これにより，特許文献１では，トレンチ内の埋め込み性が向上し，ボイドの発生が抑制されるとしている。しかしながら，この製造方法では成膜速度があまりにも低速であるため，成膜工程における処理時間の増大を招いていしまう。

本発明は，前記した従来の半導体装置の製造方法が有する問題点を解決するためになされたものである。すなわちその課題とするところは，トレンチ内のボイドの発生を抑制し，信頼性が高い半導体装置およびその製造方法を提供することにある。

この課題の解決を目的としてなされた半導体装置の製造方法は，トレンチ型電極構造を有する半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の壁面に絶縁膜を形成する絶縁膜形成工程と，絶縁膜形成工程にて絶縁膜を形成した後に，その絶縁膜上に多結晶の第１のシリコン膜を形成する第１シリコン膜形成工程と，第１シリコン膜形成工程にて第１のシリコン膜を形成した後に，その第１のシリコン膜上に非晶質の第２のシリコン膜を形成する第２シリコン膜形成工程と，第２シリコン膜形成工程にて非晶質の第２のシリコン膜を形成した後に，その第２シリコン膜を多結晶化する多結晶化工程を含んでいる。

すなわち，本発明の半導体装置の製造方法では，トレンチ部を形成し，そのトレンチ部の壁面に絶縁膜を形成している。その後，第１シリコン膜形成工程にてそのトレンチ部内に多結晶の第１のシリコン膜を形成している。この第１のシリコン膜は，トレンチ部内を完全には充填しないように成膜される。すなわち，第１のシリコン膜の膜厚がトレンチ部の開口部の幅の半分の長さよりも薄くなるように形成される。その後，第２シリコン膜形成工程にて第１のシリコン膜上に非晶質の第２のシリコン膜を形成し，トレンチ部を完全に充填している。その後，非晶質の第２のシリコン膜を多結晶化することで，第１のシリコン膜と第２のシリコン膜とを一体化させている。これにより，多結晶のトレンチ型電極が形成される。

この半導体装置の製造方法では，多結晶化工程にて第１のシリコン膜と第２のシリコン膜とを一体化させている。具体的には，活性化アニール処理等を行うことで，多結晶シリコンのトレンチ電極を形成している。このとき，第１のシリコン膜は元々多結晶であるため，その構造に変化がなく膜収縮を殆ど伴わない。すなわち，第１のシリコン膜が絶縁膜に対する接着層として機能することとなる。従って，第２のシリコン膜を多結晶化する際に生じるボイド，特にトレンチ部内のシリコン膜（トレンチ電極）と絶縁膜との界面に生じるボイドが抑制される。

また，多結晶化工程にて第１のシリコン膜と第２のシリコン膜とが一体化することで，トレンチ部内が多結晶シリコンで充填される。これにより，トレンチ部内のシリコン膜，すなわちトレンチ型電極の低抵抗化が図られる。

なお，第１シリコン膜形成工程にて形成される第１のシリコン膜は，その膜厚が厚いほどボイド抑制の効果が顕著になる。ただし，第１のシリコン膜は，多結晶であるが故に不純物濃度を高くすることが困難である。そのため，必要以上に膜厚を厚くするとトレンチ電極の高抵抗化を招いてしまう。そのため，その膜厚は，トレンチ電極に必要な比抵抗との兼ね合いで決定される。

また，第２シリコン膜形成工程では，不純物を添加しつつ第２のシリコン膜を成膜することとするとよりよい。これにより，不純物濃度が高い第２のシリコン膜を形成することができる。そして，その後の多結晶化工程中のアニール処理にて，第１のシリコン膜にその不純物が拡散される。そのため，多結晶化工程にて一体化された多結晶シリコンは，不純物濃度が高い。また，その濃度も均一化される。よって，トレンチ型電極の低抵抗化が図られる。

また，本発明の半導体装置は，トレンチ型電極構造を有する半導体装置であって，半導体基板の表面に位置するトレンチ部と，トレンチ部の壁面に位置する絶縁膜と，絶縁膜上に位置する多結晶の第１のシリコン膜と，第１のシリコン膜上に位置し，非晶質のシリコン膜を多結晶化した第２のシリコン膜とを備えるものである。本発明の半導体装置では，非晶質であった第２のシリコン膜を多結晶化して第１のシリコン膜と一体化させている。その際，第１のシリコン膜は多結晶であるため，その構造に変化がなく膜収縮を殆ど伴わない。そのため，第１のシリコン膜と第２のシリコン膜との界面に生じるボイドや，第１のシリコン膜と絶縁膜との界面に生じるボイドが抑制される。なお，第１のシリコン膜と第２のシリコン膜との継ぎ目は，ＴＥＭ（透過型電子顕微鏡）等によって観測することができる。

また，本発明の半導体装置の第２のシリコン膜は，第１のシリコン膜と比較して不純物濃度が高いこととするとよりよい。また，第１のシリコン膜の膜厚は，トレンチ部の開口部の半分の長さよりも薄いこととするとよりよい。

本発明によれば，トレンチ部内に多結晶の第１のシリコン膜と非晶質の第２のシリコン膜とを形成している。この第１のシリコン膜が絶縁膜に対する接着層として機能し，第１のシリコン膜と絶縁膜との界面におけるボイドが抑制される。従って，トレンチ内のボイドの発生が抑制され，信頼性が高い半導体装置およびその製造方法が実現される。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，トレンチ型ゲートへの電圧印加により，ドレイン−ソース間の導通をコントロールするトレンチゲート型パワーＭＯＳに本発明を適用したものである。

［第１の形態］
第１の形態に係る半導体装置１００は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。

半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ⁺ ソース領域３１が設けられている。一方，下面側にはＮ⁺ ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。また，半導体基板の上面側の一部を掘り込むことによりＮ⁺ ソース領域３１およびＰ^- ボディ領域４１を貫通するゲートトレンチが形成されている。また，ゲートトレンチの内部には，多結晶シリコンのゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチの壁面に形成されているゲート絶縁膜２１を介して，Ｎ⁺ ソース領域３１およびＰ^- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２１によりＮ⁺ ソース領域３１およびＰ^- ボディ領域４１から絶縁されている。

このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ^- ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ ソース領域３１とＮ⁺ ドレイン領域１１との間の導通をコントロールしている。

次に，図１に示した半導体装置１００の製造プロセスについて，図２および図３を基に説明する。まず，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型シリコン層をエピタキシャル成長により形成する。このＮ^- 型シリコン層（エピタキシャル層）は，Ｎ^- ドリフト領域１２，Ｐ^- ボディ領域４１，Ｎ⁺ ソース領域３１の各領域となる部分である。そして，その後のイオン注入や熱拡散処理等によりＰ^- ボディ領域４１およびＮ⁺ ソース領域３１が形成される。これにより，図２（Ａ）に示すようにＮ⁺ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。

次に，図２（Ｂ）に示すようにドライエッチングによりＮ⁺ ソース領域３１およびＰ^- ボディ領域４１を貫通してその底部がＮ^- ドリフト領域１２にまで到達するゲートトレンチ２０を形成する。なお，ゲートトレンチ２０を形成した後，ゲートトレンチ２０の側壁に対して犠牲酸化処理およびＣＤＥを行ってもよい。この処理を行うと，ドライエッチングによるダメージを除去することができる。

次に，図２（Ｃ）に示すように半導体基板の上面およびゲートトレンチ２０の壁面に熱酸化処理により酸化膜２１を形成する。これがゲート酸化膜２１となる。

次に，図３（Ｄ）に示すようにゲート酸化膜２１上にシリコン膜を形成する。この工程では，リンを含む混合ガスを原料とし，ＣＶＤ法にてゲートトレンチ２０内部を完全には閉塞しない程度の膜厚のシリコン膜を形成する。例えば，ＳｉＨ₄ とＰＨ₃ とを含む混合ガスが利用される。このとき，ＳｉＨ₄ の流量を３３０ｓｃｃｍ，ＰＨ₃ の流量を５０ｓｃｃｍとする。そして，圧力が２７Ｐａ，成膜温度が６２０℃の条件下で，膜厚が１０ｎｍ〜１００ｎｍ程度となるように成膜する。このときの成膜速度は，およそ１０．０ｎｍ／ｓｅｃである。この工程では，成膜温度が６００℃以上であるため，多結晶のシリコン膜（以下，「シリコン膜２２１Ｐ」とする）が形成される。シリコン膜２２１Ｐには不純物としてリンがドープされるが，その濃度は低い。

次に，図３（Ｅ）に示すようにシリコン２２１Ｐ上に非晶質のシリコン膜（以下，「シリコン膜２２２Ａ」とする）を形成する。この工程でもリンを含む混合ガスを原料とし，ＣＶＤ法にてゲートトレンチ２０内部を充填するようにシリコン膜を形成する。例えば，ＳｉＨ₄ の流量を１６０００ｓｃｃｍ，ＰＨ₃ の流量を３５ｓｃｃｍとする。そして，圧力が１００Ｐａ，成膜温度が５３０℃の条件下で，ゲートトレンチ２０を充填するように成膜する。このときの成膜速度は，およそ２．０ｎｍ／ｓｅｃである。この工程では，成膜温度が６００℃以下である。また，非晶質のシリコン膜２２２Ａには多結晶のシリコン膜２２１Ｐと比較して多くのリンがドープされる。そのため，シリコン膜２２２Ａの不純物濃度は高い。

次に，活性化アニール処理を行う。具体的には，Ｏ₂ の雰囲気中，８５０℃〜９５０℃の範囲内の温度により，３０分程度の時間，活性化アニール処理を行う。これにより，シリコン膜２２２Ａが多結晶化する。すなわち，図３（Ｆ）に示すようにシリコン膜２２１Ｐとシリコン膜２２２Ａとが一体化し，ゲートトレンチ２０内部が全体にわたって多結晶のシリコン層（以下，「シリコン層２２Ｐ」とする）となる。また，シリコン膜２２２Ａ中のリンがシリコン膜２２１Ｐに拡散し，ゲートトレンチ２０内部のリン濃度が均一になる。これにより，低抵抗のゲート電極が形成される。なお，活性化アニール処理後，ポリシリコンの継ぎ目をＴＥＭ（透過型電子顕微鏡）等によって観測することができる。最後に，上面に堆積した多結晶シリコン等に対してエッチングを行い，その後ソース電極およびドレイン電極を形成することにより，図１に示すようなトレンチ型ゲート電極を備えた半導体装置，すなわち半導体装置１００が作製される。

本形態の製造方法は，一旦，ゲートトレンチ２０内部を完全には閉塞しない多結晶のシリコン膜２２１Ｐを形成することにより次のような特性を有する。ゲート酸化膜２１と接するシリコン膜２２１Ｐは，活性化アニール処理後も多結晶のままである。すなわち，シリコン膜２２１Ｐは，活性化アニール処理の前後においてその構造が殆ど変化しない。そのため，膜収縮等の影響は小さい。このシリコン膜２２１Ｐがゲート酸化膜２１に対する接着層として機能するため，活性化アニール処理後のシリコン層２２Ｐとゲート酸化膜２１との界面におけるボイドの発生が抑制される。従って，本形態の製造方法にて製造される半導体装置１００のゲート特性の信頼性は高い。

なお，ボイドの発生を抑制するために必要なシリコン膜２２１Ｐの膜厚は１０ｎｍ以上であり，その膜厚が厚いほどボイド抑制の効果が顕著になる。ただし，シリコン膜２２１Ｐは，シリコン膜２２２Ａよりも不純物濃度が低いため，必要以上に膜厚を厚くするとゲート電極２２の高抵抗化を招いてしまう。そのため，シリコン膜２２１Ｐの膜厚は，ゲート電極２２に必要な比抵抗との兼ね合いで決定される。具体的には，２５ｎｍ〜１００ｎｍの範囲内の膜厚であることが好ましい。

また，シリコン膜２２１Ｐは，不純物を含んでいなくてもボイドの抑制の効果は発揮される。ただし，この場合もシリコン膜２２１Ｐの膜厚を必要以上に厚くすると，シリコン膜２２２Ａと一体化させたシリコン層２２Ｐ（ゲート電極２２）の高抵抗化を招いていしまう。そのため，シリコン膜２２１Ｐの膜厚は，ゲート電極２２に必要な比抵抗との兼ね合いで決定される。

以上詳細に説明したように第１の形態の製造方法では，ゲート酸化膜２１上にゲートトレンチ２０内を完全に充填しない程度に多結晶のシリコン膜２２１Ｐを形成することとしている。その後，ゲートトレンチ２０内を充填するように非晶質のシリコン膜２２２Ａを形成することとしている。そして，ゲートトレンチ２０を充填した後，活性化アニール処理を行うことでシリコン膜２２１Ｐとシリコン膜２２２Ａとが一体化した多結晶のシリコン層（ゲート電極）２２Ｐを形成することとしている。このシリコン膜２２２Ａの多結晶化の際，シリコン膜２２１Ｐがゲート酸化膜２１に対する接着層として機能するため，シリコン膜２２１Ｐとシリコン膜２２２Ａとが一体化した後のシリコン層２２Ｐとゲート酸化膜２１との界面におけるボイドが抑制される。また，各シリコン膜の成膜速度はおよそ２．０ｎｍ／ｓｅｃであり，特許文献１に開示された製造方法と比較して十分に速い。よって，スループットの問題は生じない。従って，トレンチ内のボイドの発生を抑制し，信頼性が高い半導体装置およびその製造方法が実現されている。

［第２の形態］
以下，第２の形態の製造方法について，図４を基に説明する。第２の形態では，ゲート酸化膜２１との接着層として機能するシリコン膜を，一旦非晶質となるように形成し，その後の活性化アニール処理等によって多結晶化する。この点，始めから多結晶のシリコン膜２２１Ｐを形成した第１の形態と異なる。なお，本形態の製造方法では，まず，図２で示した工程を行う。そのため，図２（Ｃ）で示したようにゲートトレンチ２０の側壁に酸化膜２１が形成された段階から説明する。

次に，図４（Ｄ）に示すようにゲート酸化膜２１上に非晶質のシリコン膜（以下，「シリコン膜２２３Ａ」とする）を形成する。この工程では，リンを含む混合ガスを原料とし，ＣＶＤ法にてゲートトレンチ２０内部を完全には閉塞しない程度の膜厚のシリコン膜を形成する。例えば，ＳｉＨ₄ の流量を１６０００ｓｃｃｍ，ＰＨ₃ の流量を３５ｓｃｃｍとする。そして，圧力が１００Ｐａ，成膜温度が５３０℃の条件下で，膜厚が１０ｎｍ〜１００ｎｍ程度となるように成膜する。この工程では，成膜温度が６００℃以下である。そのため，シリコン膜２２３Ａは非晶質であり，その不純物濃度は高い。

次に，活性化アニール処理を行う。具体的には，Ｏ₂ の雰囲気中，８５０℃〜９５０℃の範囲内の温度により，３０分程度の時間，活性化アニール処理を行う。これにより，非晶質のシリコン膜２２３Ａが，図４（Ｅ）に示すように多結晶のシリコン膜（以下，「シリコン膜２２３Ｐ」とする）となる。なお，この段階では，ゲートトレンチ内が充填されていない。そのため，シリコン膜の多結晶化の際に膜収縮を伴ったとしても，ゲート酸化膜２１とシリコン膜２２３Ｐとの界面付近に殆どボイドは生じない。

次に，図４（Ｆ）に示すようにシリコン膜２２３Ｐ上に非晶質のシリコン膜（以下，「シリコン膜２２４Ａ」とする）を形成する。この工程でもリンを含む混合ガスを原料とし，ＣＶＤ法にてゲートトレンチ２０内部を充填するようにシリコン膜を形成する。例えば，ＳｉＨ₄ の流量を１６０００ｓｃｃｍ，ＰＨ₃ の流量を３５ｓｃｃｍとする。そして，圧力が１００Ｐａ，成膜温度が５３０℃の条件下で，ゲートトレンチ２０を充填するように成膜する。この工程では，成膜温度が６００℃以下である。

次に，活性化アニール処理を行う。具体的には，Ｏ₂ の雰囲気中，８５０℃〜９５０℃の範囲内の温度により，３０分程度の時間，活性化アニール処理を行う。これにより，シリコン膜２２４Ａが多結晶化する。すなわち，図４（Ｇ）に示すようにシリコン膜２２３Ｐとシリコン膜２２４Ａとが一体化し，ゲートトレンチ内部が全体にわたって多結晶のシリコン層が形成される。これにより，多結晶のゲート電極２２が形成される。上面に堆積した多結晶シリコン等に対してエッチングを行い，その後ソース電極およびドレイン電極を形成することにより，トレンチ型ゲート電極を備えた半導体装置が作製される。

以上詳細に説明したように第２の形態の製造方法では，ゲート酸化膜２１上に一旦非晶質のシリコン膜２２３Ａを形成し，その後の活性化アニール処理によりそのシリコン膜２２３Ａを多結晶化することとしている。そのため，不純物濃度が第１の形態のシリコン膜２２１Ｐと比較して高いシリコン膜２２３Ｐが形成される。その後，第１の形態と同様に非晶質のシリコン膜２２４Ａでゲートトレンチ内部を充填し，その後にそのシリコン膜２２４Ａを再度活性化アニール処理によって多結晶化している。すなわち，シリコン膜２２３Ｐとシリコン膜２２４Ａとを一体化させている。その一体化の際，第１の形態と同様にシリコン膜２２３Ｐがゲート酸化膜２１に対する接着層として機能するため，一体化後のシリコン層２２Ｐとゲート酸化膜２１との界面におけるボイドが抑制される。さらに，シリコン膜２２３Ｐの不純物濃度が高いため，一体化後のシリコン層２２Ｐは第１の形態のシリコン層２２Ｐと比較して低抵抗である。よって，トレンチ内のボイドの発生が抑制されるとともにゲート電極の高抵抗化が抑制された半導体装置およびその製造方法が実現されている。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２１については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。

また，本実施の形態では，ゲート電極２２にドープされる不純物としてリンを使用しているが，これに限るものではない。例えば，ヒ素，アンチモン，またはホウ素であってもよい。

なお，上述した本発明の実施形態には，特許請求の範囲に記載した発明以外にも，以下の付記に示すような発明が含まれる。

［付記１］トレンチ型電極構造を有する半導体装置の製造方法において，
半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の壁面に絶縁膜を形成する絶縁膜形成工程と，
前記絶縁膜形成工程にて絶縁膜を形成した後に，不純物を添加しつつ非晶質の第１のシリコン膜を形成し，その後に多結晶化することで多結晶の第１のシリコン膜を形成する第１シリコン膜形成工程と，
前記第１シリコン膜形成工程にて第１のシリコン膜を形成した後に，その第１のシリコン膜上に非晶質の第２のシリコン膜を形成する第２シリコン膜形成工程と，
前記第２シリコン膜形成工程にて非晶質の第２のシリコン膜を形成した後に，その第２シリコン膜を多結晶化する多結晶化工程を含むことを特徴とする半導体装置の製造方法。

［付記２］付記１に記載する半導体装置の製造方法において，
第１シリコン膜形成工程では，トレンチ部の開口部の幅の半分の長さよりも薄い膜厚となるように第１のシリコン膜を形成することを特徴とする半導体装置の製造方法。

実施の形態に係る半導体装置の構造を示す断面図である。 第１の形態に係る半導体装置の製造工程を示す図（その１）である。 第１の形態に係る半導体装置の製造工程を示す図（その２）である。 第２の形態に係る半導体装置の製造工程を示す図である。 従来の半導体装置の製造方法にて製造した半導体装置のゲート電極を示す断面図である。

符号の説明

２０ ゲートトレンチ（トレンチ部）
２１ ゲート酸化膜（絶縁膜）
２２ ゲート電極（トレンチ型電極）
２２１Ｐ 多結晶のシリコン膜（第１のシリコン膜）
２２２Ａ 非晶質のシリコン膜（第２のシリコン膜）
１００ 半導体装置

Claims (7)

1. トレンチ型電極構造を有する半導体装置の製造方法において，
   半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
   前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の壁面に絶縁膜を形成する絶縁膜形成工程と，
   前記絶縁膜形成工程にて絶縁膜を形成した後に，その絶縁膜上に多結晶の第１のシリコン膜を形成する第１シリコン膜形成工程と，
   前記第１シリコン膜形成工程にて第１のシリコン膜を形成した後に，その第１のシリコン膜上に非晶質の第２のシリコン膜を形成する第２シリコン膜形成工程と，
   前記第２シリコン膜形成工程にて非晶質の第２のシリコン膜を形成した後に，その第２シリコン膜を多結晶化する多結晶化工程を含むことを特徴とする半導体装置の製造方法。
2. 請求項１に記載する半導体装置の製造方法において，
   第２シリコン膜形成工程では，不純物を添加しつつ第２のシリコン膜を成膜することを特徴とする半導体装置の製造方法。
3. 請求項１または請求項２に記載する半導体装置の製造方法において，
   前記多結晶化工程では，活性化アニール処理を行うことを特徴とするとする半導体装置の製造方法。
4. 請求項１から請求項３のいずれか１つに記載する半導体装置の製造方法において，
   第１シリコン膜形成工程では，トレンチ部の開口部の幅の半分の長さよりも薄い膜厚となるように第１のシリコン膜を形成することを特徴とする半導体装置の製造方法。
5. トレンチ型電極構造を有する半導体装置において，
   半導体基板の表面に位置するトレンチ部と，
   前記トレンチ部の壁面に位置する絶縁膜と，
   前記絶縁膜上に位置する多結晶の第１のシリコン膜と，
   前記第１のシリコン膜上に位置し，非晶質のシリコン膜を多結晶化した第２のシリコン膜とを備えることを特徴とする半導体装置。
6. 請求項５に記載する半導体装置において，
   前記第２のシリコン膜は，前記第１のシリコン膜と比較して不純物濃度が高いことを特徴とする半導体装置。
7. 請求項５または請求項６に記載する半導体装置において，
   前記第１のシリコン膜の膜厚は，前記トレンチ部の開口部の半分の長さよりも薄いことを特徴とする半導体装置。

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