JP2007180310A - 半導体装置 - Google Patents

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Abstract

【課題】トレンチゲート型の半導体装置において、ゲート電極内に発生するボイドによるオン抵抗の増加、耐圧や破壊耐量の低下等の問題を生じさせることを効果的に防止する。
【解決手段】トレンチゲート型のＭＯＳトランジスタにおいて、トレンチ１５が形成され、このトレンチにゲート絶縁膜１６を介してゲート電極が埋め込まれる。ゲート電極は、ゲート絶縁膜１６に沿ってトレンチ１５内部に凹部を有するように形成される第１のゲート電極１７Ａと、この凹部側の表面に沿って形成される層間絶縁膜１８と、凹部を埋め込むように形成され第１のゲート電極１７と同一の材料からなる第２のゲート電極１９Ａとを有する。
【選択図】図２

Description

本発明は、半導体装置に関し、より詳しくはトレンチゲート型の半導体装置に関する。
低いオン抵抗を実現できるパワー半導体素子として、トレンチゲート型のＭＯＳトランジスタや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている。
このトレンチゲート型の例えばｎチャネル型ＭＯＳトランジスタでは、ｎ型ソース層からその下のｐ型ベース層を貫通するようにストライプ状又はメッシュ状のトレンチが形成される。このトレンチ壁面にゲート絶縁膜を介してポリシリコン等の導電膜が埋め込まれることにより、ゲート電極が形成される。このような構造によれば、ベース層表面に形成されたゲート絶縁膜を介してゲート電極が形成される所謂プレーナゲート型に比べ低オン抵抗のパワー半導体素子が得られる。
ただし、このようなトレンチゲート構造の場合、トレンチの底部のコーナー部に電界集中が起きやすく、これが素子耐圧の低下の原因となるという問題があった。微細化の進展のため、トレンチの幅が小さくなると、トレンチコーナー部の曲率半径が一層小さくなり、トレンチ底部のコーナー部への電界集中の度合が高くなる。また、トレンチコーナー部の曲率半径が小さいと、ドリフト層において電流が不均一に流れ、これによりドリフト抵抗が増大し素子のオン抵抗及び消費電力が増大するという問題があった。このため、トレンチ底部に対して等方性エッチングを施すことによりトレンチ底部を丸め曲率半径を大きくした略逆テーパ状（フラスコ形状）のトレンチとすることが行われている（例えば、特許文献１参照）。この形状によれば、トレンチ底部での電界を緩和して耐圧を向上させ、その分ドリフト層を薄くしてドリフト抵抗を低減し、オン抵抗の低減を図ることができる。
しかし、このような逆テーパ状のトレンチとする場合、ゲート電極を構成する導電膜であるポリシリコン膜中にボイド（空洞）が発生し易い。このボイドは、ポリシリコン膜の中央部に存在する限りにおいては問題を生じさせず、むしろ微細化による応力を低減し、Ｄ−Ｓリーク電流の発生を無くすのに寄与する。しかし、ポリシリコン形成後に実行される熱処理工程によりポリシリコンの結晶化が進む過程において、このボイドが移動して、ボイドがゲート絶縁膜に接するようになる虞がある。この場合には、ゲート絶縁膜と接するボイドと対向するｐ型ベース層の部分には、ゲート電圧が印加されても反転層が形成され難くなり、また、その下のドリフト層には蓄積層が形成され難くなるので、これがオン抵抗の増加の原因となるという問題がある。なお、このボイドの発生は逆テーパ状のトレンチで発生し易いが、トレンチ形状に関わりなくボイドが発生した場合には同様の問題が生じ得る。
また、このようなボイドの移動は、ゲート電極の信頼性に関して次の２つの問題を生じさせ得る。１つは、ゲート耐量試験においてボイドエッジ部分（ボイドとポリシリコン境界部分）のゲート絶縁膜に電界集中するため破壊耐量が低下し、ＴＤＤＢやＥＳＤ耐量を低下させる問題がある。もう１つは先の電界集中によりゲート絶縁膜中を電荷が流れやすくなる事で、高温ゲートバイアス試験において絶縁膜中の電荷トラップによるしきい値電圧変動を引き起こす問題がある。
特開２００１−２４４３２５号公報（段落００１９〜００２２、図１他）
本発明は、トレンチゲート型の半導体装置において、ゲート電極内にボイドが発生した場合であっても、そのボイドによるオン抵抗の増加、耐圧や破壊耐量の低下等の問題を生じさせることを効果的に防止することができる構造の半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の表面上に形成された第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に形成された第１導電型の半導体拡散層と、前記半導体拡散層の表面から前記第２半導体層に達する深さに形成されたトレンチと、前記トレンチにゲート絶縁膜を介して導電膜を埋め込んで形成されるゲート電極と、前記半導体拡散層及び半導体ベース層にコンタクトする第１の主電極と、前記第１半導体層の裏面に形成された第２の主電極とを備え、前記導電膜は、前記ゲート絶縁膜に沿って前記トレンチ内部に凹部を有するように形成される第１の導電膜と、前記凹部を埋め込むように形成される第２の導電膜とを有することを特徴とする。
この発明によれば、トレンチゲート型の半導体装置において、ゲート電極内にボイドが発生した場合であっても、そのボイドによるオン抵抗の増加、耐圧や破壊耐量の低下等の問題を生じさせることを効果的に防止することができる構造の半導体装置を提供することができる。
次に、本発明の実施の形態に係る半導体装置を、図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置の平面図を示し、図２はそのＡ−Ａ'断面図を示している。図１では、後述するソース電極３３を除いた状態での平面図を示している。また、以下の実施の形態では、第１、第２導電型がそれぞれｎ型、ｐ型の例として、ｐ型ベース層を持つｎチャネルＭＯＳトランジスタを示している。
図２に示すように、このｎチャネルＭＯＳトランジスタは、ｎ＋型シリコン基板１１を備えている。このｎ＋型シリコン基板１１は、ドレイン電極３１に裏面において接続されるドレイン層として機能するものである。このシリコン基板１１上に、シリコン基板１１よりも不純物濃度が低く高抵抗であるｎ型ドリフト層１２が形成され、更にその上にｐ型ベース層１３が形成されている。このｐ型ベース層１３の表面部に、ｎ＋型ソース層１４が拡散形成されている。ソース電極３３は、ソース層１４と接続されると共に、ｐ型ベース層３とも接続されている。
このｎ＋型ソース層１４の表面からｐ型ベース層１３を貫通して、ドレイン層１２に達する深さのトレンチ１５が形成される。トレンチ１５は、この例では、図１に示すようにストライプ状に（図２では紙面垂直方向に延びる方向のストライプ状に）形成されている。ストライプ状とする代わりに、メッシュ状にトレンチ１５を形成してもよい。
トレンチ１５は、その底部の端部への電界集中を緩和するため、その底部において、ある位置における幅がそれよりも上部における幅よりも広い逆テーパ状に形成されている。このトレンチ１５にゲート絶縁膜１６を介して第１のゲート電極１７Ａ、第２のゲート電極１９Ａが埋め込み形成され、この２つによりＭＯＳトランジスタのゲート電極を構成している。トレンチ１５の上端は、層間絶縁膜３２が形成され、これによりソース電極３３とゲート電極とは電気的に絶縁される。第１のゲート電極１７Ａ及び第２のゲート電極１９Ａは、いずれも同一の材料、例えばシリコン系の導電膜、具体的には例えばポリシリコンや金属シリサイド（タングステンシリサイドなど）により形成される。第１のゲート電極１７Ａは、トレンチ１５の内壁に沿って形成され、その内側には凹部が存在する。この凹部を埋めるように、第２のゲート電極１９Ａが埋め込み形成される。第１のゲート電極１７Ａと第２のゲート電極１９Ａとの間には層間絶縁膜１８が形成されている。ゲート絶縁膜１８は、第１のゲート電極１７Ａを形成した後、ＣＶＤ法等を用いてゲート電極１７Ａの凹部にシリコン酸化膜を堆積させることにより形成することができる。或いは、第１のゲート電極１７Ａを形成後、ポリシリコンの自然酸化により形成されるシリコン酸化膜をもって層間絶縁膜１８としてもよい。なお、層間膜として、層間絶縁膜１８の代わりに、タングステンシリサイド膜など、導電性の膜を採用することも可能である。要は、第１のゲート電極１７Ａ、及び第２のゲート電極１９Ａに用いられる材料と異なる材料であるか、或いは同じ材料であったとしても区別され層間膜としての機能を果たす膜であればよい。
トレンチ１５は、図３に示すように逆テーパ状に形成されるため、ゲート電極１９Ａの底部には、ボイドＢが発生する場合が多い。ボイドＢは、第２のゲート電極１９Ａ形成のためのポリシリコンの堆積直後においては、トレンチ１５の中央付近に形成される場合が多い。このボイドＢは、ポリシリコン膜の中央部に存在する限りにおいては問題を生じさせず、むしろ微細化による応力を低減し、Ｄ−Ｓリーク電流の発生を無くすのに寄与する。しかし、その後の熱処理工程によりポリシリコンの結晶化が進む過程において、このボイドＢがトレンチ１５の側壁方向へと移動する場合がある。本実施の形態の半導体装置では、ゲート電極が第１のゲート電極１７Ａと、第２のゲート電極１９Ａとから構成されており、両者の間に層間絶縁膜１８が形成されている。このため、もしボイドＢが発生して、ボイドＢが移動したとしても、その移動は層間絶縁膜１８の位置で停止する。従って、ボイドＢの移動により、ＭＯＳトランジスタの諸特性の劣化（例えばオン抵抗の増加、耐圧の低下など）が生じることはない。また、ボイドＢが発生したとしてもボイドＢが移動しなければ、微細化による応力の低減に寄与し、またＤ−Ｓリーク電流の発生を無くすのに寄与することができる。
従来のトレンチゲート型のＭＯＳトランジスタの場合、図４上に示すように、ゲート電極は１つのゲート電極１７Ａのみからなる。このような構成においてボイドＢが生じた場合、そのボイドＢがトレンチ１５の中央付近にあれば問題ないが、熱処理工程により図４下に示すようにボイドＢが移動し、ゲート絶縁膜１６に接触するようになると、オン抵抗の増加、耐圧の低下、しきい値電圧の変化などが生じる虞がある。この点、本実施の形態では、ゲート電極１７Ａと１９Ａとの間に層間絶縁膜１８を備えているので、このような事態は生じない。
図５は、本発明の第２の実施の形態に係るＭＯＳトランジスタを示している。この実施の形態は、平面図は第１の実施の形態（図１）と同様であり、断面図も全体としては同様（図２）であるので、詳細な説明は省略する。図５に示すように、ゲート電極の構成が第１の実施の形態とは異なっている。すなわち、この実施の形態のゲート電極は、第１のゲート電極１７Ｂと、第２のゲート電極１９Ｂの２つにより形成されているが、前者がタングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）等の金属膜であり、後者はシリコン系の導電膜例えばポリシリコンや金属シリサイド（タングステンシリサイドなど）で形成されており、両者の材料が異なっている。この構成によれば、トレンチ１５が逆テーパ状に形成されると、第２のゲート電極１９Ｂには、第１の実施の形態と同様にボイドＢが形成され易く、熱処理工程によりボイドＢは移動する可能性がある。しかし、本実施の形態では、第１のゲート電極１７Ｂが異なる材料、例えばタングステン、銅、チタン等の金属膜で形成されるため、もしボイドＢが発生して、ボイドＢが移動したとしても、そのボイドＢの移動はゲート電極１７Ｂと１９Ｂとの界面で停止する。したがって、ボイドＢがゲート絶縁膜１６に接触することはなく、ＭＯＳトランジスタの諸特性がこれにより劣化するという事態は生じない。また、ボイドＢが発生したとしてもボイドＢが移動しなければ、微細化による応力の低減に寄与し、またＤ−Ｓリーク電流の発生を無くすのに寄与することができる。なお、第１のゲート電極１７Ｂが金属膜を材料として形成されることにより、ポリシリコンのみを材料とした場合に比べゲート抵抗を低くすることができる。なお図５では第１のゲート電極１７Ｂと第２のゲート電極１９Ｂとの間に第１の実施の形態のような層間絶縁膜（１８）は存在しない例を説明したが、このような層間絶縁膜を形成してもよいことは勿論である。
図６は、本発明の第３の実施の形態に係るＭＯＳトランジスタを示している。この実施の形態は、上記の実施の形態と同様に、ゲート電極が第１のゲート電極１７Ｃと、第２のゲート電極１９Ｃの２つにより形成されているが、第２の実施の形態とは逆に、前者がシリコン系の導電膜例えばポリシリコンや金属シリサイド（タングステンシリサイドなど）で形成され、後者がタングステン、銅、チタン等の金属膜で形成されている。この場合も、ボイドＢが発生した場合の移動は、両ゲート電極１７Ｃ、１９Ｃの界面で停止させることができるので、上記の実施の形態と同様の効果を得ることができる。また、第２のゲート電極１９Ｃが金属膜を材料として形成されることにより、ポリシリコンのみを材料とした場合に比べゲート抵抗を低くすることができる。なお図６でも、第１のゲート電極１７Ｃと第２のゲート電極１９Ｃとの間に第１の実施の形態のような層間絶縁膜（１８）は存在しない例として説明したが、このような層間絶縁膜を形成してもよいことは勿論である。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、本実施の形態では半導体装置の例としてＭＯＳトランジスタを例示したが、ＩＧＢＴやショットキバリアダイオード等に本発明を適用することも可能である。また、上記の実施の形態では、トレンチが逆テーパ形状である場合を説明したが、これに限らず本発明はすべての形状のトレンチゲートに対し有効であり、そのようなトレンチゲートにボイドが発生した場合に有効に作用するものである。例えば、側壁の角度がほぼ９０°に近いテーパ状のトレンチを有する半導体装置に対しても、本発明は有効なものである。また、上記の実施の形態の説明では、具体的にボイドが発生した場合の効果について説明している。しかし、ボイドが発生している半導体装置に本発明は限定されるのものではなく、実際にはボイドが発生していない半導体装置に対しても、それが発生した場合の諸特性の劣化を防止できるという観点から、本発明は有効なものである。
また、上記の第１の実施の形態では、第１のゲート電極１７Ａ、第２のゲート電極１９Ａを同一の材料とし、その間にボイドの移動を停止させるために層間膜１８を形成している。しかし、第１のゲート電極１７Ａ、第２のゲート電極１９Ａの結晶粒が異なる等の理由により、ボイドの移動が両者の界面で止まるのであれば、図７に示すように、層間膜は省略してもよい。
本発明の第１の実施の形態に係る半導体装置の平面図である。 図１のＡ−Ａ'断面図である。 図２に示すトレンチ１５の底部の拡大図である。 従来技術とその問題点を示す。 本発明の第２の実施の形態に係る半導体装置を示す。 本発明の第３の実施の形態に係る半導体装置を示す。 本発明の実施の形態の変形例に係る半導体装置を示す。
符号の説明
１１・・・シリコン基板、 １２・・・ｎ型ドリフト層、 １３・・・ｐ型ベース層 １４・・・ｎ＋型ソース層、 １５・・・トレンチ、 １６・・・ゲート絶縁膜、 １７Ａ、１７Ｂ、１７Ｃ・・・第１のゲート電極、 １８・・・層間絶縁膜、 １９Ａ、１９Ｂ、１９Ｃ・・・第２のゲート電極、 Ｂ・・・ボイド、 ３１・・・ドレイン電極、 ３３・・・ソース電極。

Claims (5)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の表面上に形成された第１導電型の第２半導体層と、
    前記第２半導体層上に形成された第２導電型の半導体ベース層と、
    前記半導体ベース層の表面に形成された第１導電型の半導体拡散層と、
    前記半導体拡散層の表面から前記第２半導体層に達する深さに形成されたトレンチと、
    前記トレンチにゲート絶縁膜を介して導電膜を埋め込んで形成されるゲート電極と、
    前記半導体拡散層及び半導体ベース層にコンタクトする第１の主電極と、
    前記第１半導体層の裏面に形成された第２の主電極と
    を備え、
    前記導電膜は、前記ゲート絶縁膜に沿って前記トレンチ内部に凹部を有するように形成される第１の導電膜と、前記凹部を埋め込むように形成される第２の導電膜とを有する
    ことを特徴とする半導体装置。
  2. 前記第１の導電膜及び前記第２の導電膜の少なくとも一方はシリコン系の導電膜を材料として形成される請求項１記載の半導体装置。
  3. 前記第２の導電膜は、内部にボイドを有することを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第１の導電膜と前記第２導電膜との間に、前記第１の導電膜の凹部の表面に沿って形成される層間膜を更に備えたことを特徴とする請求項１記載の半導体装置。
  5. 前記第１の導電膜がシリコン系の導電膜であり、前記第２の導電膜が金属膜である請求項１記載の半導体装置。
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