JP2001244325A - 半導体装置の製造方法及び絶縁ゲート型パワー素子 - Google Patents

半導体装置の製造方法及び絶縁ゲート型パワー素子

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JP2001244325A JP2000051318A JP2000051318A JP2001244325A JP 2001244325 A JP2001244325 A JP 2001244325A JP 2000051318 A JP2000051318 A JP 2000051318A JP 2000051318 A JP2000051318 A JP 2000051318A JP 2001244325 A JP2001244325 A JP 2001244325A
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Abstract

(57)【要約】 【課題】 トレンチの底部のコーナー部を十分に丸め、
しかも、過剰なシリコン削れの発生を防止し、トレンチ
を微細化可能にする。 【解決手段】 本発明の半導体装置の製造方法は、異方
性エッチングを行うことにより半導体基板１上にトレン
チ５を形成する第１の工程を備え、そして、この第１の
工程の後、前記異方性エッチングにより前記トレンチ５
の側壁の内面に形成された反応生成物２０を除去しない
状態で、等方性エッチングを行うことにより前記トレン
チ５の底部のコーナー部５ａを丸める第２の工程を備え
たところに特徴を有する。この方法の場合、第２の工程
において、トレンチ５の側壁をエッチングすることな
く、トレンチ５の底部のコーナー部５ａだけを丸めるこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成されたトレンチを備えた半導体装置を製造する場合に
好適する半導体装置の製造方法及び絶縁ゲート型パワー
素子に関する。
【０００２】
【従来の技術】ＭＯＳ型パワー素子やＩＧＢＴ型パワー
素子等の絶縁ゲート型パワー素子においては、近年、小
形化及び低抵抗化するために、トレンチ側壁にゲートを
形成するトレンチゲート型構造が用いられている。この
トレンチゲート型構造の場合、シリコン基板上にドライ
エッチング（異方性エッチング）によりトレンチ（深
溝）を形成し、このトレンチにゲートを形成している。
【０００３】しかし、上記トレンチゲート型構造の素子
の場合、トレンチの底部のコーナー部が角張っているた
め、この部分に電界集中が起こり易くなり、これに起因
して、平面型（プレーな型）構造の素子に比べて、ゲー
ト耐圧が低いという問題点があった。この問題点を解消
するために、従来構成においては、トレンチを形成した
後、トレンチに対して等方性エッチングを実行すること
により、トレンチの底部のコーナー部を丸めるようにし
ている。
【０００４】ここで、トレンチの底部のコーナー部を丸
めるエッチングを実行する製造工程の一例を、図９に示
す。この図９の製造工程では、まず、図９（ａ）に示す
ように、シリコン基板１０１の上に、トレンチ形成用の
開口部１０２ａが形成されたトレンチマスク１０２を形
成する。続いて、図９（ｂ）に示すように、シリコン基
板１０１上に異方性エッチングを行うことにより、トレ
ンチ１０３を形成する。この異方性エッチングにより、
トレンチ１０３の内面には反応生成物１０４の層が形成
される。
【０００５】次に、図９（ｃ）に示すように、トレンチ
１０３の内面から反応生成物１０４を除去する工程を実
行する。続いて、図９（ｄ）に示すように、等方性エッ
チングを実行することにより、トレンチ１０３の底部の
コーナー部１０３ａを丸める工程を実行する。
【０００６】
【発明が解決しようとする課題】しかし、上記した製造
方法の場合、トレンチ１０３のコーナー部１０３ａを丸
めるための等方性エッチングを十分に実行すると、過剰
なシリコン削れが発生するため、トレンチの形状やデバ
イス設計に対して悪影響を与えるという欠点があった。
例えば、図９（ｄ）に示すように、トレンチ１０３の開
口部１０３ｂの幅寸法が広がってしまい、トレンチの微
細化、即ち、トレンチの幅及び間隔の微細化を実現でき
ないという不具合があった。
【０００７】そこで、本発明の目的は、トレンチの底部
のコーナー部を十分に丸めることができ、しかも、過剰
なシリコン削れの発生を防止することができ、トレンチ
を微細化することができる半導体装置の製造方法及び絶
縁ゲート型パワー素子を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明によれ
ば、異方性エッチングを行うことにより半導体基板上に
トレンチを形成した後、前記異方性エッチングにより前
記トレンチの側壁の内面に形成された反応生成物を除去
しない状態で、等方性エッチングを行うことにより前記
トレンチの底部のコーナー部を丸めるようにした。この
方法の場合、異方性エッチングにより半導体基板上にト
レンチを形成すると、トレンチの側壁の内面には厚い反
応生成物が形成され、トレンチの底部の内面には薄い反
応生成物が形成される。従って、上記反応生成物を除去
しない状態で、等方性エッチングを行うと、トレンチの
底部のコーナー部を十分に丸めることができる。そし
て、トレンチの側壁は、反応生成物がエッチングマスク
となるから、過剰なシリコン削れの発生を防止すること
ができる。このため、トレンチの微細化を実現すること
ができる。
【０００９】請求項２の発明によれば、第２の工程の等
方性エッチングを、第１の工程の異方性エッチングを実
行したエッチング装置において連続的に実行するように
したので、半導体装置を製造するのに要する時間を短縮
することができる。
【００１０】また、第２の工程の等方性エッチングを、
請求項３の発明のように、フッ素を含むガスを使用する
ドライエッチングで実現したり、請求項４の発明のよう
に、イオンによる垂直方向のエッチング成分を抑えると
共に、ラジカルによる横方向のエッチング成分を増やす
エッチング条件を備えたドライエッチングで実現した
り、請求項５の発明のように、ウエットエッチングで実
現したりする方法が好ましい。
【００１１】請求項６の発明によれば、第１の工程の異
方性エッチングを、前記トレンチの側壁が順テーパ形状
となるようなエッチング条件で実行するようにしたの
で、トレンチの底部を丸めるに際して、底部の広がりが
大きくなることを極力防止することができる。
【００１２】この場合、請求項７の発明のように、第２
の工程の実行後において前記トレンチの底部の最大幅寸
法が前記トレンチの上部の幅寸法よりも小さくようなエ
ッチング条件で、第１の工程の異方性エッチングを実行
するようにすると、底部の広がりが大きくなることを確
実に防止できる。
【００１３】請求項８の発明によれば、第２の工程の
後、前記トレンチの側壁の内面の反応生成物を除去する
工程と、この反応生成物を除去する工程の後、等方性エ
ッチングを行う工程とを備えたので、反応生成物を除去
できると共に、トレンチの上部のコーナー部も丸めるこ
とができる。
【００１４】請求項９の発明によれば、第２の工程の
後、前記トレンチの側壁の内面の反応生成物を除去する
工程と、この反応生成物を除去する工程の後、ダメージ
回復用のアニールを行う工程とを備えたので、反応生成
物を除去できると共に、ダメージを回復できる。
【００１５】請求項１０の発明によれば、第２の工程の
後、前記トレンチの側壁の内面の反応生成物を除去する
工程と、この反応生成物を除去する工程の後、犠牲酸化
を行う工程とを備えたので、反応生成物を除去できると
共に、ダメージ層を除去することができる。
【００１６】請求項１１の発明によれば、底部のコーナ
ー部が丸められたトレンチにゲート電極を形成するよう
に構成したので、ゲート耐圧が高く且つトレンチが微細
化された絶縁ゲート型パワー素子を得ることができる。
【００１７】請求項１２の発明によれば、トレンチの底
部のコーナー部の曲率半径を、０．３〜０．５μｍに設
定したので、トレンチの底部のコーナー部の電界集中を
緩和することができ、ゲート耐圧を高くすることができ
る。
【００１８】請求項１３の発明によれば、トレンチの底
部を、トレンチの上部から中央部を経由して底部方向へ
引いた仮想線よりも外側に広がるように構成したので、
トレンチの底部のコーナー部を十分に丸めることがで
き、しかも、過剰なシリコン削れの発生を確実に防止す
ることができる。
【００１９】
【発明の実施の形態】以下、本発明をｎチャネルタイプ
のトレンチゲート型ＩＧＢＴ素子に適用した第１の実施
例について、図１ないし図６を参照しながら説明する。
まず、図２は、本実施例のトレンチゲート型ＩＧＢＴ素
子の縦断面構造を概略的に示す図である。この図２に示
すように、コレクタとなるｐ＋型単結晶シリコン基板１
上には、ｎ＋型シリコンエピタキシャル層２とｎ型シリ
コンエピタキシャル層３とＰ型ベース拡散層４とが形成
されている。上記ｐ＋型単結晶シリコン基板１が、本発
明の半導体基板を構成している。
【００２０】そして、ｐ＋型単結晶シリコン基板１の表
面には、トレンチ５が後述する方法により形成されてい
る。このトレンチ５は、下端部がｎ型シリコンエピタキ
シャル層３内に突出するように形成されている。また、
トレンチ５の底部のコーナー部５ａは丸められている。
この場合、トレンチ５の図２中上下方向の長さ寸法ａは
例えば４〜６μｍ程度に設定され、トレンチ５の図２中
左右方向の長さ寸法ｂは例えば０．８〜１．６μｍ程度
に設定されている。
【００２１】上記トレンチ５には、ゲート酸化膜６を介
してゲート電極７が形成されている。上記ゲート酸化膜
６は、例えばシリコン酸化膜により形成されており、そ
の膜厚は例えば１００ｎｍに設定されている。尚、ゲー
ト酸化膜６の膜厚は、例えば５０〜１５０ｎｍ程度の範
囲に属する適当な膜厚に設定することが好ましい。ま
た、ゲート酸化膜６を、ＯＮＯ膜（シリコン酸化膜、窒
化膜及びシリコン酸化膜からなる３層の膜）で構成して
も良い。このＯＮＯ膜を使用した場合には、その膜厚を
例えば６０ｎｍ程度に薄く設定することが好ましい。
【００２２】上記ゲート電極７は、例えばｎ型多結晶シ
リコンで構成されている。このゲート電極７の下端部の
コーナー部７ａは、丸められている。更に、上記Ｐ型ベ
ース拡散層４におけるトレンチ５の上端部に対応する部
分には、ｎ型エミッタ拡散層８が形成されている。そし
て、ゲート電極７の上には、層間絶縁物９を介してエミ
ッタ電極１０が形成されている。更にまた、上記した構
成のＩＧＢＴ素子のｐ＋型単結晶シリコン基板１の裏面
（図２中下面）には、裏面電極としてコレクタ電極１１
が形成されている。
【００２３】次に、上記した構成のトレンチゲート型Ｉ
ＧＢＴ素子を製造する製造方法について、図１及び図３
を参照して説明する。ここで、本実施例のトレンチゲー
ト型ＩＧＢＴ素子の製造方法のうちのトレンチを形成す
る部分に相当する製造方法以外は、周知のトレンチゲー
ト型ＩＧＢＴ素子の製造方法とほぼ同じであるから、説
明を省略する。ここでは、トレンチを形成する部分に相
当する製造方法だけを説明する。
【００２４】この場合、まず、図１（ａ）に示すよう
に、前記シリコン基板１の上にトレンチマスク１２を形
成する。このトレンチマスク１２には、トレンチ形成用
の開口部１２ａが形成されている。本実施例の場合、上
記トレンチマスク１２として例えば酸化膜を用いた。具
体的には、熱酸化により厚さ例えば４０ｎｍの酸化膜を
形成した後、プラズマＣＶＤ法にて酸化膜を例えば０．
３５μｍ形成し、更に、アニールを行った。そして、パ
ターン形成（即ち、開口部１２ａの形成）は、通常のホ
トリソグラフィとドライエッチングによって実行し、そ
の後、パターン形成のために塗布したレジストは除去し
た。尚、上記シリコン基板１の上には、周知の製造方法
によって、前記したシリコン層２、３、４等が予め形成
されており、これらシリコン層２、３、４等は、図１に
は図示しない。
【００２５】続いて、図１（ｂ）に示すように、シリコ
ン基板１上に異方性エッチングを行うことにより、トレ
ンチ５を形成する。この工程が、本発明の第１の工程で
ある。尚、上記異方性エッチングを、トレンチエッチン
グと呼んでも良い。また、この異方性エッチングは、ド
ライエッチングであり、例えば、図３に示すようなＲＩ
Ｅ（Reactive Ion Etching ）装置１３を使用して実行
されるように構成されている。
【００２６】上記ＲＩＥ装置１３は、周知の装置であ
り、エッチング槽１４と、このエッチング槽１４内に設
けられた対向する上部電極１５及び下部電極１６と、こ
れら電極１５、１６間に高周波電力を印加する高周波電
源１７と、エッチング槽１４の外部の両端部に設けられ
たマグネットコイル１８、１９とを備えて構成されてい
る。この構成の場合、下部電極１６上にシリコン基板１
（ウエハ）を載置すると共に、エッチング槽１４内に所
定のガスを封入し、更に、エッチング槽１４に対して所
定の磁場をかけた状態で、電極１５、１６間に高周波電
力を印加して異方性エッチング（即ち、反応性イオンエ
ッチング）を実行するように構成されている。
【００２７】ここで、本実施例の第１の工程（ＳＴＥＰ
１）において実行した異方性エッチングの条件を下記の
表１に示す。
【００２８】
【表１】
【００２９】この表１には、本実施例で実際に実行した
異方性エッチングの３つの実施例１、２、３の各エッチ
ング条件を示している。これら３つの実施例１、２、３
のいずれによっても、良好なトレンチ形状のトレンチ５
を形成することができた。この場合、実施例１、２、３
の順で、トレンチ５の側壁の垂直度が高くなった（即
ち、トレンチ５の側壁の角度が垂直（９０度）に近くな
った）。尚、上記表１において、Ｈｅ、Ｏ２という記載
は、ＨｅとＯ２の混合ガスであることを示しており、本
実施例では、ＨｅとＯ２の混合比が７：３（即ち、Ｈ
ｅ：Ｏ２＝７：３）のガスを使用した。
【００３０】また、図１（ｂ）に示すように、上記異方
性エッチングにより、トレンチ５の側壁の内面（並びに
トレンチマスク１２の表面）には、反応生成物２０が形
成された。この反応生成物２０は、等方性エッチングに
対して保護膜となり、該反応生成物２０で覆われている
部分は、エッチングされない。ここで、トレンチ５の底
部では、上記反応生成物２０の付着量が少なくなり、薄
くなっている。従って、上記反応生成物２０が付着した
状態で、等方性エッチングを実行すると、トレンチ５の
底部だけがエッチングされ、トレンチ５の側壁はエッチ
ングされない。これにより、トレンチ５の底部だけをエ
ッチングして丸めることができる。本発明は、この点に
着目してなされたものである。
【００３１】そこで、本実施例においては、上記ＳＴＥ
Ｐ１を実行した後、図１（ｃ）に示すように、上記異方
性エッチングによりトレンチ５の側壁の内面に形成され
た反応生成物２０を除去しない状態で、等方性エッチン
グを行うことによりトレンチ５の底部のコーナー部５ａ
を丸めるように加工した。この工程が、本発明の第２の
工程（ＳＴＥＰ２）である。本実施例の場合、上記等方
性エッチングとして、例えばドライエッチングを使用し
た。ここで、本実施例の第２の工程（ＳＴＥＰ２）にお
いて実行した等方性エッチングの条件を下記の表２及び
表３に示す。
【００３２】
【表２】
【００３３】
【表３】
【００３４】上記表２及び表３は、本実施例で実際に実
行した等方性エッチングの２つの実施例４及び５の各エ
ッチング条件である。これら２つの実施例４、５のいず
れによっても、トレンチ５の底部のコーナー部５ａを良
好な丸め形状に丸め加工することができた。
【００３５】ここで、実施例４（表２参照）の等方性エ
ッチングは、上記ＳＴＥＰ１のＲＩＥ装置１３を使用し
て、上記ＳＴＥＰ１の異方性エッチングと連続して実行
した。この場合、実施例４の等方性エッチングは、ＲＩ
Ｅ装置１３を使用しているため、完全な等方性ではな
く、エッチングの深さ方向と横方向の比は、２．３：１
程度であった。
【００３６】また、本実施例において、ＳＴＥＰ１（実
施例１、２、３のいずれか）からＳＴＥＰ２（実施例
４）へ移行する場合には、一度パワー（プラズマ）をオ
フし、エッチング槽１４内のガスを排気口１４ａを通し
て排気してから、ＳＴＥＰ２用のガスをエッチング槽１
４内へ給気口１４ｂを通して注入してガスを入れ替え、
そして、エッチング槽１４内のガスが安定してから、パ
ワー（プラズマ）をオンしてエッチングを実行するよう
にしている。尚、ＳＴＥＰ１（実施例１、２、３のいず
れか）とＳＴＥＰ２（実施例４）を、それぞれ別のＲＩ
Ｅ装置１３により実行するように構成しても良い。
【００３７】一方、ＳＴＥＰ２の実施例５（表３参照）
の等方性エッチングは、図４に示す周知のＣＤＥ（Chem
ical Dry Etching）装置２１を使用して実行した。この
ＣＤＥ装置２１では、エッチングに主にラジカルを使用
するため、エッチングの等方性は実施例４よりも良くな
る。ここで、上記ＣＤＥ装置２１について、図４を参照
して簡単に説明する。
【００３８】図４に示すように、ＣＤＥ装置２１は、エ
ッチング反応室２２と、このエッチング反応室２２にガ
ス通路２３を介して連通するプラズマ発生室２４とから
構成されている。プラズマ発生室２４には、エッチング
ガスを導入するガス導入口２５が形成されており、エッ
チングガスとしてＣＦ４及びＯ２がガス導入口２５から
供給されるように構成されている。プラズマ発生室２４
の内部には、導波管２６を介してマイクロ波が照射され
るようになっている。そして、マイクロ波がプラズマ発
生室２４内に照射されると、内部のエッチングガスがプ
ラズマ状態となって励起されて活性化され、この活性化
されたエッチングガスがガス通路２３を介してエッチン
グ反応室２２に導かれるようになっている。
【００３９】次に、エッチング反応室２２内には、上部
にガス整流プレート２７が配設され、下部中央に基板載
置部２８が配設されている。基板載置部２８の支持ピン
２８ａによりシリコン基板１（ウエハ）を支持するよう
に構成されている。シリコン基板１の下方には、加熱用
のランプ２９が設けられている。また、上記基板載置部
２８の下部におけるランプ２９の側部には、排気系に連
通する排気口３０が設けられている。尚、図４におい
て、○印は励起前のエッチングガスを示し、△印は活性
化したエッチングガスを示し、□印はエッチングによる
反応性生物を示している。
【００４０】また、本実施例の場合、ＳＴＥＰ１で実施
例１を選択した場合、ＳＴＥＰ２の２つの実施例４、５
のいずれを実行しても良い。同様にして、ＳＴＥＰ１で
実施例２または３を選択した場合も、ＳＴＥＰ２の２つ
の実施例４、５のいずれを実行しても良い。そして、上
記いずれの組み合わせで実行した場合も、トレンチ５の
底部のコーナー部５ａに良好な丸め形状を形成すること
ができた。
【００４１】尚、本実施例では、ＳＴＥＰ２の等方性エ
ッチングとして、実施例４、５のようなドライエッチン
グを用いたが、これに限られるものではなく、例えば、
ＨＦ／ＨＮＯ３の混合液を使用するウエットエッチング
を用いるように構成しても良い。このウエットエッチン
グによっても、トレンチ５の底部のコーナー部５ａを十
分に丸めることができる。
【００４２】さて、上記ＳＴＥＰ２を実行した後は、図
１（ｄ）に示すように、反応生成物２０を除去する工程
を実行した。本実施例の場合、ＳＴＥＰ１の異方性エッ
チングの処理中に生成される反応生成物２０は、酸化膜
（ＳｉＯ２）系であるため、希ＨＦ液によって除去し
た。
【００４３】そして、上記したように反応生成物２０を
除去した後は、図１（ｅ）に示すように、等方性エッチ
ングを行った。この等方性エッチングは、前記ＣＤＥ装
置２１を使用して、ＳＴＥＰ２の実施例５と同じエッチ
ング条件で実行した。上記等方性エッチングにより、ト
レンチ５の底部のコーナー部５ａの丸めを追加できると
共に、トレンチ５の上部のコーナー部も丸めることがで
きた。尚、この図１（ｅ）に示す等方性エッチングが、
従来構成（図９（ｄ）参照）の等方性エッチングに相当
している。
【００４４】更に、本実施例では、上記等方性エッチン
グの実行後、ダメージ除去のために、アニール工程を実
行した。この場合、例えば窒素雰囲気中で、１０００℃
でアニールを行った。この後、本実施例においては、通
常の方法（周知方法）で犠牲酸化を行った後、ゲート酸
化膜６を厚さ１００ｎｍ形成した。そして、この後、ポ
リシリコン（ｐｏｌｙＳｉ）をトレンチ５内に埋込み、
ゲート電極７を形成するようにした。
【００４５】さて、このような製造方法を用いた本実施
例によれば、図１（ｅ）に示すステップの等方性エッチ
ングのエッチング量が少なくても、トレンチ５の底部の
コーナー部５ａを十分に丸めることができる。従って、
トレンチ５の底部のコーナー部５ａの曲率半径を大きく
することができる。以下、上記した本実施例の効果につ
いて、図５及び図６を参照しながら、また、本実施例と
従来構成とを比較しながら説明する。
【００４６】図１に示すように、本実施例では、ＳＴＥ
Ｐ１の異方性エッチングと、ＳＴＥＰ２の等方性エッチ
ングと、図１（ｅ）の工程の等方性エッチングとを実行
する。これに対して、図９に示すように、従来構成で
は、図９（ｂ）の工程の異方性エッチングと、図９
（ｄ）の工程の等方性エッチングとだけを実行する。こ
の相違により、最後の工程の等方性エッチングのエッチ
ング量を、本実施例と従来構成とで同じエッチング量に
設定しても、本実施例のトレンチ５の底部のコーナー部
５ａの曲率半径ｒ１を、従来構成のコーナー部の曲率半
径ｒ２よりも大きくすることができる。
【００４７】これは、本実施例の場合、異方性エッチン
グ（ＳＴＥＰ１）を行うことによりトレンチ５を形成し
た後、反応生成物２０を除去しない状態で等方性エッチ
ング（ＳＴＥＰ２）を行ったためである。ここで、反応
生成物２０を除去しない状態で実行する等方性エッチン
グ（ＳＴＥＰ２）を、底部等方性エッチングと呼ぶこと
にする。
【００４８】つまり、本実施例によれば、底部等方性エ
ッチングのエッチング量と、等方性エッチングのエッチ
ング量とによって、トレンチ５の底部のコーナー部５ａ
の曲率半径ｒ１を自由且つ容易に制御することが可能と
なる。従って、等方性エッチングのエッチング量を少な
く設定しても、トレンチ５の底部のコーナー部５ａを十
分に丸めることができ、そして、過剰なシリコン削れの
発生を防止することができる。この結果、過剰なシリコ
ンエッチングによるトレンチ幅の広がりを防止でき、ト
レンチ５の微細化を実現することができる。
【００４９】ここで、図５に、トレンチ５の底部のコー
ナー部５ａの曲率半径ｒと、電界集中の程度を表す電界
強度比Ｅｒ／Ｅｐとの関係を示す。電界強度比Ｅｒ／Ｅ
ｐのうちの、Ｅｒはトレンチ５の底部のコーナー部５ａ
の電界強度であり、Ｅｐはトレンチ５の側壁部の平坦部
の電界強度である。従って、電界強度比Ｅｒ／Ｅｐが１
に近付くほど、即ち、小さくなるほど、電界集中が発生
していないことを示している。上記図５から、コーナー
部５ａの曲率半径ｒが小さいほど、電界集中が強まるこ
とがわかると共に、上記曲率半径ｒが０．３〜０．５μ
ｍ程度であれば、電界集中が発生しない良好なレベルで
あることがわかる。尚、図５のグラフは、ゲート酸化膜
６の膜厚Ｔｏｘが０．１μｍ（１００ｎｍ）である場合
のデータである。
【００５０】また、図６は、トレンチ５の底部のコーナ
ー部５ａの曲率半径ｒと、等方性エッチングのエッチン
グ量との関係を示す図である。この図６において、曲線
Ｐ１は本実施例を示し、曲線Ｐ２は従来構成を示してい
る。上記曲線Ｐ１の本実施例では、ＳＴＥＰ１を実施例
１の条件で３７５秒間実行した後、同一のエッチング槽
を用いて、ＳＴＥＰ２を実施例４の条件で２０秒間実行
した。この場合、ＳＴＥＰ１のエッチング量は５μｍと
なり、ＳＴＥＰ２のエッチング量は、深さ方向で０．４
５μｍ、水平方向で０．２μｍとなった。上記図６か
ら、等方性エッチングのエッチング量を、本実施例と従
来構成とで同じに設定した場合、本実施例のトレンチ５
の底部のコーナー部５ａの曲率半径ｒの方が、従来構成
の曲率半径ｒよりもかなり大きくなることが明確に分か
る。
【００５１】この場合、本実施例では、等方性エッチン
グを全く行わない場合、及び、等方性エッチングのエッ
チング量が０．１０μｍの場合のどちらであっても、ト
レンチ５の底部のコーナー部５ａの曲率半径ｒが０．３
〜０．５μｍ程度の範囲となり、十分大きい曲率半径が
得られることがわかる。そして、この程度の曲率半径ｒ
を有するコーナー部５ａであれば、電界集中の発生をほ
ぼ防止することができる。尚、等方性エッチングのエッ
チング量を０．２μｍ以上に増やすと、トレンチ５の上
部の幅が増大し、微細化に対して不利となる。
【００５２】図７は本発明の第２の実施例を示すもので
ある。尚、第１の実施例と同一部分には、同一符号を付
している。この第２の実施例では、図７に示すように、
トレンチ５の側壁の角度を垂直（即ち、９０度）よりも
小さくして、トレンチ５の側壁の形状が順テーパーとな
るように、ステップＳ１の異方性エッチング条件を制御
した。
【００５３】このように、トレンチ５の側壁を上記順テ
ーパー形状とすると、トレンチ５の底部の広がり寸法ｄ
１を小さくすることができる。
【００５４】ここで、トレンチ５の側壁の角度が垂直
（即ち、９０度）に近い構成の例を、図８に示す。この
図８の場合、トレンチ５の底部の広がり寸法ｄ２がかな
り大きくなってしまう。そして、このようにトレンチ５
の底部の広がりが大きいと、微細化してトレンチ間を狭
くしたときに、トレンチの底部の広がった部分で電流経
路が狭くなって、オン電圧が高くなり、素子が熱破壊し
易くなるという不具合があった。
【００５５】これに対して、図７に示す第２の実施例の
場合、トレンチ５の底部の広がりが小さいので、電流経
路の狭まりを防止することができ、特性の悪化を防止す
ることが可能となる。この場合、図１（ｅ）に示す等方
性エッチングを実行した後の状態において、トレンチ５
の底部の広がり寸法ｄ１が、トレンチ５の上部の開口部
の幅寸法と同じかそれよりも小さくなるように構成する
ことが好ましい。そして、このように構成すると、即
ち、ＳＴＥＰ１の異方性エッチング時の順テーパー形状
の角度を、上記寸法関係が得られるように制御すると、
トレンチ５を微細化する点で有利となる。
【００５６】尚、上記各実施例では、本発明を、ｎチャ
ネルタイプのトレンチゲート型ＩＧＢＴ素子に適用した
が、これに限られるものではなく、ｐチャネルタイプの
トレンチゲート型ＩＧＢＴ素子に適用しても良いし、ま
た、トレンチゲート構造を有する他の半導体素子（例え
ばＭＯＳＦＥＴ等）に適用しても良い。更に、本発明
を、素子分離用のトレンチ（ＳＴＩ（Shallow Trench I
soration））を備えた半導体素子に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す製造工程を示す図
【図２】トレンチゲート型ＩＧＢＴ素子の断面模式図
【図３】ＲＩＥ装置の概略断面図
【図４】ＣＤＥ装置の概略断面図
【図５】トレンチの底部のコーナー部の曲率半径ｒと、
電界集中の程度を表す電界強度比Ｅｒ／Ｅｐとの関係を
示す図
【図６】トレンチの底部のコーナー部の曲率半径ｒと、
等方性エッチングのエッチング量との関係を示す図
【図７】本発明の第２の実施例を示すものであり、トレ
ンチの側壁の形状を順テーパーに構成したトレンチを示
す断面図
【図８】トレンチの側壁の角度が垂直に近い構成のトレ
ンチを示す断面図
【図９】従来構成を示す図１相当図
【符号の説明】
１はｐ＋型単結晶シリコン基板（半導体基板）、２はｎ
＋型シリコンエピタキシャル層、３はｎ型シリコンエピ
タキシャル層、５はトレンチ、５ａはコーナー部、６は
ゲート酸化膜、７はゲート電極、１０はエミッタ電極、
１１はコレクタ電極、１２はトレンチマスク、１２ａは
開口部、１３はＲＩＥ装置、２０は反応生成物、２１は
ＣＤＥ装置を示す。
フロントページの続き (72)発明者 石川 英司 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 坂野 芳和 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 鈴木 幹昌 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F004 AA16 BA03 BA04 BB13 DA00 DA01 DA18 DA22 DA26 DB01 EA13 EA29 EB08 FA01 5F032 AA37 DA23 DA24 DA25 DA26 DA74

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 異方性エッチングを行うことにより半導
    体基板上にトレンチを形成する第１の工程と、 この第１の工程の後、前記異方性エッチングにより前記
    トレンチの側壁の内面に形成された反応生成物を除去し
    ない状態で、等方性エッチングを行うことにより前記ト
    レンチの底部のコーナー部を丸める第２の工程とを備え
    たことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第２の工程の等方性エッチングを、
    前記第１の工程の異方性エッチングを実行したエッチン
    グ装置において連続的に実行するようにしたことを特徴
    とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記第２の工程の等方性エッチングは、
    フッ素を含むガスを使用するドライエッチングで実現さ
    れていることを特徴とする請求項１記載の半導体装置の
    製造方法。
  4. 【請求項４】 前記第２の工程の等方性エッチングは、
    イオンによる垂直方向のエッチング成分を抑えると共
    に、ラジカルによる横方向のエッチング成分を増やすエ
    ッチング条件を備えたドライエッチングで実現されてい
    ることを特徴とする請求項３記載の半導体装置の製造方
    法。
  5. 【請求項５】 前記第２の工程の等方性エッチングは、
    ウエットエッチングで実現されていることを特徴とする
    請求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記第１の工程の異方性エッチングは、
    前記トレンチの側壁が順テーパ形状となるようなエッチ
    ング条件で実行されることを特徴とする請求項１記載の
    半導体装置の製造方法。
  7. 【請求項７】 前記第２の工程の実行後において前記ト
    レンチの底部の最大幅寸法が前記トレンチの上部の幅寸
    法よりも小さくようなエッチング条件で、前記第１の工
    程の異方性エッチングを実行することを特徴とする請求
    項６記載の半導体装置の製造方法。
  8. 【請求項８】 前記第２の工程の後、前記トレンチの側
    壁の内面の反応生成物を除去する工程と、 この反応生成物を除去する工程の後、等方性エッチング
    を行う工程とを備えたことを特徴とする請求項１記載の
    半導体装置の製造方法。
  9. 【請求項９】 前記第２の工程の後、前記トレンチの側
    壁の内面の反応生成物を除去する工程と、 この反応生成物を除去する工程の後、ダメージ除去用の
    アニールを行う工程とを備えたことを特徴とする請求項
    １記載の半導体装置の製造方法。
  10. 【請求項１０】 前記第２の工程の後、前記トレンチの
    側壁の内面の反応生成物を除去する工程と、 この反応生成物を除去する工程の後、犠牲酸化を行う工
    程とを備えたことを特徴とする請求項１記載の半導体装
    置の製造方法。
  11. 【請求項１１】 半導体基板上に異方性エッチングを行
    った後、反応生成物を除去しない状態で等方性エッチン
    グを行うことにより形成され、底部のコーナー部が丸め
    られたトレンチと、 このトレンチに形成され、下端部が丸められたゲート電
    極とを備えて成る絶縁ゲート型パワー素子。
  12. 【請求項１２】 前記トレンチの底部のコーナー部の曲
    率半径を、０．３〜０．５μｍに設定したことを特徴と
    する請求項１１記載の絶縁ゲート型パワー素子。
  13. 【請求項１３】 前記トレンチの底部は、前記トレンチ
    の上部から中央部を経由して底部方向へ引いた仮想線よ
    りも外側に広がるように構成されていることを特徴とす
    る請求項１１または１２記載の絶縁ゲート型パワー素
    子。
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Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353446A (ja) * 2001-05-30 2002-12-06 Fuji Electric Co Ltd トレンチ型半導体装置およびその製造方法
WO2005055303A1 (ja) * 2003-12-01 2005-06-16 Matsushita Electric Industrial Co., Ltd. プラズマエッチング方法
JP2006165030A (ja) * 2004-12-02 2006-06-22 Ulvac Japan Ltd トンネル接合素子のエッチング加工方法および装置
JP2006310749A (ja) * 2005-04-29 2006-11-09 Hynix Semiconductor Inc 半導体素子のトランジスタ製造方法
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
JP2007088418A (ja) * 2005-09-22 2007-04-05 Samsung Electronics Co Ltd 側方拡張活性領域を有する半導体素子及びその製造方法
JP2007110096A (ja) * 2005-09-09 2007-04-26 Infineon Technologies Ag 半導体デバイスの絶縁
JP2007110005A (ja) * 2005-10-17 2007-04-26 Nec Electronics Corp 半導体装置の製造方法
JP2007180310A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体装置
KR100753083B1 (ko) * 2006-04-28 2007-08-31 주식회사 하이닉스반도체 반도체소자의 리세스채널 형성 방법
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
KR100772709B1 (ko) 2005-12-13 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
KR100772562B1 (ko) 2005-12-28 2007-11-02 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100799121B1 (ko) 2005-12-22 2008-01-29 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
JP2008021930A (ja) * 2006-07-14 2008-01-31 Denso Corp 半導体装置
JP2008034793A (ja) * 2006-07-31 2008-02-14 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2008060138A (ja) * 2006-08-29 2008-03-13 Mitsubishi Electric Corp 電力用半導体装置およびその製造方法
JP2008085341A (ja) * 2006-09-28 2008-04-10 Hynix Semiconductor Inc 半導体素子のリセスゲートの製造方法
KR100825028B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 제조방법
KR100827538B1 (ko) 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2008108923A (ja) * 2006-10-26 2008-05-08 Elpida Memory Inc 半導体装置及びその製造方法
KR100829369B1 (ko) * 2002-12-09 2008-05-13 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 형성 방법
KR100844930B1 (ko) * 2005-09-28 2008-07-09 주식회사 하이닉스반도체 플라스크 모양의 리세스게이트를 갖는 반도체 소자의 제조방법
JP2008283030A (ja) * 2007-05-11 2008-11-20 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR100895828B1 (ko) 2002-12-26 2009-05-06 주식회사 하이닉스반도체 트렌치 형성 방법
US7586150B2 (en) 2004-09-09 2009-09-08 Samsung Electronic Co., Ltd. Semiconductor devices with local recess channel transistors and methods of manufacturing the same
US7622778B2 (en) 2005-05-18 2009-11-24 Samsung Electronic Co., Ltd. Semiconductor device having shallow trench isolation structure comprising an upper trench and a lower trench including a void
US7696569B2 (en) 2006-09-22 2010-04-13 Elpida Memory, Inc. Semiconductor device including a trench with a curved surface portion and method of manufacturing the same
JP2010258252A (ja) * 2009-04-27 2010-11-11 Renesas Electronics Corp 半導体装置の製造方法
US7858476B2 (en) 2006-10-30 2010-12-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
DE102012204420A1 (de) 2011-04-19 2012-10-25 Mitsubishi Electric Corp. Halbleitervorrichtung
WO2013132825A1 (ja) * 2012-03-05 2013-09-12 株式会社デンソー 半導体装置およびその製造方法
WO2013179650A1 (ja) * 2012-05-31 2013-12-05 株式会社デンソー 半導体装置およびその製造方法
JP5637333B1 (ja) * 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP5664820B1 (ja) * 2013-07-01 2015-02-04 富士ゼロックス株式会社 半導体片の製造方法

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235638B1 (en) * 1999-02-16 2001-05-22 Micron Technology, Inc. Simplified etching technique for producing multiple undercut profiles
US6864532B2 (en) * 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
JP4852792B2 (ja) * 2001-03-30 2012-01-11 株式会社デンソー 半導体装置の製造方法
US20030073289A1 (en) * 2001-10-11 2003-04-17 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and their manufacture
JP3918565B2 (ja) * 2002-01-21 2007-05-23 株式会社デンソー 半導体装置の製造方法
US6683331B2 (en) * 2002-04-25 2004-01-27 International Rectifier Corporation Trench IGBT
DE10226604B4 (de) * 2002-06-14 2006-06-01 Infineon Technologies Ag Verfahren zum Strukturieren einer Schicht
ATE531077T1 (de) * 2002-12-19 2011-11-15 Nxp Bv Belastungsfreies zusammengesetztes substrat und verfahren zur herstellung eines solchen zusammengesetzten substrats
JP4098225B2 (ja) * 2003-12-01 2008-06-11 松下電器産業株式会社 プラズマエッチング方法
US20040229017A1 (en) * 2003-05-14 2004-11-18 Medtronic Midas Rex Permanent colored markings on medical devices
KR100505713B1 (ko) * 2003-10-22 2005-08-03 삼성전자주식회사 쉘로우 트렌치 소자 분리막 및 쉘로우 트렌치 소자분리막의 형성 방법
JP4564272B2 (ja) * 2004-03-23 2010-10-20 株式会社東芝 半導体装置およびその製造方法
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
KR100638987B1 (ko) * 2004-12-30 2006-10-26 동부일렉트로닉스 주식회사 플래시 메모리 소자의 얕은 트렌치 소자 분리 형성 방법
US7935602B2 (en) * 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
KR100674982B1 (ko) * 2005-07-06 2007-01-29 삼성전자주식회사 반도체 소자의 제조방법
US8183113B2 (en) * 2005-08-24 2012-05-22 Samsung Electronics Co., Ltd. Methods of forming recessed gate structures including blocking members, and methods of forming semiconductor devices having the recessed gate structures
KR100675281B1 (ko) * 2005-09-05 2007-01-29 삼성전자주식회사 디커플링 캐패시터를 갖는 반도체 소자 및 그 제조방법
KR100733446B1 (ko) * 2005-11-16 2007-06-29 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100732767B1 (ko) * 2005-12-29 2007-06-27 주식회사 하이닉스반도체 반도체 소자의 리세스 채널용 트렌치 형성방법
KR100744691B1 (ko) * 2006-03-21 2007-08-02 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의제조방법
US7902597B2 (en) * 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same
KR100764439B1 (ko) * 2006-04-25 2007-10-05 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
KR20070114557A (ko) * 2006-05-29 2007-12-04 삼성전자주식회사 퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법
KR100835278B1 (ko) * 2006-06-28 2008-06-05 삼성전자주식회사 리세스-핀 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US8154073B2 (en) 2006-07-14 2012-04-10 Denso Corporation Semiconductor device
US7537994B2 (en) * 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
US7838364B2 (en) * 2006-09-29 2010-11-23 Hynix Semiconductor Inc. Semiconductor device with bulb-type recessed channel and method for fabricating the same
KR20080037809A (ko) * 2006-10-27 2008-05-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100780598B1 (ko) * 2006-12-05 2007-11-30 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법
US20080139059A1 (en) * 2006-12-11 2008-06-12 John Preston Zimmerlee Foot-operated steering and control system for a variety of watercraft with dual propulsion units.
US20080160742A1 (en) * 2006-12-27 2008-07-03 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
DE102007003812B4 (de) * 2007-01-25 2011-11-17 Infineon Technologies Ag Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung
JP4450245B2 (ja) * 2007-06-07 2010-04-14 株式会社デンソー 半導体装置の製造方法
US7816216B2 (en) * 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
TW200905752A (en) * 2007-07-18 2009-02-01 Nanya Technology Corp Semeconductor device with long channel and manufacturing method thereof
US8120094B2 (en) * 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
JP5074172B2 (ja) * 2007-12-21 2012-11-14 オンセミコンダクター・トレーディング・リミテッド メサ型半導体装置及びその製造方法
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
TW200933899A (en) * 2008-01-29 2009-08-01 Sanyo Electric Co Mesa type semiconductor device and method for making the same
EP2277050B2 (en) 2008-04-16 2022-09-28 Momenta Pharmaceuticals, Inc. Analysis of amino acid copolymer compositions
JP2009302222A (ja) * 2008-06-12 2009-12-24 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
ES2523732T5 (es) * 2009-04-03 2023-10-23 Momenta Pharmaceuticals Inc Control de composiciones de copolímeros
KR20100111162A (ko) * 2009-04-06 2010-10-14 삼성전자주식회사 리세스 채널 모스 트랜지스터를 갖는 반도체소자 제조방법
JP5636848B2 (ja) 2010-05-26 2014-12-10 株式会社デンソー 横型の絶縁ゲート型バイポーラトランジスタ
US8643101B2 (en) 2011-04-20 2014-02-04 United Microelectronics Corp. High voltage metal oxide semiconductor device having a multi-segment isolation structure
US8912595B2 (en) * 2011-05-12 2014-12-16 Nanya Technology Corp. Trench MOS structure and method for forming the same
US8581338B2 (en) 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
US8592905B2 (en) 2011-06-26 2013-11-26 United Microelectronics Corp. High-voltage semiconductor device
US20130043513A1 (en) 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
US8729599B2 (en) 2011-08-22 2014-05-20 United Microelectronics Corp. Semiconductor device
US8921937B2 (en) 2011-08-24 2014-12-30 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of fabricating the same
US8742498B2 (en) 2011-11-03 2014-06-03 United Microelectronics Corp. High voltage semiconductor device and fabricating method thereof
US8482063B2 (en) 2011-11-18 2013-07-09 United Microelectronics Corporation High voltage semiconductor device
US8587058B2 (en) 2012-01-02 2013-11-19 United Microelectronics Corp. Lateral diffused metal-oxide-semiconductor device
US8445356B1 (en) * 2012-01-05 2013-05-21 International Business Machines Corporation Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
US8492835B1 (en) 2012-01-20 2013-07-23 United Microelectronics Corporation High voltage MOSFET device
US9093296B2 (en) 2012-02-09 2015-07-28 United Microelectronics Corp. LDMOS transistor having trench structures extending to a buried layer
TWI523196B (zh) 2012-02-24 2016-02-21 聯華電子股份有限公司 高壓金氧半導體電晶體元件及其佈局圖案
US8890144B2 (en) 2012-03-08 2014-11-18 United Microelectronics Corp. High voltage semiconductor device
US9236471B2 (en) 2012-04-24 2016-01-12 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9159791B2 (en) 2012-06-06 2015-10-13 United Microelectronics Corp. Semiconductor device comprising a conductive region
US8836067B2 (en) 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof
US8674441B2 (en) 2012-07-09 2014-03-18 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8643104B1 (en) 2012-08-14 2014-02-04 United Microelectronics Corp. Lateral diffusion metal oxide semiconductor transistor structure
US8729631B2 (en) 2012-08-28 2014-05-20 United Microelectronics Corp. MOS transistor
US9196717B2 (en) 2012-09-28 2015-11-24 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8829611B2 (en) 2012-09-28 2014-09-09 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8704304B1 (en) 2012-10-05 2014-04-22 United Microelectronics Corp. Semiconductor structure
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
US9224857B2 (en) 2012-11-12 2015-12-29 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US10249721B2 (en) 2013-04-04 2019-04-02 Infineon Technologies Austria Ag Semiconductor device including a gate trench and a source trench
US9035425B2 (en) 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US8896057B1 (en) 2013-05-14 2014-11-25 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
KR102126699B1 (ko) * 2013-05-30 2020-06-26 삼성디스플레이 주식회사 마스크 제조 방법
US8786362B1 (en) 2013-06-04 2014-07-22 United Microelectronics Corporation Schottky diode having current leakage protection structure and current leakage protecting method of the same
US8941175B2 (en) 2013-06-17 2015-01-27 United Microelectronics Corp. Power array with staggered arrangement for improving on-resistance and safe operating area
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US9666663B2 (en) 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9076838B2 (en) 2013-09-13 2015-07-07 Infineon Technologies Ag Insulated gate bipolar transistor with mesa sections between cell trench structures and method of manufacturing
US9136375B2 (en) 2013-11-21 2015-09-15 United Microelectronics Corp. Semiconductor structure
US9385228B2 (en) 2013-11-27 2016-07-05 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9105679B2 (en) 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
US9553179B2 (en) 2014-01-31 2017-01-24 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier structure
US9490360B2 (en) 2014-02-19 2016-11-08 United Microelectronics Corp. Semiconductor device and operating method thereof
US9536999B2 (en) 2014-09-08 2017-01-03 Infineon Technologies Ag Semiconductor device with control structure including buried portions and method of manufacturing
US9935126B2 (en) 2014-09-08 2018-04-03 Infineon Technologies Ag Method of forming a semiconductor substrate with buried cavities and dielectric support structures
JP6164372B2 (ja) * 2014-09-17 2017-07-19 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105655283A (zh) * 2014-11-13 2016-06-08 北京北方微电子基地设备工艺研究中心有限责任公司 高深宽比的浅沟槽隔离刻蚀方法
US9944516B2 (en) * 2015-04-29 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio etch without upper widening
DE102021200828A1 (de) * 2021-01-29 2022-08-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Fotodiode mit orthogonalem Schichtaufbau
CN116825621A (zh) * 2022-03-21 2023-09-29 苏州东微半导体股份有限公司 碳化硅器件的制造方法

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60158642A (ja) 1984-01-27 1985-08-20 Hitachi Ltd 半導体装置
JPS60219759A (ja) 1984-04-16 1985-11-02 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製造方法
JPS6068650A (ja) 1984-08-27 1985-04-19 Mitsubishi Electric Corp 半導体装置の製造方法
JPS61119056A (ja) 1984-11-15 1986-06-06 Nec Corp 半導体装置の製造方法
JP2602808B2 (ja) 1986-01-21 1997-04-23 株式会社東芝 半導体装置の製造方法
JPS62160731A (ja) 1986-01-10 1987-07-16 Toshiba Corp 半導体装置の製造方法
JPH0618248B2 (ja) 1985-05-31 1994-03-09 株式会社東芝 半導体装置の製造方法
JPS6273737A (ja) 1985-09-27 1987-04-04 Nec Corp 半導体装置
JPS62136065A (ja) 1985-12-09 1987-06-19 Mitsubishi Electric Corp 半導体装置の製造方法
JPS62185353A (ja) 1986-02-10 1987-08-13 Toshiba Corp 半導体装置の製造方法
JPS62293661A (ja) 1986-06-12 1987-12-21 Oki Electric Ind Co Ltd 半導体キヤパシタの製造方法
JPS632371A (ja) 1986-06-23 1988-01-07 Hitachi Ltd 半導体装置
US4693781A (en) 1986-06-26 1987-09-15 Motorola, Inc. Trench formation process
US4729815A (en) * 1986-07-21 1988-03-08 Motorola, Inc. Multiple step trench etching process
JPS63115358A (ja) 1986-11-04 1988-05-19 Toshiba Corp 溝堀り型キヤパシタ−の製造方法
JPH0748547B2 (ja) 1986-11-04 1995-05-24 松下電子工業株式会社 トレンチ型キヤパシタの製造方法
JPS63166230A (ja) 1986-12-26 1988-07-09 Toshiba Corp ドライエツチング方法
JPS63229743A (ja) 1987-03-19 1988-09-26 Oki Electric Ind Co Ltd 半導体装置
JPS63229845A (ja) 1987-03-19 1988-09-26 Nec Corp 半導体集積回路装置の製造方法
JPS63234534A (ja) 1987-03-24 1988-09-29 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPS63278338A (ja) 1987-05-11 1988-11-16 Fujitsu Ltd 半導体装置の製造方法
JPS63318768A (ja) 1987-06-22 1988-12-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2794565B2 (ja) 1987-08-20 1998-09-10 松下電子工業株式会社 溝形キャパシタの製造方法
JP2635607B2 (ja) 1987-08-28 1997-07-30 株式会社東芝 半導体装置の製造方法
JP2671312B2 (ja) 1987-08-29 1997-10-29 ソニー株式会社 半導体装置の製造方法
JPS6472551A (en) 1987-09-14 1989-03-17 Toshiba Corp Manufacture of trench capacitor
JP2519474B2 (ja) 1987-09-19 1996-07-31 松下電子工業株式会社 溝形キャパシタの製造方法
JP2552152B2 (ja) 1987-10-22 1996-11-06 セイコーエプソン株式会社 半導体装置
JP2647884B2 (ja) 1988-01-27 1997-08-27 株式会社日立製作所 半導体装置の製造方法
JPH01196134A (ja) 1988-01-30 1989-08-07 Toshiba Corp 半導体装置の製造方法
JPH01216538A (ja) 1988-02-24 1989-08-30 Toshiba Corp 半導体装置およびその製造方法
JPH023956A (ja) 1988-06-20 1990-01-09 Nec Corp 半導体装置の製造方法
JPH0254557A (ja) 1988-08-18 1990-02-23 Seiko Epson Corp 半導体装置
JP2715469B2 (ja) 1988-09-06 1998-02-18 ソニー株式会社 テレビジョン受像機
JPH02260424A (ja) 1989-03-30 1990-10-23 Matsushita Electric Ind Co Ltd ドライエッチング方法
JPH02260660A (ja) 1989-03-31 1990-10-23 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
JPH02271618A (ja) 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JPH02271619A (ja) 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JPH0260A (ja) 1989-05-12 1990-01-05 Hitachi Ltd イオンビーム加工装置
JPH03147327A (ja) 1989-11-01 1991-06-24 Fujitsu Ltd 半導体装置の製造方法
JPH03252131A (ja) 1990-03-01 1991-11-11 Toshiba Corp 半導体装置の製造方法
JP2667552B2 (ja) 1990-05-28 1997-10-27 株式会社東芝 半導体装置の製造方法
JPH0437152A (ja) 1990-06-01 1992-02-07 Fujitsu Ltd 半導体装置の製造方法
JP2589209B2 (ja) 1990-09-27 1997-03-12 株式会社東芝 半導体装置の素子間分離領域の形成方法
JP3208575B2 (ja) 1991-08-16 2001-09-17 ソニー株式会社 半導体装置の製法
JPH0555361A (ja) 1991-08-28 1993-03-05 Fujitsu Ltd 半導体装置及びその製造方法
JP3283047B2 (ja) 1991-10-07 2002-05-20 株式会社東芝 半導体装置および半導体装置の製造方法
JPH05226298A (ja) 1992-02-12 1993-09-03 Seiko Epson Corp 半導体装置の製造方法
JP3167457B2 (ja) 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP3660391B2 (ja) 1994-05-27 2005-06-15 株式会社東芝 半導体装置の製造方法
JP3155894B2 (ja) 1994-09-29 2001-04-16 株式会社東芝 半導体装置およびその製造方法
JPH08203864A (ja) 1995-01-20 1996-08-09 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH08203863A (ja) 1995-01-20 1996-08-09 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH09162168A (ja) 1995-12-05 1997-06-20 Nissan Motor Co Ltd 半導体装置の製造方法
JPH09331063A (ja) 1996-04-11 1997-12-22 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JPH09283535A (ja) 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
JP3395522B2 (ja) 1996-05-15 2003-04-14 株式会社豊田中央研究所 半導体装置およびその製造方法
JPH09330928A (ja) 1996-06-13 1997-12-22 Toshiba Corp 配線層の形成方法
JP3568749B2 (ja) 1996-12-17 2004-09-22 株式会社デンソー 半導体のドライエッチング方法
US5914280A (en) * 1996-12-23 1999-06-22 Harris Corporation Deep trench etch on bonded silicon wafer
US6566224B1 (en) 1997-07-31 2003-05-20 Agere Systems, Inc. Process for device fabrication
JP3331979B2 (ja) 1997-08-29 2002-10-07 株式会社デンソー 半導体のエッチング方法
US5891807A (en) 1997-09-25 1999-04-06 Siemens Aktiengesellschaft Formation of a bottle shaped trench
JP3132439B2 (ja) 1997-09-29 2001-02-05 日本電気株式会社 半導体装置の製造方法
US6008131A (en) * 1997-12-22 1999-12-28 Taiwan Semiconductor Manufacturing Company Ltd. Bottom rounding in shallow trench etching using a highly isotropic etching step
JP4090551B2 (ja) 1998-02-19 2008-05-28 大日本印刷株式会社 透明バリア性フィルム

Cited By (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353446A (ja) * 2001-05-30 2002-12-06 Fuji Electric Co Ltd トレンチ型半導体装置およびその製造方法
KR100829369B1 (ko) * 2002-12-09 2008-05-13 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 형성 방법
KR100895828B1 (ko) 2002-12-26 2009-05-06 주식회사 하이닉스반도체 트렌치 형성 방법
WO2005055303A1 (ja) * 2003-12-01 2005-06-16 Matsushita Electric Industrial Co., Ltd. プラズマエッチング方法
US7842572B2 (en) 2004-09-09 2010-11-30 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices with local recess channel transistors
US7586150B2 (en) 2004-09-09 2009-09-08 Samsung Electronic Co., Ltd. Semiconductor devices with local recess channel transistors and methods of manufacturing the same
JP2006165030A (ja) * 2004-12-02 2006-06-22 Ulvac Japan Ltd トンネル接合素子のエッチング加工方法および装置
JP2006310749A (ja) * 2005-04-29 2006-11-09 Hynix Semiconductor Inc 半導体素子のトランジスタ製造方法
US7622778B2 (en) 2005-05-18 2009-11-24 Samsung Electronic Co., Ltd. Semiconductor device having shallow trench isolation structure comprising an upper trench and a lower trench including a void
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
US7800187B2 (en) 2005-05-19 2010-09-21 Nec Electronics Corporation Trech-type vertical semiconductor device having gate electrode buried in rounded hump opening
JP2011066435A (ja) * 2005-09-09 2011-03-31 Infineon Technologies Ag 半導体デバイスの絶縁
JP2007110096A (ja) * 2005-09-09 2007-04-26 Infineon Technologies Ag 半導体デバイスの絶縁
JP2007088418A (ja) * 2005-09-22 2007-04-05 Samsung Electronics Co Ltd 側方拡張活性領域を有する半導体素子及びその製造方法
KR100844930B1 (ko) * 2005-09-28 2008-07-09 주식회사 하이닉스반도체 플라스크 모양의 리세스게이트를 갖는 반도체 소자의 제조방법
JP2007110005A (ja) * 2005-10-17 2007-04-26 Nec Electronics Corp 半導体装置の製造方法
US7462562B2 (en) 2005-10-17 2008-12-09 Nec Electronics Corporation Fabrication method of semiconductor device
KR100772709B1 (ko) 2005-12-13 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
KR100799121B1 (ko) 2005-12-22 2008-01-29 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
US7507651B2 (en) 2005-12-22 2009-03-24 Hynix Semiconductor Inc. Method for fabricating semiconductor device with bulb shaped recess gate pattern
JP2007180310A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体装置
KR100772562B1 (ko) 2005-12-28 2007-11-02 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
US7525133B2 (en) 2005-12-28 2009-04-28 Kabushiki Kaisha Toshiba Trench-gate MOS transistor composed of multiple conductors
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
KR100753083B1 (ko) * 2006-04-28 2007-08-31 주식회사 하이닉스반도체 반도체소자의 리세스채널 형성 방법
US7625813B2 (en) 2006-04-28 2009-12-01 Hynix Semiconductor Inc. Method of fabricating recess channel in semiconductor device
JP2008021930A (ja) * 2006-07-14 2008-01-31 Denso Corp 半導体装置
US8933509B2 (en) 2006-07-31 2015-01-13 SK Hynix Inc. Semiconductor device and method for fabricating the same
JP2008034793A (ja) * 2006-07-31 2008-02-14 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2008060138A (ja) * 2006-08-29 2008-03-13 Mitsubishi Electric Corp 電力用半導体装置およびその製造方法
US7696569B2 (en) 2006-09-22 2010-04-13 Elpida Memory, Inc. Semiconductor device including a trench with a curved surface portion and method of manufacturing the same
JP2008085341A (ja) * 2006-09-28 2008-04-10 Hynix Semiconductor Inc 半導体素子のリセスゲートの製造方法
JP2008108923A (ja) * 2006-10-26 2008-05-08 Elpida Memory Inc 半導体装置及びその製造方法
US7858476B2 (en) 2006-10-30 2010-12-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
KR100825028B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 제조방법
KR100827538B1 (ko) 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2008166701A (ja) * 2006-12-28 2008-07-17 Hynix Semiconductor Inc 半導体素子の製造方法
JP2008283030A (ja) * 2007-05-11 2008-11-20 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010258252A (ja) * 2009-04-27 2010-11-11 Renesas Electronics Corp 半導体装置の製造方法
DE102012204420A1 (de) 2011-04-19 2012-10-25 Mitsubishi Electric Corp. Halbleitervorrichtung
US8698195B2 (en) 2011-04-19 2014-04-15 Mitsubishi Electric Corporation Semiconductor device
WO2013132825A1 (ja) * 2012-03-05 2013-09-12 株式会社デンソー 半導体装置およびその製造方法
JP2013214696A (ja) * 2012-03-05 2013-10-17 Denso Corp 半導体装置およびその製造方法
WO2013179650A1 (ja) * 2012-05-31 2013-12-05 株式会社デンソー 半導体装置およびその製造方法
JP5637332B1 (ja) * 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
WO2015002051A1 (ja) * 2013-07-01 2015-01-08 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP5637333B1 (ja) * 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP5664820B1 (ja) * 2013-07-01 2015-02-04 富士ゼロックス株式会社 半導体片の製造方法
JP2015029063A (ja) * 2013-07-01 2015-02-12 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP2015039015A (ja) * 2013-07-01 2015-02-26 富士ゼロックス株式会社 半導体片の製造方法
US9735056B2 (en) 2013-07-01 2017-08-15 Fuji Xerox Co., Ltd. Semiconductor piece manufacturing method and substrate dicing method for suppressing breakage

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