JP2002353446A - トレンチ型半導体装置およびその製造方法 - Google Patents
トレンチ型半導体装置およびその製造方法Info
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- JP2002353446A JP2002353446A JP2001162062A JP2001162062A JP2002353446A JP 2002353446 A JP2002353446 A JP 2002353446A JP 2001162062 A JP2001162062 A JP 2001162062A JP 2001162062 A JP2001162062 A JP 2001162062A JP 2002353446 A JP2002353446 A JP 2002353446A
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Abstract
(57)【要約】
【課題】半導体基板上にトレンチを形成し、そのトレン
チ側壁及び底部に電流経路を配設したトレンチ型半導体
装置において、耐圧不良の低減を図る。 【解決手段】半導体基板表面保護膜から第一のトレンチ
をエッチングし、側壁部にＣＶＤ酸化膜を形成し、第二
のトレンチをエッチングし、ふっ酸を含む溶液で処理し
た後、等方性エッチングをおこない下段のトレンチ側壁
と、上段のトレンチ内のＣＶＤ酸化膜の表面とを面一に
し、ゲート酸化膜や、ゲート電極の特異点を無くする。
チ側壁及び底部に電流経路を配設したトレンチ型半導体
装置において、耐圧不良の低減を図る。 【解決手段】半導体基板表面保護膜から第一のトレンチ
をエッチングし、側壁部にＣＶＤ酸化膜を形成し、第二
のトレンチをエッチングし、ふっ酸を含む溶液で処理し
た後、等方性エッチングをおこない下段のトレンチ側壁
と、上段のトレンチ内のＣＶＤ酸化膜の表面とを面一に
し、ゲート酸化膜や、ゲート電極の特異点を無くする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板上にトレ
ンチ（深溝）を形成し、そのトレンチ内部或いはその側
壁、底部付近に電流経路を配設したトレンチ型半導体装
置の製造方法に関する。
ンチ（深溝）を形成し、そのトレンチ内部或いはその側
壁、底部付近に電流経路を配設したトレンチ型半導体装
置の製造方法に関する。
【０００２】
【従来の技術】図７は従来の横型ＭＩＳＦＥＴの一例の
断面図である。ｐ- 基板10の表面層にｐべ−ス領域12と
ｎ+ ドレイン領域14とが配設されている。そしてこのＭ
ＩＳＦＥＴでは、ｐべ−ス領域12とｎ+ ドレイン領域14
との間に、高抵抗のｎ- 拡張ドレイン11を配設すること
により、ｎ+ ソース領域16とｎ + ドレイン領域14間の電
界を緩和し、高耐圧化を図っている。
断面図である。ｐ- 基板10の表面層にｐべ−ス領域12と
ｎ+ ドレイン領域14とが配設されている。そしてこのＭ
ＩＳＦＥＴでは、ｐべ−ス領域12とｎ+ ドレイン領域14
との間に、高抵抗のｎ- 拡張ドレイン11を配設すること
により、ｎ+ ソース領域16とｎ + ドレイン領域14間の電
界を緩和し、高耐圧化を図っている。
【０００３】横型ＭＩＳＦＥＴでは一般的に、図７に示
すように、ソース領域（領域長L1）、チヤネル領域（領
域長L2）、拡張ドレイン領域（領域長L3）、ドレイン領
域（領域長L4）によって構成され、デバイスピッチはL1
＋L2＋L3＋L4の総和によって決まる。デバイスピッチが
小さい程、デバイスの集積度が上がり、オン抵抗を低下
させることができる。しかしながら、耐圧は拡張ドレイ
ン領域（領域長L3）によって決まり、L3が長い程高耐圧
となる為、耐圧と集積度とがトレードオフの関係にあっ
た。
すように、ソース領域（領域長L1）、チヤネル領域（領
域長L2）、拡張ドレイン領域（領域長L3）、ドレイン領
域（領域長L4）によって構成され、デバイスピッチはL1
＋L2＋L3＋L4の総和によって決まる。デバイスピッチが
小さい程、デバイスの集積度が上がり、オン抵抗を低下
させることができる。しかしながら、耐圧は拡張ドレイ
ン領域（領域長L3）によって決まり、L3が長い程高耐圧
となる為、耐圧と集積度とがトレードオフの関係にあっ
た。
【０００４】そこで、拡張ドレイン領域をトレンチ内に
形成することにより、高集積度と高耐圧を同時に可能と
する、Trench Lateral Power MISFET （以下ＴＬＰＭと
記す）が提案されている。図８はＴＬＰＭの一例の断面
図である。ｎ+ ドレイン領域107 はｐ- 基板101 の表面
層に配設されているが、ｐべ−ス領域102 とｎ+ ソース
領域103 とは、ｐ- 基板101 の表面から掘り下げられた
第二トレンチ105 の底部に形成されている。そしてこの
ＴＬＰＭでは、電界を緩和する高抵抗ｎ- 拡張ドレイン
領域106 が第一トレンチ104 の側壁に沿って設けられて
いる。120 はｎ+ ソース領域102 とソース電極118 とを
接続するソース導体である。トレンチ104 、105 内には
ゲート電極110 とｎ- 拡張ドレイン領域106との間のキ
ャパシタンスＣg を低減するための厚い酸化膜112 が形
成されている。108 は電流の制御がおこなわれるチャネ
ルである。
形成することにより、高集積度と高耐圧を同時に可能と
する、Trench Lateral Power MISFET （以下ＴＬＰＭと
記す）が提案されている。図８はＴＬＰＭの一例の断面
図である。ｎ+ ドレイン領域107 はｐ- 基板101 の表面
層に配設されているが、ｐべ−ス領域102 とｎ+ ソース
領域103 とは、ｐ- 基板101 の表面から掘り下げられた
第二トレンチ105 の底部に形成されている。そしてこの
ＴＬＰＭでは、電界を緩和する高抵抗ｎ- 拡張ドレイン
領域106 が第一トレンチ104 の側壁に沿って設けられて
いる。120 はｎ+ ソース領域102 とソース電極118 とを
接続するソース導体である。トレンチ104 、105 内には
ゲート電極110 とｎ- 拡張ドレイン領域106との間のキ
ャパシタンスＣg を低減するための厚い酸化膜112 が形
成されている。108 は電流の制御がおこなわれるチャネ
ルである。
【０００５】ＴＬＰＭは第二トレンチ105 の底部に位置
するソース領域103 のためのコンタクトホールをセルフ
アラインで形成することができる為、デバイスピッチを
極めて小さくすることができる。実際に耐圧８０V、４
μmピッチ、オン抵抗０．８mΩ・cm2 程度のＴＬＰＭが
製造されている。図１０は、別のタイプのＴＬＰＭの断
面図である。このＴＬＰＭは、トレンチが一段であり、
トレンチ204 内に厚い酸化膜がないが、トレンチ204 の
側壁部が耐圧維持のためのｎ- 拡張ドレイン領域206 と
なつていることは同じである。
するソース領域103 のためのコンタクトホールをセルフ
アラインで形成することができる為、デバイスピッチを
極めて小さくすることができる。実際に耐圧８０V、４
μmピッチ、オン抵抗０．８mΩ・cm2 程度のＴＬＰＭが
製造されている。図１０は、別のタイプのＴＬＰＭの断
面図である。このＴＬＰＭは、トレンチが一段であり、
トレンチ204 内に厚い酸化膜がないが、トレンチ204 の
側壁部が耐圧維持のためのｎ- 拡張ドレイン領域206 と
なつていることは同じである。
【０００６】
【発明が解決しようとする課題】しかしながら、製造し
たチップに於いて耐圧にバラツキがみられた。その原因
を調査したところ、図８に示すように、厚い酸化膜112
がSi基板101とフラットではなく、階段状に接している
為、ゲート酸化膜109 の形状に特異点ができ、そこに電
界集中し、素子が破壊していたことが明らかになった。
たチップに於いて耐圧にバラツキがみられた。その原因
を調査したところ、図８に示すように、厚い酸化膜112
がSi基板101とフラットではなく、階段状に接している
為、ゲート酸化膜109 の形状に特異点ができ、そこに電
界集中し、素子が破壊していたことが明らかになった。
【０００７】図９(a) 〜（e）は従来のＴＬＰＭの製造
方法のうち、トレンチ104 、105 のエッチング工程部分
の工程順の断面図である。以下この図に従って従来の製
造方法を説明する。先ず、基板101上にマスク酸化膜121
を選択的に形成し、ドライエッチングによって第一トレ
ンチ104 を形成した後、ＣＶＤ酸化膜（以下ＨＴＯ膜と
記す）122を形成する［図９(a) ］。
方法のうち、トレンチ104 、105 のエッチング工程部分
の工程順の断面図である。以下この図に従って従来の製
造方法を説明する。先ず、基板101上にマスク酸化膜121
を選択的に形成し、ドライエッチングによって第一トレ
ンチ104 を形成した後、ＣＶＤ酸化膜（以下ＨＴＯ膜と
記す）122を形成する［図９(a) ］。
【０００８】次にＨＴＯ膜122のエッチバックをおこな
う［同図(b) ］。トレンチの側面に残ったＨＴＯ膜122
が厚い酸化膜112となる。次に前記エッチバックされた
ＨＴＯ膜122をマスクとして第二トレンチ105 を形成す
る。このとき、反応生成物123 がトレンチ側壁に付着す
る［同図(c) ］。トレンチ側壁に付着する反応生成物12
3 を除去する為、ふっ酸を含む薬液洗浄等を行う。その
際、マスクに用いた厚い酸化膜112も同時にエッチング
されてしまう［同図(d) ］。
う［同図(b) ］。トレンチの側面に残ったＨＴＯ膜122
が厚い酸化膜112となる。次に前記エッチバックされた
ＨＴＯ膜122をマスクとして第二トレンチ105 を形成す
る。このとき、反応生成物123 がトレンチ側壁に付着す
る［同図(c) ］。トレンチ側壁に付着する反応生成物12
3 を除去する為、ふっ酸を含む薬液洗浄等を行う。その
際、マスクに用いた厚い酸化膜112も同時にエッチング
されてしまう［同図(d) ］。
【０００９】ゲート酸化膜109を形成した［同図(e) ］
後、ゲート電極 の形成以降のプロセスがおこなわれ
る。このトレンチエッチングの際に、拡張ドレイン領域
106となるSi基板部分と、厚い酸化膜112とが階段状に接
し、その上に薄く形成されるゲート酸化膜109、ゲート
電極110もその形状を継承して、階段形状になり、特異
点124 が生じる。
後、ゲート電極 の形成以降のプロセスがおこなわれ
る。このトレンチエッチングの際に、拡張ドレイン領域
106となるSi基板部分と、厚い酸化膜112とが階段状に接
し、その上に薄く形成されるゲート酸化膜109、ゲート
電極110もその形状を継承して、階段形状になり、特異
点124 が生じる。
【００１０】すなわち、従来のTLPM製造方法では、この
特異点124 部分のゲート酸化膜109に電界集中が起こ
り、素子が壊され、耐圧不良が起きると考えられる。図
１０のＴＬＰＭにおいても事情は同じであり、基板表面
の酸化膜221 がエツチングで後退し、トレンチ204 の側
壁と基板表面の酸化膜221 の端とがずれた後に薄いゲー
ト酸化膜209 が形成されて、ゲート酸化膜209 の形状に
特異点224 ができ、そこに電界集中して素子が破壊して
いた。
特異点124 部分のゲート酸化膜109に電界集中が起こ
り、素子が壊され、耐圧不良が起きると考えられる。図
１０のＴＬＰＭにおいても事情は同じであり、基板表面
の酸化膜221 がエツチングで後退し、トレンチ204 の側
壁と基板表面の酸化膜221 の端とがずれた後に薄いゲー
ト酸化膜209 が形成されて、ゲート酸化膜209 の形状に
特異点224 ができ、そこに電界集中して素子が破壊して
いた。
【００１１】本発明は、上記のような問題点を解決する
ためになされたものであり、その目的は十分な耐圧のＴ
ＬＰＭを得ると共に、オン抵抗を低減し、且つ耐圧低下
不良を低減することができる半導体装置とその製造方法
を提供することにある。
ためになされたものであり、その目的は十分な耐圧のＴ
ＬＰＭを得ると共に、オン抵抗を低減し、且つ耐圧低下
不良を低減することができる半導体装置とその製造方法
を提供することにある。
【００１２】
【課題を解決する為の手段】上記目的を達成する為、半
導体基板表面から掘り下げられた二段以上のトレンチを
有し、下段のトレンチの側壁と薄い絶縁膜を介して少な
くとも下段から上段のトレンチにかけてトレンチ内にゲ
ート電極が設けられるトレンチ型半導体装置において、
ゲート電極の外面が下段と上段のトレンチ境界付近で平
滑であるものとする。
導体基板表面から掘り下げられた二段以上のトレンチを
有し、下段のトレンチの側壁と薄い絶縁膜を介して少な
くとも下段から上段のトレンチにかけてトレンチ内にゲ
ート電極が設けられるトレンチ型半導体装置において、
ゲート電極の外面が下段と上段のトレンチ境界付近で平
滑であるものとする。
【００１３】又は、半導体基板表面から掘り下げられた
トレンチを有し、トレンチの側壁と薄い絶縁膜を介して
トレンチ内にゲート電極が設けられるトレンチ型半導体
装置において、ゲート電極の外面がトレンチの上端付近
で平滑であるものとする。そのように、ゲート酸化膜、
ゲート電極の形状に特異点をなくすことによって、十分
な耐圧を得ることができる。
トレンチを有し、トレンチの側壁と薄い絶縁膜を介して
トレンチ内にゲート電極が設けられるトレンチ型半導体
装置において、ゲート電極の外面がトレンチの上端付近
で平滑であるものとする。そのように、ゲート酸化膜、
ゲート電極の形状に特異点をなくすことによって、十分
な耐圧を得ることができる。
【００１４】特に、下段のトレンチの底面と側面とが曲
面で連結されているものとすることによって、ゲート酸
化膜の弱点が回避されるので耐圧が更に向上する。上段
のトレンチ側壁に低不純物濃度の耐圧維持領域が設けら
れた高耐圧のトレンチ型半導体装置において、上記の手
段が有効である。上記のようなトレンチ型半導体装置の
製造方法としては、半導体基板表面から絶縁膜をマスク
としてエッチングをおこないトレンチを形成する工程
と、全面にＣＶＤ酸化膜を堆積し、異方性エッチングに
よりトレンチ底面を露出させる工程と、残ったＣＶＤ酸
化膜をマスクとしてエッチングをおこない第二のトレン
チを形成する工程と、トレンチ内部にゲート酸化膜を形
成する工程と、ふっ酸を含む溶液で処理する工程との後
に、等方性エッチングをおこない、トレンチ底面および
側壁の一部に沿ってゲート電極を形成する工程をおこな
うものとする。
面で連結されているものとすることによって、ゲート酸
化膜の弱点が回避されるので耐圧が更に向上する。上段
のトレンチ側壁に低不純物濃度の耐圧維持領域が設けら
れた高耐圧のトレンチ型半導体装置において、上記の手
段が有効である。上記のようなトレンチ型半導体装置の
製造方法としては、半導体基板表面から絶縁膜をマスク
としてエッチングをおこないトレンチを形成する工程
と、全面にＣＶＤ酸化膜を堆積し、異方性エッチングに
よりトレンチ底面を露出させる工程と、残ったＣＶＤ酸
化膜をマスクとしてエッチングをおこない第二のトレン
チを形成する工程と、トレンチ内部にゲート酸化膜を形
成する工程と、ふっ酸を含む溶液で処理する工程との後
に、等方性エッチングをおこない、トレンチ底面および
側壁の一部に沿ってゲート電極を形成する工程をおこな
うものとする。
【００１５】等方性エッチングをおこなうことにより、
第二トレンチの側壁と、ＣＶＤ酸化膜の表面とを面一に
し、その後に形成するゲート酸化膜の得意点を回避する
ことができる。
第二トレンチの側壁と、ＣＶＤ酸化膜の表面とを面一に
し、その後に形成するゲート酸化膜の得意点を回避する
ことができる。
【００１６】
【発明の実施の形態】以下実施例をもとに、本発明の実
施の形態を説明する。 ［実施例１］図２は、本発明にかかる第一の実施例のＴ
ＬＰＭの断面図である。ｎ+ ドレイン領域307 はｐ- 基
板301 の表面層に配設されているが、ｐべ−ス領域302
とｎ+ ソース領域303 とは、ｐ- 基板301 の表面から掘
り下げられた第二トレンチ305 の底部に形成されてい
る。そしてこのＴＬＰＭでは、電界を緩和する高抵抗ｎ
- 拡張ドレイン306 が第一トレンチ304 の側壁に沿って
設けられている。320 はｎ+ ソース領域303 とソース電
極318 とを接続するソース導体である。トレンチ304 、
305 内にはゲート電極310 とｎ- 拡張ドレイン領域306
との間のキャパシタンスＣg を低減するための厚い酸化
膜312 が形成されている。
施の形態を説明する。 ［実施例１］図２は、本発明にかかる第一の実施例のＴ
ＬＰＭの断面図である。ｎ+ ドレイン領域307 はｐ- 基
板301 の表面層に配設されているが、ｐべ−ス領域302
とｎ+ ソース領域303 とは、ｐ- 基板301 の表面から掘
り下げられた第二トレンチ305 の底部に形成されてい
る。そしてこのＴＬＰＭでは、電界を緩和する高抵抗ｎ
- 拡張ドレイン306 が第一トレンチ304 の側壁に沿って
設けられている。320 はｎ+ ソース領域303 とソース電
極318 とを接続するソース導体である。トレンチ304 、
305 内にはゲート電極310 とｎ- 拡張ドレイン領域306
との間のキャパシタンスＣg を低減するための厚い酸化
膜312 が形成されている。
【００１７】図８の従来のＴＬＰＭの断面図と異なる点
は、ゲート酸化膜309 に特異点が無く、厚い酸化膜312
の表面とゲート酸化膜309 の表面とがほぼ面一に接して
いる点である。このようにすることによって、耐圧低下
による不良が半減した。 ［実施例２］図１は、本発明にかかる第一の実施例のＴ
ＬＰＭの断面図である。
は、ゲート酸化膜309 に特異点が無く、厚い酸化膜312
の表面とゲート酸化膜309 の表面とがほぼ面一に接して
いる点である。このようにすることによって、耐圧低下
による不良が半減した。 ［実施例２］図１は、本発明にかかる第一の実施例のＴ
ＬＰＭの断面図である。
【００１８】厚い酸化膜412 の表面とゲート酸化膜409
の表面とがほぼ面一に接している点は上記の実施例１の
ＴＬＰＭと同様であるが、更に第二トレンチ405 の底部
の角が丸くなっている点が特徴である。図３（ａ）〜
（ｆ）は実施例２のＴＬＰＭの製造方法のうち、トレン
チ形成工程部分の工程順の断面図である。以下この図に
従って本発明の製造方法を説明する。
の表面とがほぼ面一に接している点は上記の実施例１の
ＴＬＰＭと同様であるが、更に第二トレンチ405 の底部
の角が丸くなっている点が特徴である。図３（ａ）〜
（ｆ）は実施例２のＴＬＰＭの製造方法のうち、トレン
チ形成工程部分の工程順の断面図である。以下この図に
従って本発明の製造方法を説明する。
【００１９】先ず、熱酸化により基板401上に厚さ１μm
のマスク酸化膜421を形成し、パターニングの後、酸化
膜421をマスクとしてドライエッチングによって、幅約
６μm、深さ４μm の第一トレンチ404 を形成する。エ
ッチングガスとしては、臭化水素（ＨＢｒ）と三ふっ化
窒素（ＮＦ3 ）、ヘリウム（Ｈｅ）、酸素（Ｏ2 ）の混
合ガスであり、圧力２．６Pa、印加電力４５０W とし
た。その後、モラシラン( ＳｉＨ4 ）と酸素とを用いた
減圧ＣＶＤにより、厚さ約０．８μm のＨＴＯ膜422を
堆積する［図３(a) ］。
のマスク酸化膜421を形成し、パターニングの後、酸化
膜421をマスクとしてドライエッチングによって、幅約
６μm、深さ４μm の第一トレンチ404 を形成する。エ
ッチングガスとしては、臭化水素（ＨＢｒ）と三ふっ化
窒素（ＮＦ3 ）、ヘリウム（Ｈｅ）、酸素（Ｏ2 ）の混
合ガスであり、圧力２．６Pa、印加電力４５０W とし
た。その後、モラシラン( ＳｉＨ4 ）と酸素とを用いた
減圧ＣＶＤにより、厚さ約０．８μm のＨＴＯ膜422を
堆積する［図３(a) ］。
【００２０】次にＨＴＯ膜422を異方性エッチングし
（エッチバックと言う）第一トレンチ404 の底面を露出
させる［同図(b) ］。ＨＴＯ膜422 の トレンチの側面
に残った部分が厚い酸化膜412 となる。このエッチバッ
クされた厚い酸化膜412をマスクとして、幅約４μm 、
深さ２μm の第二トレンチ405 をエッチングする。その
際にトレンチ側壁に反応生成物423が付着する［同図(c)
］ので、その反応生成物423 をふっ酸を含む薬液洗浄
などで除去する。その際厚い酸化膜412 も少しエッチン
グされてしまう。その結果、階段形状ができる［同図
(d) ］。なお図示していないがこの段階で不純物を導入
拡散してｐベース領域、ｎ+ ソース領域の形成をおこな
う。
（エッチバックと言う）第一トレンチ404 の底面を露出
させる［同図(b) ］。ＨＴＯ膜422 の トレンチの側面
に残った部分が厚い酸化膜412 となる。このエッチバッ
クされた厚い酸化膜412をマスクとして、幅約４μm 、
深さ２μm の第二トレンチ405 をエッチングする。その
際にトレンチ側壁に反応生成物423が付着する［同図(c)
］ので、その反応生成物423 をふっ酸を含む薬液洗浄
などで除去する。その際厚い酸化膜412 も少しエッチン
グされてしまう。その結果、階段形状ができる［同図
(d) ］。なお図示していないがこの段階で不純物を導入
拡散してｐベース領域、ｎ+ ソース領域の形成をおこな
う。
【００２１】次に、上記の階段形状を解消し、フラット
にする為、ふっ硝酢酸によるウェットエッチングや、Ｃ
ＤＥ（ChemicalDryEtch）法などの等方性エッチング方
法を用いて、トレンチ内部をエッチングすることによ
り、第二トレンチ405 の底部のコーナーに曲率を持た
せ、曲率半径を大きくする［同図（e）］。その後、例
えばＨＴＯ膜の堆積により、厚さ１００nmのゲート酸化
膜409を形成する［同図(f) ］。
にする為、ふっ硝酢酸によるウェットエッチングや、Ｃ
ＤＥ（ChemicalDryEtch）法などの等方性エッチング方
法を用いて、トレンチ内部をエッチングすることによ
り、第二トレンチ405 の底部のコーナーに曲率を持た
せ、曲率半径を大きくする［同図（e）］。その後、例
えばＨＴＯ膜の堆積により、厚さ１００nmのゲート酸化
膜409を形成する［同図(f) ］。
【００２２】この後、多結晶シリコンの堆積、エッチバ
ックによるゲート電極の形成以降のプロセスがおこなわ
れる。上記のような製造方法により、トレンチ405 の側
壁と厚い酸化膜412 の表面とが面一になり、従来見られ
た図１０における階段状の特異点124 をなくすことがで
きた。
ックによるゲート電極の形成以降のプロセスがおこなわ
れる。上記のような製造方法により、トレンチ405 の側
壁と厚い酸化膜412 の表面とが面一になり、従来見られ
た図１０における階段状の特異点124 をなくすことがで
きた。
【００２３】更に、トレンチのコーナーが角張っている
と、角部分のゲート酸化膜厚さが薄くなってしまい、そ
こを特異点として電界集中し、素子を壊す懸念がある
が、等方性エッチングを実施することにより、コーナー
が丸められているため、耐圧低下が防止された。実際
に、耐圧不良は１／１０に減少した。
と、角部分のゲート酸化膜厚さが薄くなってしまい、そ
こを特異点として電界集中し、素子を壊す懸念がある
が、等方性エッチングを実施することにより、コーナー
が丸められているため、耐圧低下が防止された。実際
に、耐圧不良は１／１０に減少した。
【００２４】なお、ゲート酸化膜409は、ＨＴＯ膜の堆
積に限らず、熱酸化により形成しても良いことは勿論で
ある。 ［実施例３］図４は、本発明にかかる第３の実施例のＴ
ＬＰＭの断面図である。実施例１、２のＴＬＰＭのトレ
ンチは２段になっていたが、本実施例３のトレンチは１
段であり、ゲート電極510 とｎ- 拡張ドレイン領域506
との間のキャパシタンスＣg を低減するための厚い酸化
膜が形成されていない。
積に限らず、熱酸化により形成しても良いことは勿論で
ある。 ［実施例３］図４は、本発明にかかる第３の実施例のＴ
ＬＰＭの断面図である。実施例１、２のＴＬＰＭのトレ
ンチは２段になっていたが、本実施例３のトレンチは１
段であり、ゲート電極510 とｎ- 拡張ドレイン領域506
との間のキャパシタンスＣg を低減するための厚い酸化
膜が形成されていない。
【００２５】ｎ+ ドレイン領域507 はｐ- 基板501 の表
面層に配設されているが、ｐべ−ス領域502 とｎ+ ソー
ス領域503 とは、ｐ- 基板501 の表面から掘り下げられ
たトレンチ504 の底部に形成されている。そしてこのＴ
ＬＰＭでは、電界を緩和する高抵抗ｎ- 拡張ドレイン領
域506 がトレンチ504 の側壁に沿って設けられている。
520 はｎ+ ソース領域502 とソース電極518 とを接続す
るソース導体である。
面層に配設されているが、ｐべ−ス領域502 とｎ+ ソー
ス領域503 とは、ｐ- 基板501 の表面から掘り下げられ
たトレンチ504 の底部に形成されている。そしてこのＴ
ＬＰＭでは、電界を緩和する高抵抗ｎ- 拡張ドレイン領
域506 がトレンチ504 の側壁に沿って設けられている。
520 はｎ+ ソース領域502 とソース電極518 とを接続す
るソース導体である。
【００２６】図１０の従来のＴＬＰＭの断面図と異なる
点は、ゲート酸化膜509 に特異点が無く、基板表面の酸
化膜521 の側面とトレンチ504 の側壁表面とがほぼ面一
に接している点である。このようにすることによって、
耐圧低下による不良が半減した。 ［実施例４］図５は、本発明にかかる第４の実施例のＴ
ＬＰＭの断面図である。
点は、ゲート酸化膜509 に特異点が無く、基板表面の酸
化膜521 の側面とトレンチ504 の側壁表面とがほぼ面一
に接している点である。このようにすることによって、
耐圧低下による不良が半減した。 ［実施例４］図５は、本発明にかかる第４の実施例のＴ
ＬＰＭの断面図である。
【００２７】基板表面の酸化膜621 の端面とトレンチ60
4 の側壁表面とがほぼ面一に接している点は上記の実施
例３のＴＬＰＭと同様であるが、更にトレンチ604 の底
部の角が丸くなっている点が特徴である。図６（ａ）〜
（ｄ）は実施例４の製造方法のうち、トレンチ形成工程
部分の工程順の断面図である。以下この図に従って本発
明の製造方法を説明する。
4 の側壁表面とがほぼ面一に接している点は上記の実施
例３のＴＬＰＭと同様であるが、更にトレンチ604 の底
部の角が丸くなっている点が特徴である。図６（ａ）〜
（ｄ）は実施例４の製造方法のうち、トレンチ形成工程
部分の工程順の断面図である。以下この図に従って本発
明の製造方法を説明する。
【００２８】Ｓｉ基板601上にマスク酸化膜621を選択的
に形成し、異方性エッチングによりトレンチエッチング
を行う。その際、その際にトレンチ側壁に反応生成物62
3 が付着する［図６(a) ］ その反応生成物623 をふっ酸を含む薬液洗浄などで除去
するが、その際マスク酸化膜621の上面及び側面もエッ
チングされてしまい、マスク酸化膜621 の側面とトレン
チ604 の側面がフラットでなく、階段状に接することに
なる［同図(b)］。
に形成し、異方性エッチングによりトレンチエッチング
を行う。その際、その際にトレンチ側壁に反応生成物62
3 が付着する［図６(a) ］ その反応生成物623 をふっ酸を含む薬液洗浄などで除去
するが、その際マスク酸化膜621の上面及び側面もエッ
チングされてしまい、マスク酸化膜621 の側面とトレン
チ604 の側面がフラットでなく、階段状に接することに
なる［同図(b)］。
【００２９】次に、上記の階段形状を解消し、フラット
にする為、ふっ硝酢酸によるウェットエツチングや、Ｃ
ＤＥ（ChemicalDryEtch）法などの等方性エッチング方
法を用いて、トレンチ内部をエッチングすることによ
り、トレンチ604 の底部のコーナーに曲率を持たせ、曲
率半径を大きくする［同図（d）］。例えば、ＣＤＥの
条件としては、酸素：１５０ml/min、四フッ化炭素：６
０ml/min、電力：３５０W 、ベース圧力：２Pa、エッチ
ング圧力：２３Paとすることにより、マスク酸化膜621
とトレンチ側壁とのフラット性と、トレンチコーナーの
丸みの両方を満足することができる。
にする為、ふっ硝酢酸によるウェットエツチングや、Ｃ
ＤＥ（ChemicalDryEtch）法などの等方性エッチング方
法を用いて、トレンチ内部をエッチングすることによ
り、トレンチ604 の底部のコーナーに曲率を持たせ、曲
率半径を大きくする［同図（d）］。例えば、ＣＤＥの
条件としては、酸素：１５０ml/min、四フッ化炭素：６
０ml/min、電力：３５０W 、ベース圧力：２Pa、エッチ
ング圧力：２３Paとすることにより、マスク酸化膜621
とトレンチ側壁とのフラット性と、トレンチコーナーの
丸みの両方を満足することができる。
【００３０】その後、厚さ１００nmのゲート酸化膜609
を形成する［同図(e) ］。この後、多結晶シリコンの堆
積、エッチバックによるゲート電極の形成以降のプロセ
スがおこなわれる。上記のような製造方法により、トレ
ンチ側壁と表面の酸化膜621 の端面とが面一になり、従
来見られた図１０における階段状の特異点224 をなくす
ことができた。
を形成する［同図(e) ］。この後、多結晶シリコンの堆
積、エッチバックによるゲート電極の形成以降のプロセ
スがおこなわれる。上記のような製造方法により、トレ
ンチ側壁と表面の酸化膜621 の端面とが面一になり、従
来見られた図１０における階段状の特異点224 をなくす
ことができた。
【００３１】更に、トレンチのコーナーが角張っている
と、角部分のゲート酸化膜厚さが薄くなってしまい、そ
こを特異点として電界集中し、素子を壊す懸念がある
が、等方性エッチングを実施することにより、コーナー
が丸められているため、耐圧低下が防止された。実際
に、耐圧不良は１／１０に減少した。
と、角部分のゲート酸化膜厚さが薄くなってしまい、そ
こを特異点として電界集中し、素子を壊す懸念がある
が、等方性エッチングを実施することにより、コーナー
が丸められているため、耐圧低下が防止された。実際
に、耐圧不良は１／１０に減少した。
【００３２】以上の実施例ではトレンチが２段まで形成
された素子について記したが、本原理と機能を果たす３
段以上のトレンチ構造の場合においても適用可能であ
る。又、本実施例ではトレンチエッチングのマスク材と
して酸化膜を例にあげているが、トレンチエッチングの
マスク材となり、且つ電気的絶縁膜、又は高抵抗膜とし
ての機能を果たす物質であれば、酸化膜に限らず、その
物質を含むものとする。又、ゲート絶縁膜としても同様
である。
された素子について記したが、本原理と機能を果たす３
段以上のトレンチ構造の場合においても適用可能であ
る。又、本実施例ではトレンチエッチングのマスク材と
して酸化膜を例にあげているが、トレンチエッチングの
マスク材となり、且つ電気的絶縁膜、又は高抵抗膜とし
ての機能を果たす物質であれば、酸化膜に限らず、その
物質を含むものとする。又、ゲート絶縁膜としても同様
である。
【００３３】更に半導体基板としてＳｉについてのみ記
述したが、本発明は炭化けい素などの化合物半導体を含
む全ての半導体に適用可能である。
述したが、本発明は炭化けい素などの化合物半導体を含
む全ての半導体に適用可能である。
【００３４】
【発明の効果】以上説明したように本発明によれば、ゲ
ート酸化膜、ゲート電極の形状に特異点をなくすことに
よって、十分な耐圧を得ると共に、オン抵抗を低減し、
且つ耐圧低下不良を低減することができる半導体装置と
することができる。本発明により耐庄低下の問題が解決
されるので特に有効であり、高密度に集積した大電流の
パワーＭＯＳＦＥＴ等の高効率化およびその普及に貢献
するところが大きい。
ート酸化膜、ゲート電極の形状に特異点をなくすことに
よって、十分な耐圧を得ると共に、オン抵抗を低減し、
且つ耐圧低下不良を低減することができる半導体装置と
することができる。本発明により耐庄低下の問題が解決
されるので特に有効であり、高密度に集積した大電流の
パワーＭＯＳＦＥＴ等の高効率化およびその普及に貢献
するところが大きい。
【図１】本発明実施例２のＴＬＰＭの要部断面図
【図２】本発明実施例１のＴＬＰＭの要部断面図
【図３】（ａ）〜（ｆ）は本発明実施例２のＴＬＰＭの
製造方法を示す工程順の要部断面図
製造方法を示す工程順の要部断面図
【図４】本発明実施例３のＴＬＰＭの要部断面図
【図５】本発明実施例４のＴＬＰＭの要部断面図
【図６】（ａ）〜（ｆ）は本発明実施例４のＴＬＰＭの
製造方法を示す工程順の要部断面図
製造方法を示す工程順の要部断面図
【図７】従来の横型ＭＩＳＦＥＴの断面図
【図８】従来のＴＬＰＭの要部断面図
【図９】（ａ）〜（ｆ）は従来のＴＬＰＭの製造方法を
示す工程順の要部断面図
示す工程順の要部断面図
【図１０】従来のＴＬＰＭの要部断面図
10 、n01 ｐ- 基板 12 、n02 ｐベース領域 13 、n03 ｎ+ ソース領域 14 、n06 ｎ- 拡張ドレイン領域 15 、n07 ｎ+ ドレイン領域 16 、n09 ゲート酸化膜 17 、n10 ゲート電極 18 、n18 ソース電極 19 、n19 ドレイン電極 n04 第一トレンチまたはトレンチ n05 第二トレンチ n08 チャネル n11 酸化膜 n12 厚い酸化膜 n13 層間絶縁膜 n20 ソース導体 n21 マスク酸化膜 n22 ＨＴＯ酸化膜 n23 反応生成物 n20 厚い酸化膜 (nは正の整数)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 29/78 ６５８Ｇ 21/336 ３０１Ｖ 21/302 Ｌ Ｆターム(参考） 5F004 AA11 DA00 DA17 DA22 DA26 DB03 EA06 EA28 EA29 FA08 5F140 AA25 AA30 AA39 AC21 AC23 BA01 BA02 BB04 BD06 BE07 BE10 BF01 BF04 BF43 BF44 BG27 BH17 BH30 BK01 CE05 CE06 CE20
Claims (8)
- 【請求項１】半導体基板表面から掘り下げられた二段以
上のトレンチを有し、下段のトレンチの側壁と薄い絶縁
膜を介して少なくとも下段から上段のトレンチにかけて
トレンチ内にゲート電極が設けられるトレンチ型半導体
装置において、ゲート電極の外面が下段と上段のトレン
チ境界付近で平滑であることを特徴とするトレンチ型半
導体装置。 - 【請求項２】下段のトレンチの底面と側面とが曲面で連
結されていることを特徴とする請求項１に記載のトレン
チ型半導体装置。 - 【請求項３】上段のトレンチ側壁に低不純物濃度の耐圧
維持領域が設けられたことを特徴とする請求項２記載の
トレンチ型半導体装置。 - 【請求項４】半導体基板表面から掘り下げられたトレン
チを有し、トレンチの側壁と薄い絶縁膜を介してトレン
チ内にゲート電極が設けられるトレンチ型半導体装置に
おいて、薄い絶縁膜の外面が下トレンチの上端付近で平
滑であることを特徴とするトレンチ型半導体装置。 - 【請求項５】トレンチの底面と側面とが曲面で連結され
ていることを特徴とする請求項４に記載のトレンチ型半
導体装置。 - 【請求項６】トレンチ側壁に低不純物濃度の耐圧維持領
域が設けられたことを特徴とする請求項５記載のトレン
チ型半導体装置。 - 【請求項７】半導体基板表面から絶縁膜をマスクとして
エッチングをおこないトレンチを形成する工程と、全面
にＣＶＤ酸化膜を堆積し、異方性エッチングによりトレ
ンチ底面を露出させる工程と、残ったＣＶＤ酸化膜をマ
スクとしてエッチングをおこない第二のトレンチを形成
する工程と、トレンチ内部にゲート酸化膜を形成する工
程と、ふっ酸を含む溶液で処理する工程と、トレンチ底
面および側壁の一部に沿ってゲート電極を形成する工程
とを有するトレンチ型半導体装置の製造方法において、
ふっ酸を含む溶液処理工程の後、等方性エッチングをお
こなうことを特徴とするトレンチ型半導体装置の製造方
法。 - 【請求項８】半導体基板表面から絶縁膜をマスクとして
エッチングをおこないトレンチを形成する工程と、ふっ
酸を含む溶液で処理する工程と、トレンチ底面および側
壁の一部に沿ってゲート電極を形成する工程とを有する
トレンチ型半導体装置の製造方法において、ふっ酸を含
む溶液処理工程の後、等方性エッチングをおこなうこと
を特徴とするトレンチ型半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162062A JP4857487B2 (ja) | 2001-05-30 | 2001-05-30 | トレンチ型半導体装置の製造方法 |
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| JP2001162062A JP4857487B2 (ja) | 2001-05-30 | 2001-05-30 | トレンチ型半導体装置の製造方法 |
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|---|---|
| JP2002353446A true JP2002353446A (ja) | 2002-12-06 |
| JP4857487B2 JP4857487B2 (ja) | 2012-01-18 |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207706A (ja) * | 2002-12-10 | 2004-07-22 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2004319741A (ja) * | 2003-04-16 | 2004-11-11 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2006351745A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP2007027556A (ja) * | 2005-07-20 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2007129097A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2008130896A (ja) * | 2006-11-22 | 2008-06-05 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008186925A (ja) * | 2007-01-29 | 2008-08-14 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート炭化珪素半導体装置とその製造方法 |
| US9312350B2 (en) | 2013-05-24 | 2016-04-12 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| WO2023013200A1 (ja) * | 2021-08-05 | 2023-02-09 | ローム株式会社 | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225073A (ja) * | 1988-07-13 | 1990-01-26 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH04234168A (ja) * | 1990-12-28 | 1992-08-21 | Nec Corp | スタティック型半導体記憶装置 |
| JPH07263692A (ja) * | 1994-02-04 | 1995-10-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| JP2001244325A (ja) * | 2000-02-28 | 2001-09-07 | Denso Corp | 半導体装置の製造方法及び絶縁ゲート型パワー素子 |
-
2001
- 2001-05-30 JP JP2001162062A patent/JP4857487B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225073A (ja) * | 1988-07-13 | 1990-01-26 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH04234168A (ja) * | 1990-12-28 | 1992-08-21 | Nec Corp | スタティック型半導体記憶装置 |
| JPH07263692A (ja) * | 1994-02-04 | 1995-10-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| JP2001244325A (ja) * | 2000-02-28 | 2001-09-07 | Denso Corp | 半導体装置の製造方法及び絶縁ゲート型パワー素子 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207706A (ja) * | 2002-12-10 | 2004-07-22 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2004319741A (ja) * | 2003-04-16 | 2004-11-11 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2006351745A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP4720307B2 (ja) * | 2005-06-15 | 2011-07-13 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
| JP2007027556A (ja) * | 2005-07-20 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2007129097A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2008130896A (ja) * | 2006-11-22 | 2008-06-05 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008186925A (ja) * | 2007-01-29 | 2008-08-14 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート炭化珪素半導体装置とその製造方法 |
| US9312350B2 (en) | 2013-05-24 | 2016-04-12 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| US9728618B2 (en) | 2013-05-24 | 2017-08-08 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| US9947781B2 (en) | 2013-05-24 | 2018-04-17 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| WO2023013200A1 (ja) * | 2021-08-05 | 2023-02-09 | ローム株式会社 | 半導体装置 |
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