JP2000049352A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000049352A JP2000049352A JP10212797A JP21279798A JP2000049352A JP 2000049352 A JP2000049352 A JP 2000049352A JP 10212797 A JP10212797 A JP 10212797A JP 21279798 A JP21279798 A JP 21279798A JP 2000049352 A JP2000049352 A JP 2000049352A
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Abstract
(57)【要約】
【課題】 半導体素子が形成される素子領域部のエッジ
部において、寄生効果の影響を排除でき、そのエッジ部
近傍の酸化膜の耐圧低下を防止できる半導体装置などの
提供。 【解決手段】 酸化シリコン膜やサファイア基板などか
らなる絶縁物１１上に、シリコン層からなり半導体素子
が形成される素子領域部１３が独立して設けられてい
る。その素子領域部１３の外周部は、絶縁物からなるサ
イドウオール１４で囲まれている。素子領域部１３、サ
イドウオール１４、および絶縁物１１の各表面は、ゲー
ト酸化膜１５により被覆されている。ゲート酸化膜１５
の表面には、ゲート電極１６が設けられている。
部において、寄生効果の影響を排除でき、そのエッジ部
近傍の酸化膜の耐圧低下を防止できる半導体装置などの
提供。 【解決手段】 酸化シリコン膜やサファイア基板などか
らなる絶縁物１１上に、シリコン層からなり半導体素子
が形成される素子領域部１３が独立して設けられてい
る。その素子領域部１３の外周部は、絶縁物からなるサ
イドウオール１４で囲まれている。素子領域部１３、サ
イドウオール１４、および絶縁物１１の各表面は、ゲー
ト酸化膜１５により被覆されている。ゲート酸化膜１５
の表面には、ゲート電極１６が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁物上にシリコ
ン層を形成し、そのシリコン層に半導体素子を形成させ
た半導体装置及びその製造方法に関する。
ン層を形成し、そのシリコン層に半導体素子を形成させ
た半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、この種のＭＯＳトランジスタやＭ
ＯＳＩＣなどの半導体装置としては、例えば図５および
図６に示すようなものが知られている。
ＯＳＩＣなどの半導体装置としては、例えば図５および
図６に示すようなものが知られている。
【０００３】図５に示す半導体装置は絶縁物１の上にシ
リコン層からなる素子領域部２を独立させ、その素子領
域部２の表面はゲート酸化膜３で被覆され、ゲート酸化
膜３の上にゲート電極４が設けられている。また、シリ
コン層からなる素子領域部２のエッジ部２Ａは、図５に
示すように直角に形成されている。
リコン層からなる素子領域部２を独立させ、その素子領
域部２の表面はゲート酸化膜３で被覆され、ゲート酸化
膜３の上にゲート電極４が設けられている。また、シリ
コン層からなる素子領域部２のエッジ部２Ａは、図５に
示すように直角に形成されている。
【０００４】図６に示す半導体装置は、図５に示す半導
体装置とほぼ同一の構造からなるが、シリコン層からな
る素子領域部２のエッジ部２Ａが絶縁物１に対して直角
ではなく、図６に示すように鈍角に形成されている。
体装置とほぼ同一の構造からなるが、シリコン層からな
る素子領域部２のエッジ部２Ａが絶縁物１に対して直角
ではなく、図６に示すように鈍角に形成されている。
【０００５】
【発明が解決しようとする課題】ところで、図５の半導
体装置では、素子領域部２のエッジ部２Ａに形成される
ＭＯＳ構造による寄生効果がない上に、その製造工程が
少なくて良いなどの長所がある。しかし、素子領域部２
のエッジ部２Ａが図示のように直角に形成されているた
めに、その直角の部分に電界が集中しやすく、エッジ部
２Ａ近傍のゲート酸化膜３の耐圧を低下させるという不
都合がある。
体装置では、素子領域部２のエッジ部２Ａに形成される
ＭＯＳ構造による寄生効果がない上に、その製造工程が
少なくて良いなどの長所がある。しかし、素子領域部２
のエッジ部２Ａが図示のように直角に形成されているた
めに、その直角の部分に電界が集中しやすく、エッジ部
２Ａ近傍のゲート酸化膜３の耐圧を低下させるという不
都合がある。
【０００６】一方、図６の半導体装置では、そのエッジ
部２Ａが直角ではなく鈍角にさせているので、そのエッ
ジ部２Ａ近傍のゲート酸化膜２の耐圧の低下を防止でき
る。しかし、エッジ部２Ａに形成されるＭＯＳ構造によ
る寄生効果、例えば、しきい値の変化によるリーク電流
の発生の防止のために、しきい値が高くなるようにエッ
ジ部２Ａのみにボロンなどのイオンを注入する必要があ
るので、製造工程が増加するという不都合がある。
部２Ａが直角ではなく鈍角にさせているので、そのエッ
ジ部２Ａ近傍のゲート酸化膜２の耐圧の低下を防止でき
る。しかし、エッジ部２Ａに形成されるＭＯＳ構造によ
る寄生効果、例えば、しきい値の変化によるリーク電流
の発生の防止のために、しきい値が高くなるようにエッ
ジ部２Ａのみにボロンなどのイオンを注入する必要があ
るので、製造工程が増加するという不都合がある。
【０００７】そこで、本発明は、シリコン層からなる素
子領域部のエッジ部において、寄生効果の影響が排除で
きる上に、エッジ部近傍の酸化膜の耐圧低下を防止する
ようにした半導体装置及びその製造方法を提供すること
を目的とする。
子領域部のエッジ部において、寄生効果の影響が排除で
きる上に、エッジ部近傍の酸化膜の耐圧低下を防止する
ようにした半導体装置及びその製造方法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決し、本
発明の目的を達成するために、請求項１に記載の発明
は、絶縁物上のシリコン層に形成される半導体装置にお
いて、前記シリコン層をエッチングして形成された素子
領域部と、この素子領域部の外周部を囲む絶縁膜からな
るサイドウオールと、前記素子領域部の表面を被覆する
酸化膜と、この酸化膜上に設けられた電極とを備えるよ
うにした。
発明の目的を達成するために、請求項１に記載の発明
は、絶縁物上のシリコン層に形成される半導体装置にお
いて、前記シリコン層をエッチングして形成された素子
領域部と、この素子領域部の外周部を囲む絶縁膜からな
るサイドウオールと、前記素子領域部の表面を被覆する
酸化膜と、この酸化膜上に設けられた電極とを備えるよ
うにした。
【０００９】請求項２に記載の発明は、絶縁物上にシリ
コン層を形成し、このシリコン層を略垂直にエッチング
して素子領域部を形成し、この素子領域部の表面に酸化
膜を形成し、さらに前記酸化膜上に電極を形成する半導
体装置の製造方法において、前記電極を形成する前に、
前記素子領域部の外周部に絶縁膜からなるサイドウオー
ルを形成することようにした。
コン層を形成し、このシリコン層を略垂直にエッチング
して素子領域部を形成し、この素子領域部の表面に酸化
膜を形成し、さらに前記酸化膜上に電極を形成する半導
体装置の製造方法において、前記電極を形成する前に、
前記素子領域部の外周部に絶縁膜からなるサイドウオー
ルを形成することようにした。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しつつ説明する。図１は、本発明
の半導体装置の実施の形態の平面図である。図２は、図
１のＡ−Ａ線の断面図である。
について、図面を参照しつつ説明する。図１は、本発明
の半導体装置の実施の形態の平面図である。図２は、図
１のＡ−Ａ線の断面図である。
【００１１】この実施の形態の半導体装置は、図１およ
び図２に示すように、酸化シリコン膜やサファイア基板
などからなる絶縁物１１上に、シリコン層からなり半導
体素子が形成される素子領域部１３が独立して設けられ
ている。そのシリコン層からなる素子領域部１３の外周
部は、絶縁物からなるサイドウオール（スペーサ）１４
で囲まれている。素子領域部１３、サイドウオール１
４、および絶縁物１１の各表面は、ゲート酸化膜１５に
より被覆されている。ゲート酸化膜１５の表面には、ゲ
ート電極１６が設けられている。
び図２に示すように、酸化シリコン膜やサファイア基板
などからなる絶縁物１１上に、シリコン層からなり半導
体素子が形成される素子領域部１３が独立して設けられ
ている。そのシリコン層からなる素子領域部１３の外周
部は、絶縁物からなるサイドウオール（スペーサ）１４
で囲まれている。素子領域部１３、サイドウオール１
４、および絶縁物１１の各表面は、ゲート酸化膜１５に
より被覆されている。ゲート酸化膜１５の表面には、ゲ
ート電極１６が設けられている。
【００１２】次に、上記のような構成からなる半導体装
置の製造方法の一例について、図３および図４を参照し
て説明する。まず、図３（Ａ）に示すように、絶縁物１
１の表面に薄膜からなるシリコン層１２を形成する。絶
縁物１１としては酸化シリコン膜やサファイア基板など
を使用し、シリコン層１２の層厚は５０〜３００〔ｎ
ｍ〕程度とする。
置の製造方法の一例について、図３および図４を参照し
て説明する。まず、図３（Ａ）に示すように、絶縁物１
１の表面に薄膜からなるシリコン層１２を形成する。絶
縁物１１としては酸化シリコン膜やサファイア基板など
を使用し、シリコン層１２の層厚は５０〜３００〔ｎ
ｍ〕程度とする。
【００１３】次に、図３（Ｂ）に示すように、シリコン
層１２の表面に保護酸化膜１７を形成する。保護酸化膜
１７の層厚は１０〜３００〔ｎｍ〕程度とし、その保護
酸化膜１７の形成は例えば９００℃の雰囲気下でドライ
酸化により行う。
層１２の表面に保護酸化膜１７を形成する。保護酸化膜
１７の層厚は１０〜３００〔ｎｍ〕程度とし、その保護
酸化膜１７の形成は例えば９００℃の雰囲気下でドライ
酸化により行う。
【００１４】次いで、図１および図２に示すような素子
領域部１３を形成するために、図３（Ｃ）に示すよう
に、保護酸化膜１７の表面に素子領域形成用レジストパ
ターン１８を形成する。
領域部１３を形成するために、図３（Ｃ）に示すよう
に、保護酸化膜１７の表面に素子領域形成用レジストパ
ターン１８を形成する。
【００１５】引き続き、素子領域形成用のエッチングを
行うと、図３（Ｄ）に示すように、絶縁物１１上にはシ
リコン層１２からなる素子領域部１３のみが残る。上記
のエッチングは、例えばＣＦ4 ／Ｏ2 混合ガスによるリ
アクティブ・イオン・エッチング（ＲＩＥ）により行
う。
行うと、図３（Ｄ）に示すように、絶縁物１１上にはシ
リコン層１２からなる素子領域部１３のみが残る。上記
のエッチングは、例えばＣＦ4 ／Ｏ2 混合ガスによるリ
アクティブ・イオン・エッチング（ＲＩＥ）により行
う。
【００１６】次に、図１および図２に示すようなサイド
ウオール１４を形成するために、二酸化シリコンなどか
らなるサイドウオール形成用絶縁層１９を、図３（Ｅ）
に示すように、絶縁物１１および保護酸化膜１７の各表
面に層厚を均一に形成させる。サイドウオール形成用絶
縁層１９の形成は、例えばＴＥＯＳ（テトラエトキシミ
ラン）によるＣＶＤ法（化学気相堆積法）により行い、
その層厚はシリコン層１２の層厚と同じになるようにす
る。
ウオール１４を形成するために、二酸化シリコンなどか
らなるサイドウオール形成用絶縁層１９を、図３（Ｅ）
に示すように、絶縁物１１および保護酸化膜１７の各表
面に層厚を均一に形成させる。サイドウオール形成用絶
縁層１９の形成は、例えばＴＥＯＳ（テトラエトキシミ
ラン）によるＣＶＤ法（化学気相堆積法）により行い、
その層厚はシリコン層１２の層厚と同じになるようにす
る。
【００１７】次いで、ＣＦ4 ／Ｏ2 混合ガスによるプラ
ズマエッチングにより、サイドウオール形成用絶縁層１
９を厚さ方向にシリコン層１２の層厚と同じ分だけ削
る。これにより、図３（Ｆ）に示すように、サイドウオ
ール形成用絶縁層１９はシリコン層１２の周囲にのみ残
り、この残ったサイドウオール形成用絶縁層１９により
シリコン層１２の外周部にはサイドウオール１４が形成
される。
ズマエッチングにより、サイドウオール形成用絶縁層１
９を厚さ方向にシリコン層１２の層厚と同じ分だけ削
る。これにより、図３（Ｆ）に示すように、サイドウオ
ール形成用絶縁層１９はシリコン層１２の周囲にのみ残
り、この残ったサイドウオール形成用絶縁層１９により
シリコン層１２の外周部にはサイドウオール１４が形成
される。
【００１８】引き続き、シリコン層１２の表面に形成さ
れている保護酸化膜１７を除去すると、図３（Ｇ）に示
すような状態になる。この保護酸化膜１７の除去は、例
えば１００：１からなるＨＦ溶液により溶解させること
により行う。
れている保護酸化膜１７を除去すると、図３（Ｇ）に示
すような状態になる。この保護酸化膜１７の除去は、例
えば１００：１からなるＨＦ溶液により溶解させること
により行う。
【００１９】次に、シリコン層１２（素子領域部１
３）、サイドウオール１４、および絶縁物１１の各表面
に、図４（Ｈ）に示すように、ゲート酸化膜１５を形成
させる。この形成は、例えば雰囲気温度が８５０℃、Ｏ
2 ／Ｈ2 混合ガスによるウエット酸化により行う。
３）、サイドウオール１４、および絶縁物１１の各表面
に、図４（Ｈ）に示すように、ゲート酸化膜１５を形成
させる。この形成は、例えば雰囲気温度が８５０℃、Ｏ
2 ／Ｈ2 混合ガスによるウエット酸化により行う。
【００２０】次いで、図４（Ｉ）に示すように、ゲート
酸化膜１５の表面にゲート電極用多結晶シリコン層２１
を形成させる。この形成は、例えばＳｉＨ4 によるＣＶ
Ｄ法により行い、そのゲート電極用多結晶シリコン層２
１の層厚は１００〜３００〔ｎｍ〕程度とする。
酸化膜１５の表面にゲート電極用多結晶シリコン層２１
を形成させる。この形成は、例えばＳｉＨ4 によるＣＶ
Ｄ法により行い、そのゲート電極用多結晶シリコン層２
１の層厚は１００〜３００〔ｎｍ〕程度とする。
【００２１】さらに、ゲート電極用多結晶シリコン層２
１のうち不要な部分をプラズマエッチングにより除去す
ると、図４（Ｊ）に示すようになり、ゲート電極１６が
形成される。
１のうち不要な部分をプラズマエッチングにより除去す
ると、図４（Ｊ）に示すようになり、ゲート電極１６が
形成される。
【００２２】続いて、シリコン層１２内に拡散により例
えばソースやドレインなどの各領域を形成する。以上説
明したように、この実施の形態にかかる半導体装置で
は、シリコン層からなる素子領域部１３の外周部に、絶
縁物からなるサイドウオール１４を設けるようにしたの
で、素子領域部１３のエッジ部において、寄生効果の影
響が排除できる上に、エッジ部近傍のゲート酸化膜１５
の耐圧低下を防止できる。
えばソースやドレインなどの各領域を形成する。以上説
明したように、この実施の形態にかかる半導体装置で
は、シリコン層からなる素子領域部１３の外周部に、絶
縁物からなるサイドウオール１４を設けるようにしたの
で、素子領域部１３のエッジ部において、寄生効果の影
響が排除できる上に、エッジ部近傍のゲート酸化膜１５
の耐圧低下を防止できる。
【００２３】
【発明の効果】以上説明したように、本発明では、シリ
コン層を略垂直にエッチングして素子領域部を形成し、
この素子領域部の外周部を絶縁膜からなるサイドウオー
ルで囲むようにしたので、その素子領域部のエッジ部に
おいて、いわゆる寄生効果の影響が排除できる上に、エ
ッジ部近傍の酸化膜の耐圧低下を防止できる。
コン層を略垂直にエッチングして素子領域部を形成し、
この素子領域部の外周部を絶縁膜からなるサイドウオー
ルで囲むようにしたので、その素子領域部のエッジ部に
おいて、いわゆる寄生効果の影響が排除できる上に、エ
ッジ部近傍の酸化膜の耐圧低下を防止できる。
【図１】本発明の実施の形態の半導体装置の一例を示す
平面図である。
平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】本発明の実施の形態の半導体装置の製造方法の
工程の一例を示す図である。
工程の一例を示す図である。
【図４】同工程の続きを示す図である。
【図５】従来装置の断面図である。
【図６】他の従来装置の断面図である。
１１ 絶縁物 １２ シリコン層 １３ 素子領域部 １４ サイドウオール １５ ゲート酸化膜 １６ ゲート電極
Claims (2)
- 【請求項１】 絶縁物上のシリコン層に形成される半導
体装置において、 前記シリコン層をエッチングして形成された素子領域部
と、 この素子領域部の外周部を囲む絶縁膜からなるサイドウ
オールと、 前記素子領域部の表面を被覆する酸化膜と、 この酸化膜上に設けられた電極と、 を備えたことを特徴とする半導体装置。 - 【請求項２】 絶縁物上にシリコン層を形成し、このシ
リコン層を略垂直にエッチングして素子領域部を形成
し、この素子領域部の表面に酸化膜を形成し、さらに前
記酸化膜上に電極を形成する半導体装置の製造方法にお
いて、 前記電極を形成する前に、前記素子領域部の外周部に絶
縁膜からなるサイドウオールを形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212797A JP2000049352A (ja) | 1998-07-28 | 1998-07-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212797A JP2000049352A (ja) | 1998-07-28 | 1998-07-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049352A true JP2000049352A (ja) | 2000-02-18 |
Family
ID=16628548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10212797A Pending JP2000049352A (ja) | 1998-07-28 | 1998-07-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049352A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048934A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| JP2008166743A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2008166744A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2014045009A (ja) * | 2012-08-24 | 2014-03-13 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014112657A (ja) * | 2012-10-17 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
-
1998
- 1998-07-28 JP JP10212797A patent/JP2000049352A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048934A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| JP2008166743A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2008166744A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US8834989B2 (en) | 2006-12-05 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2015073138A (ja) * | 2006-12-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| JP2015073137A (ja) * | 2006-12-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| JP2014045009A (ja) * | 2012-08-24 | 2014-03-13 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014112657A (ja) * | 2012-10-17 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A02 | Decision of refusal |
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