JP4670198B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、トレンチ型のＭＯＳゲートや、集積回路装置に形成されるトレンチ型のＭＯＳコンデンサなどを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
トレンチ型のＭＯＳゲート構造は、ＭＯＳトランジスタの低オン抵抗化を実現するために用いられる。また、集積回路装置において、ＭＯＳトランジスタやコンデンサや抵抗が、半導体基板に形成される。特に、半導体メモリーとして多用されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などでは、高集積化を図るために、占有面積の大きいコンデンサをトレンチ型ＭＯＳキャパシタで形成している。
【０００３】
図４は、従来のトレンチ型ＭＯＳキャパシタの製造方法であり、同図（ａ）から同図（ｅ）は工程順に示した要部工程断面図である。
フォトレジストや絶縁膜をマスクとして、トレンチエッチング装置によって、シリコン基板５１の表面層にトレンチ５２を形成する。つぎに、図示しないマスク材を除去する（同図（ａ））。
【０００４】
つぎに、熱酸化によって、トレンチ５２の内壁に犠牲酸化膜５４を形成する（同図（ｂ））。
つぎに、第１犠牲酸化膜５４をフッ酸等で除去することで、トレンチエッチングの際にトレンチ５１内の表層にできたダメージ層５３を除去する（同図（ｃ））。
【０００５】
つぎに、改めて熱酸化を行い、トレンチ５２の内壁にキャパシタ用酸化膜５５を形成する（同図（ｄ））。
つぎに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などでポリシリコン５６をトレンチ５２の内部に堆積させる（同図（ｅ））。
このポリシリコン５６とキャパシタ用酸化膜５５とシリコン基板５１で、トレンチ型ＭＯＳキャパシタが形成される。
【０００６】
前記の方法でトレンチ５２を形成した場合のトレンチ５２の底部近傍の拡大図をつぎに示す。
図５は、図４（ｃ）のＢ部拡大図であり、同図（ａ）は側壁面と底面が直角に交差した場合、同図（ｂ）は側壁面と底面が鈍角に交差した場合である。
図５において、トレンチエッチング後のトレンチ５２の側壁面５７と底面４８の交差箇所付近のトレンチの底端部５９（同図（ａ））、６０（同図（ｂ））は、通常、図のように、直角か、もしくは角ばった形状（鈍角）になっており、その形状は犠牲酸化を経て、キャパシタ用酸化膜５５を形成する際においても残存している。
【０００７】
【発明が解決しようとする課題】
このように、直角もしくは鋭角の形状をしたトレンチ底端部に形成されたキャパシタ用酸化膜は、一般にトレンチの側壁や底部に形成されたキャパシタ用酸化膜に比べて電界ストレスに対して弱く、絶縁破壊し易い。
その主な原因は、構造的に底端部に電界が集中し易いことや、また、底端部は、シリコン基板の異なる配向面の接合箇所であり、シリコンを熱酸化した際に形成される酸化膜の膜厚は配向面毎に異なるため、底端部では酸化膜に歪みや応力が加わり、その結果、酸化膜が十分成長できず、底端部では酸化膜の膜厚が薄くなることが考えられる。
【０００８】
この発明の目的は、前記の課題を解決して、トレンチの底端部での電界集中と絶縁膜の薄膜化が起きにくい半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板の表面層にトレンチを形成する工程と、該トレンチ内壁に第１犠牲酸化膜を形成する工程と、該第１犠牲酸化膜上にポリシリコンを形成する工程と、前記トレンチの底面と側壁面の交差箇所を含みその近傍に前記ポリシリコンを残し、それ以外の前記ポリシリコンを除去する工程と、露出した前記第１犠牲酸化膜を除去する工程と、前記トレンチの底面と側壁面と、前記残渣ポリシリコンとを、酸化して第２犠牲酸化膜を形成する工程と、該第２犠牲酸化膜を除去し、前記交差箇所に、凹状の丸みを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、を含む製造方法とする。
【００１０】
また、半導体基板の表面層にトレンチを形成する工程と、該トレンチ内壁に第１犠牲酸化膜を形成する工程と、該第１犠牲酸化膜上にポリシリコンを形成する工程と、前記トレンチの底面と側壁面の交差箇所を含みその近傍に前記ポリシリコンを残し、それ以外の前記ポリシリコンを除去する工程と、前記第１犠牲酸化膜が形成されたトレンチの底面と側壁面と、前記残渣ポリシリコンとを、酸化して第２犠牲酸化膜を形成する工程と、該第２犠牲酸化膜を除去し、前記交差箇所に、凹状の丸みを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、を含む製造方法とする。
【００１１】
また、前記絶縁膜が、ＭＯＳ型デバイスのゲート絶縁膜もしくは集積回路装置に形成されるコンデンサの絶縁膜のいずれかであるとよい。
【００１２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｈ）は工程順に示した要部工程断面図である。この工程図はトレンチ型ＭＯＳキャパシタの要部工程断面図であり、図４（ａ）のＡ部に相当する拡大図である。
【００１３】
フォトレジストや絶縁膜をマスクとして、トレンチエッチング装置によって、シリコン基板１の表面層にトレンチ２を形成する。トレンチの表面は、側壁面３と底面４と、側壁面と底面の交差箇所５の近傍である底端部から構成される。トレンチ２を形成した後で、図示しないマスク材を除去する（同図（ａ））。
つぎに、８００℃から１０００℃程度の熱酸化によって、トレンチ２の内壁に、数十から１００ｎｍ程度の膜厚の第１犠牲酸化膜７を形成する。この第１犠牲酸化膜７は、トレンチの表面層に形成されたダメージ（多結晶部）を取り込む（同図（ｂ））。
【００１４】
つぎに、減圧ＣＶＤ法などにより、ポリシリコン８を図示しないウェハ全面およびトレンチ２の内部に、例えば、１００から３００ｎｍ程度堆積させる（同図（ｃ））。
つぎに、例えば、等方性のポリシリコンエッチング装置で堆積したポリシリコン８を除去する。このとき、３０秒から９０秒程度のエッチング時間にすることで、トレンチの底端部６とその近傍のポリシリコン８を残渣ポリシリコン９として残すことができる。また、第１犠牲酸化膜７は、ポリシリコンエッチングの際に、シリコン基板１（トレンチ内表面）の保護膜として利用される（同図（ｄ））。
【００１５】
つぎに、第１犠牲酸化膜７をフッ酸で除去することで、トレンチ２の表面層に形成されたダメージが除去される（同図（ｅ））。
つぎに、２回目の熱酸化を８００℃から１０００℃程度の低温で行うことにより、トレンチの底端部６の残渣ポリシリコン９とトレンチの底面４と側壁面３を酸化して第２犠牲酸化膜１０を形成する。残渣ポリシリコン９は、シリコン基板１より数倍早く酸化されるため、残渣ポリシリコン９は短時間で全て酸化され、第２犠牲酸化膜１０に取り込まれる。この残渣ポリシリコン９が酸化されている間に、側壁面３や底面４のシリコン基板１は深く酸化され、一方、残渣ポリシリコン９のある底端部６のシリコン基板１は浅く酸化される。このようにして、トレンチの底端部６の第２犠牲酸化膜１０とシリコン基板１との界面形状は、シリコン基板１の内部方向に向かって、凹状に丸められた形状となる（同図（ｆ））。
【００１６】
つぎに、第２犠牲酸化膜１０をフッ酸などで除去する（同図（ｇ））。
つぎに、底端部６が凹状に丸められたトレンチ２の内部にキャパシタ用酸化膜１１を形成する（同図（ｈ））。
つぎに、トレンチ内部に図示しないポリシリコンを充填して、ＭＯＳキャパシタが完成する。
【００１７】
このポリシリコンとキャパシタ用酸化膜とシリコン基板で、トレンチ型ＭＯＳキャパシタが形成される。
このように、トレンチの底端部６を丸めることで、形状による電界集中を防止と、この箇所でのキャパシタ用酸化膜１１の薄膜化を防止しすることができる。
その結果、キャパシタ用酸化膜１１の絶縁破壊が防止される。
【００１８】
図２は、この発明の第２実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｈ）は工程順に示した要部工程断面図である。この工程図はトレンチ型ＭＯＳキャパシタの要部工程断面図である。
図１との違いは、図２（ｅ）の工程において、第１犠牲酸化膜を除去しないで、つぎの工程へ進む点である。この第２実施例においても、第１実施例と同様の効果が期待できる。
【００１９】
また、トレンチ型ＭＯＳトランジスタのゲート部分にもこの方法は適用できることは勿論である。その場合は、図３のように、表面層にウエル領域１２、ソース領域１３を形成したシリコン基板１に、トレンチ２を形成する。その後の工程は図１（ｂ）から図１（ｈ）の工程と同じであり、キャパシタ用酸化膜１１はゲート酸化膜１４となる。この場合も、図１と同じ効果が得られる。
【００２０】
また、前記キャパシタ用酸化膜１１やゲート酸化膜１４は窒化膜などの絶縁膜であっても構わない。
【００２１】
【発明の効果】
この発明によれば、トレンチの底端部を残渣ポリシリコンを用いて丸めることにより、形状による電界集中を防止と、この箇所でのキャパシタ用酸化膜やゲート酸化膜の薄膜化を容易に防止しすることができる。その結果、キャパシタ用酸化膜やゲート酸化膜の絶縁破壊が防止される。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の製造方法であり、（ａ）から（ｈ）は工程順に示した要部工程断面図
【図２】この発明の第２実施例の半導体装置の製造方法であり、（ａ）から（ｈ）は工程順に示した要部工程断面図
【図３】本発明を、トレンチ型ＭＯＳトランジスタのゲート部分適用した例を示す図
【図４】従来のトレンチ型ＭＯＳキャパシタの製造方法であり、（ａ）から（ｅ）は工程順に示した要部工程断面図
【図５】図４（ｃ）のＢ部拡大図であり、（ａ）は側壁面と底面が直角に交差した場合、（ｂ）は側壁面と底面が鈍角に交差した場合の図。
【符号の説明】
１ シリコン基板
２ トレンチ
３ 側壁面
４ 底面
５ 交差箇所
６ 底端部
７ 第１犠牲酸化膜
８ ポリシリコン
９ 残渣ポリシリコン
１０ 第２犠牲酸化膜
１１ キャパシタ用絶縁膜
１２ ウエル領域
１３ ソース領域（エミッタ領域）
１４ ゲート酸化膜
【発明の属する技術分野】
この発明は、トレンチ型のＭＯＳゲートや、集積回路装置に形成されるトレンチ型のＭＯＳコンデンサなどを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
トレンチ型のＭＯＳゲート構造は、ＭＯＳトランジスタの低オン抵抗化を実現するために用いられる。また、集積回路装置において、ＭＯＳトランジスタやコンデンサや抵抗が、半導体基板に形成される。特に、半導体メモリーとして多用されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などでは、高集積化を図るために、占有面積の大きいコンデンサをトレンチ型ＭＯＳキャパシタで形成している。
【０００３】
図４は、従来のトレンチ型ＭＯＳキャパシタの製造方法であり、同図（ａ）から同図（ｅ）は工程順に示した要部工程断面図である。
フォトレジストや絶縁膜をマスクとして、トレンチエッチング装置によって、シリコン基板５１の表面層にトレンチ５２を形成する。つぎに、図示しないマスク材を除去する（同図（ａ））。
【０００４】
つぎに、熱酸化によって、トレンチ５２の内壁に犠牲酸化膜５４を形成する（同図（ｂ））。
つぎに、第１犠牲酸化膜５４をフッ酸等で除去することで、トレンチエッチングの際にトレンチ５１内の表層にできたダメージ層５３を除去する（同図（ｃ））。
【０００５】
つぎに、改めて熱酸化を行い、トレンチ５２の内壁にキャパシタ用酸化膜５５を形成する（同図（ｄ））。
つぎに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などでポリシリコン５６をトレンチ５２の内部に堆積させる（同図（ｅ））。
このポリシリコン５６とキャパシタ用酸化膜５５とシリコン基板５１で、トレンチ型ＭＯＳキャパシタが形成される。
【０００６】
前記の方法でトレンチ５２を形成した場合のトレンチ５２の底部近傍の拡大図をつぎに示す。
図５は、図４（ｃ）のＢ部拡大図であり、同図（ａ）は側壁面と底面が直角に交差した場合、同図（ｂ）は側壁面と底面が鈍角に交差した場合である。
図５において、トレンチエッチング後のトレンチ５２の側壁面５７と底面４８の交差箇所付近のトレンチの底端部５９（同図（ａ））、６０（同図（ｂ））は、通常、図のように、直角か、もしくは角ばった形状（鈍角）になっており、その形状は犠牲酸化を経て、キャパシタ用酸化膜５５を形成する際においても残存している。
【０００７】
【発明が解決しようとする課題】
このように、直角もしくは鋭角の形状をしたトレンチ底端部に形成されたキャパシタ用酸化膜は、一般にトレンチの側壁や底部に形成されたキャパシタ用酸化膜に比べて電界ストレスに対して弱く、絶縁破壊し易い。
その主な原因は、構造的に底端部に電界が集中し易いことや、また、底端部は、シリコン基板の異なる配向面の接合箇所であり、シリコンを熱酸化した際に形成される酸化膜の膜厚は配向面毎に異なるため、底端部では酸化膜に歪みや応力が加わり、その結果、酸化膜が十分成長できず、底端部では酸化膜の膜厚が薄くなることが考えられる。
【０００８】
この発明の目的は、前記の課題を解決して、トレンチの底端部での電界集中と絶縁膜の薄膜化が起きにくい半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板の表面層にトレンチを形成する工程と、該トレンチ内壁に第１犠牲酸化膜を形成する工程と、該第１犠牲酸化膜上にポリシリコンを形成する工程と、前記トレンチの底面と側壁面の交差箇所を含みその近傍に前記ポリシリコンを残し、それ以外の前記ポリシリコンを除去する工程と、露出した前記第１犠牲酸化膜を除去する工程と、前記トレンチの底面と側壁面と、前記残渣ポリシリコンとを、酸化して第２犠牲酸化膜を形成する工程と、該第２犠牲酸化膜を除去し、前記交差箇所に、凹状の丸みを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、を含む製造方法とする。
【００１０】
また、半導体基板の表面層にトレンチを形成する工程と、該トレンチ内壁に第１犠牲酸化膜を形成する工程と、該第１犠牲酸化膜上にポリシリコンを形成する工程と、前記トレンチの底面と側壁面の交差箇所を含みその近傍に前記ポリシリコンを残し、それ以外の前記ポリシリコンを除去する工程と、前記第１犠牲酸化膜が形成されたトレンチの底面と側壁面と、前記残渣ポリシリコンとを、酸化して第２犠牲酸化膜を形成する工程と、該第２犠牲酸化膜を除去し、前記交差箇所に、凹状の丸みを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、を含む製造方法とする。
【００１１】
また、前記絶縁膜が、ＭＯＳ型デバイスのゲート絶縁膜もしくは集積回路装置に形成されるコンデンサの絶縁膜のいずれかであるとよい。
【００１２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｈ）は工程順に示した要部工程断面図である。この工程図はトレンチ型ＭＯＳキャパシタの要部工程断面図であり、図４（ａ）のＡ部に相当する拡大図である。
【００１３】
フォトレジストや絶縁膜をマスクとして、トレンチエッチング装置によって、シリコン基板１の表面層にトレンチ２を形成する。トレンチの表面は、側壁面３と底面４と、側壁面と底面の交差箇所５の近傍である底端部から構成される。トレンチ２を形成した後で、図示しないマスク材を除去する（同図（ａ））。
つぎに、８００℃から１０００℃程度の熱酸化によって、トレンチ２の内壁に、数十から１００ｎｍ程度の膜厚の第１犠牲酸化膜７を形成する。この第１犠牲酸化膜７は、トレンチの表面層に形成されたダメージ（多結晶部）を取り込む（同図（ｂ））。
【００１４】
つぎに、減圧ＣＶＤ法などにより、ポリシリコン８を図示しないウェハ全面およびトレンチ２の内部に、例えば、１００から３００ｎｍ程度堆積させる（同図（ｃ））。
つぎに、例えば、等方性のポリシリコンエッチング装置で堆積したポリシリコン８を除去する。このとき、３０秒から９０秒程度のエッチング時間にすることで、トレンチの底端部６とその近傍のポリシリコン８を残渣ポリシリコン９として残すことができる。また、第１犠牲酸化膜７は、ポリシリコンエッチングの際に、シリコン基板１（トレンチ内表面）の保護膜として利用される（同図（ｄ））。
【００１５】
つぎに、第１犠牲酸化膜７をフッ酸で除去することで、トレンチ２の表面層に形成されたダメージが除去される（同図（ｅ））。
つぎに、２回目の熱酸化を８００℃から１０００℃程度の低温で行うことにより、トレンチの底端部６の残渣ポリシリコン９とトレンチの底面４と側壁面３を酸化して第２犠牲酸化膜１０を形成する。残渣ポリシリコン９は、シリコン基板１より数倍早く酸化されるため、残渣ポリシリコン９は短時間で全て酸化され、第２犠牲酸化膜１０に取り込まれる。この残渣ポリシリコン９が酸化されている間に、側壁面３や底面４のシリコン基板１は深く酸化され、一方、残渣ポリシリコン９のある底端部６のシリコン基板１は浅く酸化される。このようにして、トレンチの底端部６の第２犠牲酸化膜１０とシリコン基板１との界面形状は、シリコン基板１の内部方向に向かって、凹状に丸められた形状となる（同図（ｆ））。
【００１６】
つぎに、第２犠牲酸化膜１０をフッ酸などで除去する（同図（ｇ））。
つぎに、底端部６が凹状に丸められたトレンチ２の内部にキャパシタ用酸化膜１１を形成する（同図（ｈ））。
つぎに、トレンチ内部に図示しないポリシリコンを充填して、ＭＯＳキャパシタが完成する。
【００１７】
このポリシリコンとキャパシタ用酸化膜とシリコン基板で、トレンチ型ＭＯＳキャパシタが形成される。
このように、トレンチの底端部６を丸めることで、形状による電界集中を防止と、この箇所でのキャパシタ用酸化膜１１の薄膜化を防止しすることができる。
その結果、キャパシタ用酸化膜１１の絶縁破壊が防止される。
【００１８】
図２は、この発明の第２実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｈ）は工程順に示した要部工程断面図である。この工程図はトレンチ型ＭＯＳキャパシタの要部工程断面図である。
図１との違いは、図２（ｅ）の工程において、第１犠牲酸化膜を除去しないで、つぎの工程へ進む点である。この第２実施例においても、第１実施例と同様の効果が期待できる。
【００１９】
また、トレンチ型ＭＯＳトランジスタのゲート部分にもこの方法は適用できることは勿論である。その場合は、図３のように、表面層にウエル領域１２、ソース領域１３を形成したシリコン基板１に、トレンチ２を形成する。その後の工程は図１（ｂ）から図１（ｈ）の工程と同じであり、キャパシタ用酸化膜１１はゲート酸化膜１４となる。この場合も、図１と同じ効果が得られる。
【００２０】
また、前記キャパシタ用酸化膜１１やゲート酸化膜１４は窒化膜などの絶縁膜であっても構わない。
【００２１】
【発明の効果】
この発明によれば、トレンチの底端部を残渣ポリシリコンを用いて丸めることにより、形状による電界集中を防止と、この箇所でのキャパシタ用酸化膜やゲート酸化膜の薄膜化を容易に防止しすることができる。その結果、キャパシタ用酸化膜やゲート酸化膜の絶縁破壊が防止される。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の製造方法であり、（ａ）から（ｈ）は工程順に示した要部工程断面図
【図２】この発明の第２実施例の半導体装置の製造方法であり、（ａ）から（ｈ）は工程順に示した要部工程断面図
【図３】本発明を、トレンチ型ＭＯＳトランジスタのゲート部分適用した例を示す図
【図４】従来のトレンチ型ＭＯＳキャパシタの製造方法であり、（ａ）から（ｅ）は工程順に示した要部工程断面図
【図５】図４（ｃ）のＢ部拡大図であり、（ａ）は側壁面と底面が直角に交差した場合、（ｂ）は側壁面と底面が鈍角に交差した場合の図。
【符号の説明】
１ シリコン基板
２ トレンチ
３ 側壁面
４ 底面
５ 交差箇所
６ 底端部
７ 第１犠牲酸化膜
８ ポリシリコン
９ 残渣ポリシリコン
１０ 第２犠牲酸化膜
１１ キャパシタ用絶縁膜
１２ ウエル領域
１３ ソース領域（エミッタ領域）
１４ ゲート酸化膜
Claims (3)
- 半導体基板の表面層にトレンチを形成する工程と、該トレンチ内壁に第１犠牲酸化膜を形成する工程と、該第１犠牲酸化膜上にポリシリコンを形成する工程と、前記トレンチの底面と側壁面の交差箇所を含みその近傍に前記ポリシリコンを残し、それ以外の前記ポリシリコンを除去する工程と、露出した前記第１犠牲酸化膜を除去する工程と、前記トレンチの底面と側壁面と、前記残渣ポリシリコンとを、酸化して第２犠牲酸化膜を形成する工程と、該第２犠牲酸化膜を除去し、前記交差箇所に、凹状の丸みを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体基板の表面層にトレンチを形成する工程と、該トレンチ内壁に第１犠牲酸化膜を形成する工程と、該第１犠牲酸化膜上にポリシリコンを形成する工程と、前記トレンチの底面と側壁面の交差箇所を含みその近傍に前記ポリシリコンを残し、それ以外の前記ポリシリコンを除去する工程と、前記第１犠牲酸化膜が形成されたトレンチの底面と側壁面と、前記残渣ポリシリコンとを、酸化して第２犠牲酸化膜を形成する工程と、該第２犠牲酸化膜を除去し、前記交差箇所に、凹状の丸みを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
- 前記絶縁膜が、ＭＯＳ型デバイスのゲート絶縁膜もしくは集積回路装置に形成されるコンデンサの絶縁膜のいずれかであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
Priority Applications (1)
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