JP3566880B2 - 素子分離領域の形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造の素子分離領域の形成方法に関するものである。
【０００２】
【従来の技術】
従来技術として、図５乃至図８を用いて、シャロートレンチ素子分離の技術を以下に述べる。
【０００３】
まず、図５（ａ）に示すように、半導体基板１１上に、５０〜２００Åの厚さのパッド酸化膜１２、１０００〜２０００Åのシリコン窒化膜３を形成し、その後、リソグラフィ工程によって、活性領域を覆うようにレジストパターンを形成し、図５（ｂ）に示すように、レジストパターンをマスクに、素子分離領域となる領域のシリコン窒化膜１３及びパッド酸化膜２をドライエッチングで除去し、続いて、シリコン基板１１にドライエッチングによって、溝部を形成する。
【０００４】
次に、図５（ｃ）に示すように、シリコン基板１１に形成した溝部の底面及び側面を５０〜５００Å酸化する。ここで、この酸化は温度９００〜１１００Åで、シリコン基板の溝開口部をラウンド化するとともに、シリコン基板１１側面及び底面をシリコン酸化膜からなる保護膜１４で被膜するものである。その後、図６（ａ）に示すようにＣＶＤ法により、酸化膜１５を堆積し、溝部を完全に埋め込み、図６（ｂ）に示すように、埋め込み酸化膜１５の化学的機械的研磨による平坦化工程を行う。その後、図６（ｃ）に示すようにシリコン窒化膜１３及びパッド酸化膜１２を除去して、ゲート酸化膜１６を形成し、その後、図７（ａ）に示すように、ゲート電極材料１７を堆積し、図７（ｂ）に示すように、リソグラフィ工程及びドライエッチング工程により、パターニングしてゲート電極１７ａを形成する。
【０００５】
【発明が解決しようとする課題】
上述の工程を用いると、シリコン基板１１に形成された溝開口部の縁（図８の符号ａの部分）が尖った、ほぼ垂直な構造となる。この溝部形成後の酸化処理の酸化雰囲気、酸化温度によって、上述の溝開口部の縁形状の酸化による丸め形状の最適化を試みている。また、この酸化処理は、溝部の表面にシリコン酸化膜からなる保護膜１４を形成する機能を合わせ持つ。更に、後の化学的機械的研磨工程後、シリコン窒化膜１３及びパッド酸化膜１２の除去等によって、溝部に充填し、平坦化した埋め込み酸化膜１５が減少していき、図６（ｃ）に示すように、該素子分離領域の埋め込み酸化膜の頂頭部が活性領域のシリコン基板表面よりも低くなってしまう。
【０００６】
この後、ゲート酸化膜及びゲート電極を形成すると、最終的にチャネル領域は、図７（ｂ）に示すように、溝部の開口部の縁まで含んだ領域まで拡大する。これにより、この溝部の開口部の縁の丸め形状が不十分であると、ＭＯＳトランジスタ動作時にこの部分でのゲート電界が強められて、見かけ上しきい値が更に低い寄生ＭＯＳトランジスタが並列に設置されたような特性となる。また、このゲート酸化膜１６をトンネル酸化膜とする不揮発性メモリでは、Ｆ−Ｎトンネリング電界が、この縁の領域で増加するため、Ｆ−Ｎトンネリング電流が局所的に増大し、不揮発性メモリの書き換えの信頼性を劣化させてしまう。また、丸め形状が不十分な縁領域では、ゲート酸化膜の膜厚が薄膜化し、上述の問題点をさらに加速させる場合もある。
【０００７】
また、上述の工程では、溝部形成後に、一回の酸化処理で溝開口部の縁領域の形状を最適化する必要があり、丸めを大きくつけようとすると、一度に多くの酸化量を必要とする。しかしながら、既にある程度酸化膜が形成されてからの酸化処理は、シリコンの酸化により形成されるシリコン酸化膜の容積の増大により、溝開口部の縁領域の内在応力ストレスが蓄積され、デバイス特性に悪影響を与えるか、酸化直後にそのストレスが顕著化することによる縁領域のプロファイルの形状異常、もしくはプロファイルのばらつきを増大させるという問題があった。
【０００８】
本発明の目的は、活性領域の端部である、シリコン基板に設けられた溝開口部の縁領域の曲率の制御の自由度を向上させ、さらにこの部分に集中する応力ストレスを緩和し、更に、縁領域に所要のプロファイルを得るために必要な熱履歴を縮小することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の本発明の素子分離領域の形成方法は、半導体基板に形成された溝部に酸化膜を埋設して形成する素子分離領域の形成方法において、上記半導体基板上に、パッド酸化膜及びナイトライド膜を形成する工程と、素子分離領域を形成する領域の上記パッド酸化膜及びナイトライド膜を除去した後、該パッド酸化膜及びナイトライド膜を耐エッチングマスクに用いて、ドライエッチングにより半導体基板に溝部を形成する工程と、上記ナイトライド膜を耐酸化マスクとして少なくとも上記溝部の底面及び側壁に第１の酸化膜を形成する工程と、
上記溝部の底面、側壁及び上記ナイトライド膜下の一部に形成された第１の酸化膜を除去し、上記半導体基板表面と上記ナイトライド膜との間に隙間を形成する工程と、上記ナイトライド膜を耐酸化マスクとして、少なくとも上記溝部の底面、側壁及び上記隙間に第２の酸化膜を形成する工程と、上記溝部を埋設するように第３の酸化膜を形成する工程とを有し、上記第２の酸化膜の成膜温度は第１の酸化膜の成膜温度以上であって、第２の酸化膜の成膜温度が９００〜１１００℃の範囲に設定されるとともに第１の酸化膜の成膜温度が９５０℃以下に設定され、かつ、第２の酸化膜の膜厚は第１の酸化膜の膜厚以上であって、第２の酸化膜の膜厚が５０〜５００Åに設定されるとともに第１の酸化膜の膜厚が３５０Å以下となるように設定されることを特徴とする、素子分離領域の形成方法。ことを特徴とするものである。
【００１０】
また、請求項２に記載の本発明の素子分離領域方法は、半導体基板に形成された溝部に酸化膜を埋設して形成する素子分離領域の形成方法において、上記半導体基板上に、パッド酸化膜及びナイトライド膜を形成する工程と、素子分離領域を形成する領域の上記パッド酸化膜及びナイトライド膜を除去した後、該パッド酸化膜及びナイトライド膜を耐エッチングマスクに用いて、ドライエッチングにより半導体基板に溝部を形成する工程と、上記ナイトライド膜を耐酸化マスクとして少なくとも上記溝部の底面及び側壁に第１の酸化膜を形成する工程と、上記溝部の底面、側壁及び上記ナイトライド膜下の一部に形成された第１の酸化膜を除去し、上記半導体基板表面と上記ナイトライド膜との間に隙間を形成する工程と、上記ナイトライド膜を耐酸化マスクとして、少なくとも上記溝部の底面、側壁及び上記隙間に第２の酸化膜を形成する工程と、上記溝部を埋設するように第３の酸化膜を形成する工程とを有し、上記第２の酸化膜の成膜温度は第１の酸化膜の成膜温度以上であって、第２の酸化膜の成膜温度が９５０℃以下に設定されるとともに第１の酸化膜の成膜温度が９５０℃以下に設定され、かつ、第２の酸化膜の膜厚は第１の酸化膜の膜厚以上であって、第２の酸化膜の膜厚が５０〜５００Åに設定されるとともに第１の酸化膜の膜厚が３５０Å以下となるように設定されることを特徴とする、素子分離領域の形成方法である。
【００１２】
【発明の実施の形態】
以下、一実施の形態に基づいて、本発明の半導体装置の製造方法を詳細に説明する。
【００１３】
図１乃至図３は本発明を用いた半導体装置の製造工程図である。
【００１４】
以下、図１乃至図４を用いて、本発明を用いた半導体装置の製造工程を説明する。
【００１５】
まず、図１（ａ）に示すように、シリコン基板１上に、５０〜２００Åの厚さのパッド酸化膜２、１０００Å以上で、且つ２０００Å以下のシリコン窒化膜３を形成し、その後、リソグラフィ工程によって、シリコン基板１全面に、素子分離領域となる領域が開口したレジストパターン（図示せず）形成する。尚、本発明はシリコン基板に限定されるものではない。
【００１６】
次に、図１（ｂ）に示すように、レジストパターンをマスクに、ドライエッチングによりシリコン基板１に溝部を形成する。この溝部の深さは２０００〜５０００Å程度である。
【００１７】
次に、図１（ｃ）に示すように、シリコン基板１に形成された溝の側面及び底面を第１の酸化を行い、第１のシリコン酸化膜４ａを形成する。この第１の酸化は、酸化時のストレスが後の工程の第２の酸化時よりも大きくなる。これは、第１の酸化時にはシリコン基板に形成された溝部の開口部縁領域（以下「コーナー部」という）のシリコン基板１とシリコン窒化膜３との空間がほとんど無いためである。酸化時の酸化膜の体積膨張によるストレスは、酸化膜厚が厚いほど大きく、また、酸化温度が高いほど大きい。これは、酸化温度が高温であるほど酸化レートが大きくなり、この結果、短時間で酸化膜の体積膨張が行われるためである。
【００１８】
このため、この第１の酸化膜厚と酸化温度は、それぞれ、３５０Å以下、９５０℃以下のように、低膜厚、低温での酸化で上記ストレスを低く抑えることが望ましい。また、コーナー部の形状の丸めも一部行われることは言うまでもないが、必ずしも十分な丸めが行われる必要はない。
【００１９】
その後、図１（ｄ）に示すように、フッ酸溶液によって、溝部内の第１のシリコン酸化膜を除去する。これは、コーナー部においては、コーナー部のシリコン基板表面とシリコン窒化膜下面との間に開口部（図４における符号ｂ）を設けることによって、後の第２の酸化工程にて応力の要因となる酸化膜を予め除去する効果がある。また、これによって、溝部側面及び底面に溝形成のためのドライエッチングによって発生した欠陥、汚染等を取り除く効果がある。
【００２０】
このエッチング量は、溝部底面及び側面のシリコンを露出させることと、コーナー部ラウンド面の酸化膜を完全に除去する程度の除去量が必要である。この結果、シリコン窒化膜下のパッド酸化膜の端は、シリコン窒化膜の直下から、パッド酸化膜厚が活性領域中央付近のパッド酸化膜と同じ膜厚になる部分まで後退する。除去量は、第１の酸化処理による酸化膜厚の２５％増程度の除去量が望ましい。
【００２１】
これにより、開口部ｂの開口径ｃがパッド酸化膜厚よりも大きくなる。この開口径ｃが大きければ大きいほど、後の第２の酸化処理の時のストレスの蓄積が抑制される。しかしながら、開口径ｃは第１の酸化膜４ａの膜厚と第１酸化膜４ａの酸化条件によって決まる。
【００２２】
次に、図２（ａ）に示すように、第２の酸化処理によって、コーナー部をラウンド化するとともに、溝部側面及び底面をシリコン酸化膜４ｂで被覆する。この前段階で、コーナー部のシリコン基板１表面とシリコン窒化膜３の空間が形成されているため、第１の酸化処理時と比較して、コーナー部にシリコン酸化膜が成長し、容積膨張できる空間が準備されているため、第１の酸化処理時よりも第２の酸化処理時の方が、酸化膜の容積膨張によるコーナー部のシリコン基板表面とシリコン窒化膜との間で発生するストレスが低くなる。また、予め開口部が設置されているため、酸化種がコーナー部に供給されやすくなるため、コーナー部のラウンド化が効果的に行われる。
【００２３】
上述の効果によって、第２の酸化処理では、従来技術の場合よりもストレスの強い酸化処理、すなわち、より厚い酸化膜形成、より高温での酸化膜形成を行っても、コーナー部に蓄積されるストレスは従来の状態を保つことができる。また、従来と同様の酸化処理を行った場合は、より低いストレス状態を実現することができる。
【００２４】
このように、第１の酸化処理は、酸化がコーナー部に与えるストレスが大きく、また、第２の酸化処理は、同じ程度の酸化でも、酸化がコーナー部に与えるストレスを抑制することができるので、第１の酸化膜の酸化条件は、酸化膜厚と酸化温度とで、それぞれ３５０Å以下、９５０℃以下のように、薄膜厚、低温での酸化で、ストレスを低く抑えることが望ましく、第２の酸化膜条件は、酸化量は５０〜５００Åの範囲で第１の酸化処理と同じかより多く、また、酸化温度も９００〜１１００℃の範囲で第１の酸化処理と同じかより高くすることが可能となる。特に第２の酸化処理は、コーナー部のラウンド化を主な目的とするため、シリコンの高温での粘性を利用するためには１１００℃で行うことが望ましい。
【００２５】
また、別の実施例では、この第２の酸化温度を９５０℃以下として、コーナー部のラウンド化よりも、コーナー部に与えるストレスを抑制することによる品質の向上を優先させる場合もある。例えば、第１の酸化温度と酸化膜厚をそれぞれ９２０℃、２５０Åとすると、第２の酸化温度と酸化膜厚は１１００℃、３５０Åといったように設定する。また、別の実施例では、第１の酸化温度と酸化膜厚をそれぞれ９２０℃、２５０Åとすると、第２の酸化温度と酸化膜厚は９２０℃、３５０Åといったように設定する。
【００２６】
その後、図２（ｂ）に示すように、ＣＶＤ法による酸化膜５の堆積による溝の完全な埋め込みを行う。さらに、図２（ｃ）に示すように、埋め込み酸化膜の化学的機械的研磨法による平坦化工程によって、埋め込み酸化膜５を平坦化、その後、図３（ａ）に示すように、パッド酸化膜２、シリコン窒化膜３を除去することによって、活性領域と素子分離領域の形成が完了した後、図３（ｂ）、（ｃ）に示すように、ゲート酸化膜６、ポリシリコン等のゲート電極材料７を堆積、パターニングして、ゲート電極７ａを形成する。
【００２７】
【発明の効果】
以上、詳細に説明したように、本発明を用いることに、コーナ部に蓄積される応力ストレス及び熱履歴を低く抑えつつ、所望の丸め形状を得ることができる。すなわち、応力ストレスと熱履歴の抑制は、シリコン欠陥の発生抑制、コーナー部の形状安定化によって、半導体デバイスの高信頼性化、不揮発性メモリの高信頼性化及びしきい値分布の高精度化を可能にし、さらに従来と同じレベルの応力ストレスと熱履歴を許容すれば、より大きな曲率の丸め形状を獲得できる。さらに基板に設けられた溝部全面からの汚染物質、欠陥を含有した酸化膜を取り去るので、高品質なシリコン基板を準備できる。
【図面の簡単な説明】
【図１】本発明を用いた半導体装置の製造工程の一部断面図である。
【図２】本発明を用いた半導体装置の製造工程の一部断面図である。
【図３】本発明を用いた半導体装置の製造工程の一部断面図である。
【図４】図１（ｄ）の一部拡大図である。
【図５】従来のトレンチ構造の素子分離領域を有する半導体装置の製造工程の一部断面図である。
【図６】従来のトレンチ構造の素子分離領域を有する半導体装置の製造工程の一部断面図である。
【図７】従来のトレンチ構造の素子分離領域を有する半導体装置の製造工程の一部断面図である。
【図８】図７（ｂ）の一部拡大図である。
【符号の説明】
１ シリコン基板
２ パッド酸化膜
３ シリコン窒化膜
４ａ 第１の溝側壁及び底面を被覆する酸化膜
４ｂ 第２の溝側壁及び底面を被覆する酸化膜
５ 埋め込み酸化膜
６ ゲート酸化膜
７ ゲート電極材料
７ａ ゲート電極
【発明の属する技術分野】
本発明は、トレンチ構造の素子分離領域の形成方法に関するものである。
【０００２】
【従来の技術】
従来技術として、図５乃至図８を用いて、シャロートレンチ素子分離の技術を以下に述べる。
【０００３】
まず、図５（ａ）に示すように、半導体基板１１上に、５０〜２００Åの厚さのパッド酸化膜１２、１０００〜２０００Åのシリコン窒化膜３を形成し、その後、リソグラフィ工程によって、活性領域を覆うようにレジストパターンを形成し、図５（ｂ）に示すように、レジストパターンをマスクに、素子分離領域となる領域のシリコン窒化膜１３及びパッド酸化膜２をドライエッチングで除去し、続いて、シリコン基板１１にドライエッチングによって、溝部を形成する。
【０００４】
次に、図５（ｃ）に示すように、シリコン基板１１に形成した溝部の底面及び側面を５０〜５００Å酸化する。ここで、この酸化は温度９００〜１１００Åで、シリコン基板の溝開口部をラウンド化するとともに、シリコン基板１１側面及び底面をシリコン酸化膜からなる保護膜１４で被膜するものである。その後、図６（ａ）に示すようにＣＶＤ法により、酸化膜１５を堆積し、溝部を完全に埋め込み、図６（ｂ）に示すように、埋め込み酸化膜１５の化学的機械的研磨による平坦化工程を行う。その後、図６（ｃ）に示すようにシリコン窒化膜１３及びパッド酸化膜１２を除去して、ゲート酸化膜１６を形成し、その後、図７（ａ）に示すように、ゲート電極材料１７を堆積し、図７（ｂ）に示すように、リソグラフィ工程及びドライエッチング工程により、パターニングしてゲート電極１７ａを形成する。
【０００５】
【発明が解決しようとする課題】
上述の工程を用いると、シリコン基板１１に形成された溝開口部の縁（図８の符号ａの部分）が尖った、ほぼ垂直な構造となる。この溝部形成後の酸化処理の酸化雰囲気、酸化温度によって、上述の溝開口部の縁形状の酸化による丸め形状の最適化を試みている。また、この酸化処理は、溝部の表面にシリコン酸化膜からなる保護膜１４を形成する機能を合わせ持つ。更に、後の化学的機械的研磨工程後、シリコン窒化膜１３及びパッド酸化膜１２の除去等によって、溝部に充填し、平坦化した埋め込み酸化膜１５が減少していき、図６（ｃ）に示すように、該素子分離領域の埋め込み酸化膜の頂頭部が活性領域のシリコン基板表面よりも低くなってしまう。
【０００６】
この後、ゲート酸化膜及びゲート電極を形成すると、最終的にチャネル領域は、図７（ｂ）に示すように、溝部の開口部の縁まで含んだ領域まで拡大する。これにより、この溝部の開口部の縁の丸め形状が不十分であると、ＭＯＳトランジスタ動作時にこの部分でのゲート電界が強められて、見かけ上しきい値が更に低い寄生ＭＯＳトランジスタが並列に設置されたような特性となる。また、このゲート酸化膜１６をトンネル酸化膜とする不揮発性メモリでは、Ｆ−Ｎトンネリング電界が、この縁の領域で増加するため、Ｆ−Ｎトンネリング電流が局所的に増大し、不揮発性メモリの書き換えの信頼性を劣化させてしまう。また、丸め形状が不十分な縁領域では、ゲート酸化膜の膜厚が薄膜化し、上述の問題点をさらに加速させる場合もある。
【０００７】
また、上述の工程では、溝部形成後に、一回の酸化処理で溝開口部の縁領域の形状を最適化する必要があり、丸めを大きくつけようとすると、一度に多くの酸化量を必要とする。しかしながら、既にある程度酸化膜が形成されてからの酸化処理は、シリコンの酸化により形成されるシリコン酸化膜の容積の増大により、溝開口部の縁領域の内在応力ストレスが蓄積され、デバイス特性に悪影響を与えるか、酸化直後にそのストレスが顕著化することによる縁領域のプロファイルの形状異常、もしくはプロファイルのばらつきを増大させるという問題があった。
【０００８】
本発明の目的は、活性領域の端部である、シリコン基板に設けられた溝開口部の縁領域の曲率の制御の自由度を向上させ、さらにこの部分に集中する応力ストレスを緩和し、更に、縁領域に所要のプロファイルを得るために必要な熱履歴を縮小することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の本発明の素子分離領域の形成方法は、半導体基板に形成された溝部に酸化膜を埋設して形成する素子分離領域の形成方法において、上記半導体基板上に、パッド酸化膜及びナイトライド膜を形成する工程と、素子分離領域を形成する領域の上記パッド酸化膜及びナイトライド膜を除去した後、該パッド酸化膜及びナイトライド膜を耐エッチングマスクに用いて、ドライエッチングにより半導体基板に溝部を形成する工程と、上記ナイトライド膜を耐酸化マスクとして少なくとも上記溝部の底面及び側壁に第１の酸化膜を形成する工程と、
上記溝部の底面、側壁及び上記ナイトライド膜下の一部に形成された第１の酸化膜を除去し、上記半導体基板表面と上記ナイトライド膜との間に隙間を形成する工程と、上記ナイトライド膜を耐酸化マスクとして、少なくとも上記溝部の底面、側壁及び上記隙間に第２の酸化膜を形成する工程と、上記溝部を埋設するように第３の酸化膜を形成する工程とを有し、上記第２の酸化膜の成膜温度は第１の酸化膜の成膜温度以上であって、第２の酸化膜の成膜温度が９００〜１１００℃の範囲に設定されるとともに第１の酸化膜の成膜温度が９５０℃以下に設定され、かつ、第２の酸化膜の膜厚は第１の酸化膜の膜厚以上であって、第２の酸化膜の膜厚が５０〜５００Åに設定されるとともに第１の酸化膜の膜厚が３５０Å以下となるように設定されることを特徴とする、素子分離領域の形成方法。ことを特徴とするものである。
【００１０】
また、請求項２に記載の本発明の素子分離領域方法は、半導体基板に形成された溝部に酸化膜を埋設して形成する素子分離領域の形成方法において、上記半導体基板上に、パッド酸化膜及びナイトライド膜を形成する工程と、素子分離領域を形成する領域の上記パッド酸化膜及びナイトライド膜を除去した後、該パッド酸化膜及びナイトライド膜を耐エッチングマスクに用いて、ドライエッチングにより半導体基板に溝部を形成する工程と、上記ナイトライド膜を耐酸化マスクとして少なくとも上記溝部の底面及び側壁に第１の酸化膜を形成する工程と、上記溝部の底面、側壁及び上記ナイトライド膜下の一部に形成された第１の酸化膜を除去し、上記半導体基板表面と上記ナイトライド膜との間に隙間を形成する工程と、上記ナイトライド膜を耐酸化マスクとして、少なくとも上記溝部の底面、側壁及び上記隙間に第２の酸化膜を形成する工程と、上記溝部を埋設するように第３の酸化膜を形成する工程とを有し、上記第２の酸化膜の成膜温度は第１の酸化膜の成膜温度以上であって、第２の酸化膜の成膜温度が９５０℃以下に設定されるとともに第１の酸化膜の成膜温度が９５０℃以下に設定され、かつ、第２の酸化膜の膜厚は第１の酸化膜の膜厚以上であって、第２の酸化膜の膜厚が５０〜５００Åに設定されるとともに第１の酸化膜の膜厚が３５０Å以下となるように設定されることを特徴とする、素子分離領域の形成方法である。
【００１２】
【発明の実施の形態】
以下、一実施の形態に基づいて、本発明の半導体装置の製造方法を詳細に説明する。
【００１３】
図１乃至図３は本発明を用いた半導体装置の製造工程図である。
【００１４】
以下、図１乃至図４を用いて、本発明を用いた半導体装置の製造工程を説明する。
【００１５】
まず、図１（ａ）に示すように、シリコン基板１上に、５０〜２００Åの厚さのパッド酸化膜２、１０００Å以上で、且つ２０００Å以下のシリコン窒化膜３を形成し、その後、リソグラフィ工程によって、シリコン基板１全面に、素子分離領域となる領域が開口したレジストパターン（図示せず）形成する。尚、本発明はシリコン基板に限定されるものではない。
【００１６】
次に、図１（ｂ）に示すように、レジストパターンをマスクに、ドライエッチングによりシリコン基板１に溝部を形成する。この溝部の深さは２０００〜５０００Å程度である。
【００１７】
次に、図１（ｃ）に示すように、シリコン基板１に形成された溝の側面及び底面を第１の酸化を行い、第１のシリコン酸化膜４ａを形成する。この第１の酸化は、酸化時のストレスが後の工程の第２の酸化時よりも大きくなる。これは、第１の酸化時にはシリコン基板に形成された溝部の開口部縁領域（以下「コーナー部」という）のシリコン基板１とシリコン窒化膜３との空間がほとんど無いためである。酸化時の酸化膜の体積膨張によるストレスは、酸化膜厚が厚いほど大きく、また、酸化温度が高いほど大きい。これは、酸化温度が高温であるほど酸化レートが大きくなり、この結果、短時間で酸化膜の体積膨張が行われるためである。
【００１８】
このため、この第１の酸化膜厚と酸化温度は、それぞれ、３５０Å以下、９５０℃以下のように、低膜厚、低温での酸化で上記ストレスを低く抑えることが望ましい。また、コーナー部の形状の丸めも一部行われることは言うまでもないが、必ずしも十分な丸めが行われる必要はない。
【００１９】
その後、図１（ｄ）に示すように、フッ酸溶液によって、溝部内の第１のシリコン酸化膜を除去する。これは、コーナー部においては、コーナー部のシリコン基板表面とシリコン窒化膜下面との間に開口部（図４における符号ｂ）を設けることによって、後の第２の酸化工程にて応力の要因となる酸化膜を予め除去する効果がある。また、これによって、溝部側面及び底面に溝形成のためのドライエッチングによって発生した欠陥、汚染等を取り除く効果がある。
【００２０】
このエッチング量は、溝部底面及び側面のシリコンを露出させることと、コーナー部ラウンド面の酸化膜を完全に除去する程度の除去量が必要である。この結果、シリコン窒化膜下のパッド酸化膜の端は、シリコン窒化膜の直下から、パッド酸化膜厚が活性領域中央付近のパッド酸化膜と同じ膜厚になる部分まで後退する。除去量は、第１の酸化処理による酸化膜厚の２５％増程度の除去量が望ましい。
【００２１】
これにより、開口部ｂの開口径ｃがパッド酸化膜厚よりも大きくなる。この開口径ｃが大きければ大きいほど、後の第２の酸化処理の時のストレスの蓄積が抑制される。しかしながら、開口径ｃは第１の酸化膜４ａの膜厚と第１酸化膜４ａの酸化条件によって決まる。
【００２２】
次に、図２（ａ）に示すように、第２の酸化処理によって、コーナー部をラウンド化するとともに、溝部側面及び底面をシリコン酸化膜４ｂで被覆する。この前段階で、コーナー部のシリコン基板１表面とシリコン窒化膜３の空間が形成されているため、第１の酸化処理時と比較して、コーナー部にシリコン酸化膜が成長し、容積膨張できる空間が準備されているため、第１の酸化処理時よりも第２の酸化処理時の方が、酸化膜の容積膨張によるコーナー部のシリコン基板表面とシリコン窒化膜との間で発生するストレスが低くなる。また、予め開口部が設置されているため、酸化種がコーナー部に供給されやすくなるため、コーナー部のラウンド化が効果的に行われる。
【００２３】
上述の効果によって、第２の酸化処理では、従来技術の場合よりもストレスの強い酸化処理、すなわち、より厚い酸化膜形成、より高温での酸化膜形成を行っても、コーナー部に蓄積されるストレスは従来の状態を保つことができる。また、従来と同様の酸化処理を行った場合は、より低いストレス状態を実現することができる。
【００２４】
このように、第１の酸化処理は、酸化がコーナー部に与えるストレスが大きく、また、第２の酸化処理は、同じ程度の酸化でも、酸化がコーナー部に与えるストレスを抑制することができるので、第１の酸化膜の酸化条件は、酸化膜厚と酸化温度とで、それぞれ３５０Å以下、９５０℃以下のように、薄膜厚、低温での酸化で、ストレスを低く抑えることが望ましく、第２の酸化膜条件は、酸化量は５０〜５００Åの範囲で第１の酸化処理と同じかより多く、また、酸化温度も９００〜１１００℃の範囲で第１の酸化処理と同じかより高くすることが可能となる。特に第２の酸化処理は、コーナー部のラウンド化を主な目的とするため、シリコンの高温での粘性を利用するためには１１００℃で行うことが望ましい。
【００２５】
また、別の実施例では、この第２の酸化温度を９５０℃以下として、コーナー部のラウンド化よりも、コーナー部に与えるストレスを抑制することによる品質の向上を優先させる場合もある。例えば、第１の酸化温度と酸化膜厚をそれぞれ９２０℃、２５０Åとすると、第２の酸化温度と酸化膜厚は１１００℃、３５０Åといったように設定する。また、別の実施例では、第１の酸化温度と酸化膜厚をそれぞれ９２０℃、２５０Åとすると、第２の酸化温度と酸化膜厚は９２０℃、３５０Åといったように設定する。
【００２６】
その後、図２（ｂ）に示すように、ＣＶＤ法による酸化膜５の堆積による溝の完全な埋め込みを行う。さらに、図２（ｃ）に示すように、埋め込み酸化膜の化学的機械的研磨法による平坦化工程によって、埋め込み酸化膜５を平坦化、その後、図３（ａ）に示すように、パッド酸化膜２、シリコン窒化膜３を除去することによって、活性領域と素子分離領域の形成が完了した後、図３（ｂ）、（ｃ）に示すように、ゲート酸化膜６、ポリシリコン等のゲート電極材料７を堆積、パターニングして、ゲート電極７ａを形成する。
【００２７】
【発明の効果】
以上、詳細に説明したように、本発明を用いることに、コーナ部に蓄積される応力ストレス及び熱履歴を低く抑えつつ、所望の丸め形状を得ることができる。すなわち、応力ストレスと熱履歴の抑制は、シリコン欠陥の発生抑制、コーナー部の形状安定化によって、半導体デバイスの高信頼性化、不揮発性メモリの高信頼性化及びしきい値分布の高精度化を可能にし、さらに従来と同じレベルの応力ストレスと熱履歴を許容すれば、より大きな曲率の丸め形状を獲得できる。さらに基板に設けられた溝部全面からの汚染物質、欠陥を含有した酸化膜を取り去るので、高品質なシリコン基板を準備できる。
【図面の簡単な説明】
【図１】本発明を用いた半導体装置の製造工程の一部断面図である。
【図２】本発明を用いた半導体装置の製造工程の一部断面図である。
【図３】本発明を用いた半導体装置の製造工程の一部断面図である。
【図４】図１（ｄ）の一部拡大図である。
【図５】従来のトレンチ構造の素子分離領域を有する半導体装置の製造工程の一部断面図である。
【図６】従来のトレンチ構造の素子分離領域を有する半導体装置の製造工程の一部断面図である。
【図７】従来のトレンチ構造の素子分離領域を有する半導体装置の製造工程の一部断面図である。
【図８】図７（ｂ）の一部拡大図である。
【符号の説明】
１ シリコン基板
２ パッド酸化膜
３ シリコン窒化膜
４ａ 第１の溝側壁及び底面を被覆する酸化膜
４ｂ 第２の溝側壁及び底面を被覆する酸化膜
５ 埋め込み酸化膜
６ ゲート酸化膜
７ ゲート電極材料
７ａ ゲート電極
Claims (2)
- 半導体基板に形成された溝部に酸化膜を埋設して形成する素子分離領域の形成方法において、
上記半導体基板上に、パッド酸化膜及びナイトライド膜を形成する工程と、素子分離領域を形成する領域の上記パッド酸化膜及びナイトライド膜を除去した後、該パッド酸化膜及びナイトライド膜を耐エッチングマスクに用いて、ドライエッチングにより半導体基板に溝部を形成する工程と、
上記ナイトライド膜を耐酸化マスクとして少なくとも上記溝部の底面及び側壁に第１の酸化膜を形成する工程と、
上記溝部の底面、側壁及び上記ナイトライド膜下の一部に形成された第１の酸化膜を除去し、上記半導体基板表面と上記ナイトライド膜との間に隙間を形成する工程と、
上記ナイトライド膜を耐酸化マスクとして、少なくとも上記溝部の底面、側壁及び上記隙間に第２の酸化膜を形成する工程と、
上記溝部を埋設するように第３の酸化膜を形成する工程とを有し、
上記第２の酸化膜の成膜温度は第１の酸化膜の成膜温度以上であって、第２の酸化膜の成膜温度が９００〜１１００℃の範囲に設定されるとともに第１の酸化膜の成膜温度が９５０℃以下に設定され、かつ、第２の酸化膜の膜厚は第１の酸化膜の膜厚以上であって、第２の酸化膜の膜厚が５０〜５００Åに設定されるとともに第１の酸化膜の膜厚が３５０Å以下となるように設定されることを特徴とする、素子分離領域の形成方法。 - 半導体基板に形成された溝部に酸化膜を埋設して形成する素子分離領域の形成方法において、
上記半導体基板上に、パッド酸化膜及びナイトライド膜を形成する工程と、素子分離領域を形成する領域の上記パッド酸化膜及びナイトライド膜を除去した後、該パッド酸化膜及びナイトライド膜を耐エッチングマスクに用いて、ドライエッチングにより半導体基板に溝部を形成する工程と、
上記ナイトライド膜を耐酸化マスクとして少なくとも上記溝部の底面及び側壁に第１の酸化膜を形成する工程と、
上記溝部の底面、側壁及び上記ナイトライド膜下の一部に形成された第１の酸化膜を除去し、上記半導体基板表面と上記ナイトライド膜との間に隙間を形成する工程と、
上記ナイトライド膜を耐酸化マスクとして、少なくとも上記溝部の底面、側壁及び上記隙間に第２の酸化膜を形成する工程と、
上記溝部を埋設するように第３の酸化膜を形成する工程とを有し、
上記第２の酸化膜の成膜温度は第１の酸化膜の成膜温度以上であって、第２の酸化膜の成膜温度が９５０℃以下に設定されるとともに第１の酸化膜の成膜温度が９５０℃以下に設定され、かつ、第２の酸化膜の膜厚は第１の酸化膜の膜厚以上であって、第２の酸化膜の膜厚が５０〜５００Åに設定されるとともに第１の酸化膜の膜厚が３５０Å以下となるように設定されることを特徴とする、素子分離領域の形成方法。
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