JP2008103420A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 素子分離領域に囲まれたアクティブ領域にトレンチを形成する場合に、トレンチに隣接する素子分離領域の側壁にシリコンのエッチ残りが発生しないようにする。
【解決手段】 ゲート用トレンチを形成する前に、素子分離領域を構成する埋め込み酸化膜を選択的にエッチングし、ラウンド形状となっているアクティブ領域の側壁肩部を露出させる。これにより、ゲート用トレンチを形成する際に、埋め込み酸化膜の端部がマスクとして作用する範囲を縮小する。この後、ゲート用トレンチを形成する。
【選択図】 図６
【解決手段】 ゲート用トレンチを形成する前に、素子分離領域を構成する埋め込み酸化膜を選択的にエッチングし、ラウンド形状となっているアクティブ領域の側壁肩部を露出させる。これにより、ゲート用トレンチを形成する際に、埋め込み酸化膜の端部がマスクとして作用する範囲を縮小する。この後、ゲート用トレンチを形成する。
【選択図】 図６
Description
本発明は、半導体装置の製造方法に関し、特に、トレンチゲート型トランジスタを有するＤＲＡＭ（Dynamic Random Access Memory）の製造方法に関するものである。
近年、半導体装置の高集積化に伴いＭＯＳトランジスタのゲートが微細化され、
短チャネル効果といわれる現象の問題が顕在化している。この短チャネル効果の発生を防ぐ方法の一つとして、ゲートの下に溝を掘り、その溝底をチャネルとして利用することで必要十分なチャネル長を確保するトレンチゲート技術がある。
短チャネル効果といわれる現象の問題が顕在化している。この短チャネル効果の発生を防ぐ方法の一つとして、ゲートの下に溝を掘り、その溝底をチャネルとして利用することで必要十分なチャネル長を確保するトレンチゲート技術がある。
以下、従来のトレンチゲートを形成する方法について図９から図１９を用いて説明する。図９は複数のアクティブ領域を有するＤＲＡＭのメモリセルを示す平面図である。また、図１０から図１９は一連の製造工程を示しており、各々の図に示される（ａ）図、（ｂ）図、（ｃ）図は、それぞれ（ａ）一つのアクティブ領域の平面図、（ｂ）一つのアクティブ領域の長辺方向の断面図、（ｃ）一つのアクティブ領域の短辺方向の断面図、を示している。
まず、図９の平面図に示すように、ＤＲＡＭのメモリセルでは、素子分離領域２００に囲まれた複数のアクティブ領域１００が規則的に配置されている。複数のアクティブ領域１００を跨って縦方向（図の上下方向）に横切るワード線１６が一定間隔で配置されている。トレンチゲート型トランジスタは、アクティブ領域１００のワード線１６と交差する部分に設けられる。さらに、図には示していないが、ワード線１６と直交する方向（図の左右方向）にビット線が設けられる。なお、アクティブ領域１００は水平線（図の左右方向）に対してやや傾斜しているが、設計事由によるものであり、種々の傾斜角度が選択され得る。
最初に、図１０に示すように、素子分離領域２００が形成される。（ａ）図はアクティブ領域１００が素子分離領域２００に囲まれた平面状態を示している。（ｂ）図はアクティブ領域１００の長編方向の断面を、また、（ｃ）図はアクティブ領域１００の短辺方向の断面を各々示している。シリコン基板１の表面に厚さ１０ｎｍの酸化シリコン膜からなるパッド酸化膜２と厚さ１２０ｎｍの窒化シリコン膜３を積層形成する。その後、リソグラフィとドライエッチング法を用い、アクティブ領域１００のパターンとなるように窒化シリコン膜３およびパッド酸化膜２を加工し、素子分離領域２００のシリコン基板１の表面を露出させる。次に、窒化シリコン膜３をマスクとしてシリコン基板１をドライエッチングし、深さ２５０ｎｍの溝４を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、厚さ５５０ｎｍの埋め込み酸化膜５を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて埋め込み酸化膜５の表面を平坦化して素子分離領域２００を形成する。この時、窒化シリコン膜３の残膜厚は、７０ｎｍ程度となる。この段階で、（ｂ）および（ｃ）図に示すように、アクティブ領域１００の側壁肩部には、トランジスタ特性を向上させるためにラウンド部Ｒが形成されている。ラウンド部Ｒの曲率半径は２０ｎｍ程度となる。
次に、図１１に示すように、熱リン酸を用いて窒化シリコン膜３が除去され、パッドシリコン膜２を露出させる。この結果、ラウンド部Ｒの上には埋め込み酸化膜５の端部Ａが残存する。この段階では、パッド酸化膜２の表面と埋め込み酸化膜５の端部Ａの表面との段差は２０ｎｍ程度となっている。
次に、図１２に示すように、トレンチ形成用のマスクとして、厚さ８０ｎｍの窒化シリコン膜６のパターンを形成する。さらに、窒化シリコン膜からなるサイドウオール７を形成する。
次に、図１３に示すように、露出しているパッド酸化膜２をドライエッチングする。さらに、シリコン基板１をドライエッチングして、深さ１５０ｎｍのトレンチ８を形成する。この時、（ｃ）図に示すように、埋め込み酸化膜５とトレンチ８が隣接する短辺方向の断面では、埋め込み酸化膜５の側壁にシリコンのエッチ残り１０が発生する。このエッチ残り１０のトレンチ底部における厚さＷは３０ｎｍ程度となる。
上記シリコンのエッチ残り１０はトランジスタ動作の障害となるので除去する必要がある。そのため、図１４に示すように、熱酸化法により露出しているシリコン基板１の表面を酸化し、厚さ５０ｎｍの犠牲酸化膜１１を形成する。この犠牲酸化膜１１は、（ｃ）図に示す断面のみならず、（ｂ）図の断面におけるトレンチ８の内壁にも形成される。周知のように、厚さ５０ｎｍの熱酸化膜を形成するためには、厚さ２５ｎｍのシリコン基板１が消費される。
次に、図１５に示すように、犠牲酸化膜１１をフッ酸を含有する溶液によりウエットエッチングする。その結果、（ｃ）図におけるシリコンのエッチ残り１０の厚さは１０ｎｍ以下まで減少し、シリコンのエッチ残り１０ａとなる。一方、（ｂ）図におけるトレンチでは、幅が５０ｎｍ拡大した新たなトレンチ１２が形成される。また、犠牲酸化膜１１の除去に溶液エッチングを用いざるを得ないため、素子分離領域に露出している埋め込み酸化膜５の表面もエッチングされ凹部１３が生じる。
次に、図１６に示すように、マスクに用いた窒化シリコン膜６およびサイドウオール７を熱リン酸により選択的に除去する。この結果、（ａ）図に示すように、アクティブ領域１００内には幅が拡大したトレンチ１２が形成され、素子分離領域には凹部１３が形成される。
次に、図１７に示すように、トレンチ１２内面に厚さ６ｎｍのゲート酸化膜１４を形成する。さらに全面にゲート電極となる積層膜１５を形成する。積層膜１５は多結晶シリコン膜などの導体とその上に形成される窒化シリコン膜などの絶縁物で構成される。
次に、図１８に示すように、リソグラフィとドライエッチングにより、積層膜１５を加工し、ゲート電極となるワード線１６ａ、１６ｂ、１６ｃ、１６ｄを形成する。この時、トレンチ１２の幅が所定の幅（図１３のトレンチ８の幅）幅よりも拡大しているため、ワード線１６ｂ、１６ｃが形成されるトレンチ１２内には空隙１７ａが生じる。また、ワード線１６ａ、１６ｄが形成される素子分離領域の凹部１３内には、空隙１７ｂが形成される。
次に、図１９に示すように、ワード線をマスクとして、イオン注入法により不純物をシリコン基板表面に導入してソース拡散層１８ａ、１８ｃおよびドレイン拡散層１８ｂを形成する。この時、トレンチ１２内に空隙１７ａが生じているため、注入されてはならない領域にもイオンが注入され、余計な拡散層１８ｄが形成される。
なお、トレンチゲートを有する半導体装置は、特許文献１等に記載されている。
ＤＲＡＭ等の半導体装置では、高集積化を目的として、セルにトレンチゲート型のトランジスタが用いられる一方、周辺回路には、高速動作が要求されるため、プレーナ型のトランジスタが用いられる。このように、同一基板上にタイプの異なるトランジスタが形成される半導体装置では、基板に発生する応力を緩和し、埋め込み酸化膜の埋め込みを容易にするため側壁に傾斜を持たせるように素子分離領域が形成される。また、トランジスタの特性を向上させるために素子分離領域に隣接するアクティブ領域の側壁肩部はラウンド形状にする必要がある。
その結果、素子分領域形成後では、アクティブ領域の側壁肩部（ラウンド部分）に埋め込み酸化膜の端部が被さることになる。このアクティブ領域に被さった埋め込み酸化膜は、トレンチを形成するためのエッチングの際にマスクとなる。しかも、素子分離領域の側壁が傾斜しているため、その影響はゲート用トレンチの深さ方向に深くなるほど大きくなる。その結果、素子分離領域の側壁には、シリコンのエッチ残りが発生する。
素子分離領域の側壁に発生するシリコンのエッチ残りは寄生チャネルとなり、トランジスタの正常動作を阻害するため、除去する必要がある。従来のトレンチゲートの形成方法では、シリコンのエッチ残りを除去するために、犠牲酸化と酸化膜ウエットエッチングを行っているが、シリコンのエッチ残りが厚いために犠牲酸化量及びウエットエッチング量を多くせざるを得ない。このため、アクティブ領域に形成するトレンチの幅が拡大してしまい、設計寸法に忠実なトランジスタが形成できない問題がある。また、素子分離領域上にもウエットエッチングに起因する大きな凹部が形成されてしまい、表面の平坦性が不規則に損なわれる結果、製造歩留まりを低下させる問題がある。
そこで本発明は、素子分離領域の側壁におけるシリコンのエッチ残り発生の原因そのものを、トレンチの形成に先立ち除去することで、設計寸法に忠実なトレンチゲート型トランジスタを有する半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置の製造方法は、素子分離領域に囲まれた複数のアクティブ領域にトレンチゲート型トランジスタを有する半導体装置の製造方法であって、所定の素子分離領域に埋め込み酸化膜を埋め込んで平坦化し、前記トレンチ形成領域に隣接する埋め込み酸化膜を選択的にエッチングして、前記アクティブ領域の上面位置を当該埋め込み酸化膜の上面位置よりも高くし、その後、前記アクティブ領域にゲート用トレンチを形成する工程を少なくとも含むことを特徴とする。
さらに、前記素子分離領域に接する、前記アクティブ領域の側壁肩部はラウンド形状を有し、前記トレンチ形成領域に隣接する埋め込み酸化膜を選択的にエッチングして前記アクティブ領域の上面位置を当該埋め込み酸化膜の上面位置よりも高くする工程は、前記ラウンド形状の側壁肩部を覆う前記埋め込み酸化膜の端部をエッチングして行なわれることを特徴とする。
また、前記アクティブ領域がシリコン基板からなり、前記埋め込み酸化膜の選択的エッチングが、少なくともＣ４Ｆ８，Ｃ５Ｆ８，及びＣ４Ｆ６のいずれか一つ、もしくは２つ以上を含むフロロカーボンガスを用いるドライエッチングであることを特徴とする。
また、前記埋め込み酸化膜のエッチングは、ＳｉＦ分子発光強度とＣＦ分子発光強度の比をモニターすることにより行なわれる、発光分光分析で得られるエンドポイントの自動検出に基づいて停止させるようにしたことを特徴とし、前記エンドポイントの自動検出を容易にするため、前記アクティブ領域の上面に形成された酸化シリコン膜もしくは窒化シリコン膜を残した状態で前記埋め込み酸化膜の選択的エッチングを開始するようにしたことを特徴としている。
本発明によれば、ゲート用トレンチ形成時に、トレンチに隣接する素子分離領域の側壁に形成されるシリコンのエッチ残りを薄くすることができるので、その後の犠牲酸化膜の形成量及びその酸化膜のエッチング量を低減できる。その結果、トレンチの幅の拡大を防止して設計寸法に忠実なトレンチゲート型トランジスタを有する半導体装置の製造が可能となる。また、必要以上に素子分離領域の埋め込み酸化膜がエッチングされるのを防止でき、製造歩留まりを向上できる。
以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。なお、従来技術の説明と重複する説明については省略するものとする。また、従来技術と同一の部材については、同一の参照符号を用いて説明する。説明に用いる各図の（ａ）図、（ｂ）図、（ｃ）図は従来技術の説明と同じ状態を示している。
本発明の実施例１について、図１から図６を用いて説明する。本実施例の図１は、従来技術の説明で用いた図１２に後続する工程を説明する、最初の図を示している。
まず、図１に示したように、従来技術の工程にしたがって、埋め込み酸化膜５を用いて素子分離領域を形成した後、トレンチ形成用のマスクとなる窒化シリコン膜６およびサイドウオール７のパターンを形成した。従来技術では、そのまま、トレンチを形成したが、本実施例ではトレンチ形成に先立ち、トレンチ形成領域８ａに隣接し、ラウンド部Ｒの上に被さっている埋め込み酸化膜５の端部を除去した。除去前の埋め込み酸化膜５の表面はシリコン基板表面より３０ｎｍ高い位置にある。また、ラウンド部Ｒの曲率半径は２０ｎｍであるので、埋め込み酸化膜５を表面から５０ｎｍエッチングし、シリコン基板表面から２０ｎｍ低い位置に埋め込み酸化膜５の表面が位置するようにした。このエッチングによりアクティブ領域の上面位置を埋め込み酸化膜の上面位置より高くした状態でトレンチを形成することができる。
埋め込み酸化膜５のエッチングには、平行平板型のプラズマエッチング装置を用い、Ｃ４Ｆ８／Ａｒ／Ｏ２を１０／５００／５（ｓｃｃｍ）で導入し、圧力：５０ｍＴｏｒｒ、ＲＦ：８００Ｗの条件を用いた。エッチング時間は３０秒とした。このエッチングにより埋め込み酸化膜５を５０ｎｍエッチングすることができ、トレンチ形成領域８ａの側壁肩部Ｒを露出させることができる。また、この時のシリコンのエッチング量は２．５ｎｍであり、実質的にトレンチ形成領域８ａの側壁肩部Ｒのエッチングを防止できる。なお、エッチングガスにはＣ４Ｆ８（オクタフロロシクロブタン）に代えてＣ５Ｆ８（オクタフロロシクロペンタン）やＣ４Ｆ６（ヘキサフロロシクロブタン）などの高次フロロカーボンガスの一つもしくは二つ以上のガスを用いることもできる。しかし、ＣＦ４などの低次フロロカーボンガスでは上記のようなエッチングは実現できない。
上記の埋め込み酸化膜５のエッチングでは、エッチングを停止すべき深さの領域にエッチング速度の異なる材料が存在しないため、終点検出が極めて重要な意味を持つ。本発明では、エッチング中のプラズマに存在する、ＳｉＦ分子の励起に起因する波長４４０ｎｍの発光強度（ＳｉＦ分子量に依存する）とＣＦ分子の励起に起因する波長２６０ｎｍの発光強度（ＣＦ分子量に依存する）に注目し、それらの発光強度を用いてエッチングの終点を検出する方法を用いた。より具体的にはＳｉＦ発光強度とＣＦ発光強度の比の変化を示すモニター信号波形を微分することにより変曲点を求め終点とした。
図２に、トレンチ形成領域８ａがパッド酸化膜２で覆われ、ラウンド部Ｒの上に埋め込み酸化膜５の端部が被さっている状態で、上記エッチング条件によりエッチングした場合のＳｉＦ/ＣＦ発光強度比（微分波形）の経時変化を示した。このモニター波形からプラズマエッチングの状態をＴ１、Ｔ２、Ｔ３の３つの領域に分離することができる。エッチング開始時は全面酸化シリコン膜で覆われているため、エッチングの進行に伴ってＳｉＦの発光強度は増大する。ＣＦ発光は変化しないため、相対的にＳｉＦ/ＣＦ発光強度比は増加する（Ｔ１の領域）。酸化シリコン膜からなるパッド酸化膜２がエッチングされ、トレンチ形成領域８ａのシリコンが露出し始めると、Ｃ４Ｆ８に含まれるカーボンが露出したシリコンの表面に付着し始め、シリコンはエッチングされなくなる。結果的にエッチング面積が縮小されることになり、ＳｉＦ発光強度は減少する（Ｔ２の領域）。さらにエッチングが進行し、ラウンド部Ｒが露出してしまうと、エッチング面積の変化がなくなる。その結果、埋め込み酸化膜５のみで占められる一定面積のエッチングとなり、ＳｉＦ/ＣＦ発光強度比は一定となる（Ｔ３の領域）。これら一連のＳｉＦ/ＣＦ発光強度比の変化において、Ｔ２の領域からラウンド部Ｒが露出してＴ３の領域へ移行する境界に明確な変曲点Ｐを検出することができる。この変曲点Ｐの検出をもって、ラウンド部Ｒが露出した、と判断することが可能となる。基本的には変曲点Ｐの検出をもってエッチングを終了とするが、種々のばらつきに対する余裕を見込んで変曲点Ｐからオーバーエッチングしても良い。オーバーエッチングの時間は、Ｔ２の領域に対応する時間の２０％程度とする。なお、この発光モニターにおける変曲点Ｐの検出精度を向上させるために、パッド酸化膜２およびその上に形成する窒化シリコン膜３の膜厚を調整することができる。あるいは埋め込み酸化膜５を形成した後に行なう表面平坦化のためのＣＭＰによる窒化シリコン膜３および埋め込み酸化膜５の残膜厚を調整することもできる。
次に、図３に示したように、ドライエッチングにより深さ１５０ｎｍのトレンチ８を形成した。装置には、市販のＩＣＰ（Inductive Coupled Plasma）ドライエッチング装置を用いた。エッチングガスにＨＢｒ/Ｃｌ２/Ｏ２：１００/１００/１０（sccm）を用い、圧力４ｍＴｏｒｒ、高周波パワー５００Ｗ、バイアス用高周波パワー１５０Ｗの条件を用いた。エッチング時間は２５秒とした。この時の埋め込み酸化膜５のエッチング量は１ｎｍ程度でありほとんどエッチングされない。この結果、素子分離領域となる埋め込み酸化膜５の側壁に発生するシリコンのエッチ残り１０は、底部の幅Ｗで８ｎｍであった。従来技術では、底部の幅Ｗで３０ｎｍエッチ残りが発生していたのに比べ、大幅に改善できる。したがって、従来技術で実施していた、シリコンのエッチ残りを除去するための厚い犠牲酸化膜の形成は行なう必要がない。
次に、図４に示したように、窒化シリコン膜６およびサイドウオール７を熱リン酸により選択的に除去した後、厚さ６ｎｍのゲート酸化膜１４を形成し、ゲート電極となる積層体１５を全面に形成した。ゲート酸化膜１４を形成する前にトレンチ内面のドライエッチングダメージを除去する目的で厚さ１０ｎｍの犠牲酸化膜を形成し、除去している。これにより、（ｃ）図に示したように、ゲート酸化膜形成後には、シリコンのエッチ残り１０はほぼ消滅している。なお、積層体１５は多結晶シリコン膜をＣＶＤ法により形成した後、ＣＭＰ法により表面を平坦化し、さらに、タングステンシリサイド膜、窒化タングステン膜、タングステン膜、窒化シリコン膜を積層した。上記金属膜および金属化合物膜はタングステン以外の材料で形成することもできる。
次に、図５に示したように、積層体１５をリソグラフィとドライエッチングにより加工し、ゲート電極となるワード線１６ａ、１６ｂ、１６ｃ、１６ｄを形成した。さらに、ワード線をマスクにしてリンをイオン注入し、ソース拡散層１８ａ、１８ｃおよびドレイン拡散層１８ｂを形成した。従来技術と異なり、本実施例ではトレンチ８の幅が拡大していないので、ワード線形成後にトレンチ内に空隙が形成されず、不要な領域に拡散層が形成される問題がない。
次に、図６に示したように、ワード線１６ａ、１６ｂ、１６ｃ、１６ｄの側壁に窒化シリコン膜からなるサイドウオール１９を形成し、全面に層間絶縁膜２０を形成した後、各拡散層１８ａ，１８ｂ，１８ｃに接続するセルコンタクトプラグ２１ａ、２１ｂ、２１ｃを形成した。その後、全面に層間絶縁膜２１を形成し、セルコンタクトプラグ２１ｂ上にビット線コンタクトプラグ２２およびビット線２３を形成した。その後、全面に層間絶縁膜２４を形成し、セルコンタクトプラグ２１ａおよび２１ｃ上に容量コンタクトプラグ２５を形成した。その後、全面に層間絶縁膜２６を形成し、容量コンタクトプラグ２５に接続するように、下部電極２７ａ、容量絶縁膜２７ｂ、上部電極２７ｃからなるキャパシタ２７を形成した。その後、全面に層間絶縁膜２８を形成し、コンタクトプラグ２９および上部配線層３０を形成してＤＲＡＭを構成した。
以上説明したように、本実施例によれば、トレンチ８を形成に先立ってラウンドＲ上に被さっている埋め込み酸化膜５の端部を除去し、アクティブ領域の上面が埋め込み酸化膜５の上面より高い状態にしてトレンチを形成しているので、トレンチ８形成後に埋め込み酸化膜５の側壁におけるシリコンのエッチ残りの発生を抑制することが可能となり、トレンチゲート型トランジスタを有する半導体装置の製造が可能となる。
前記実施例では、ラウンドＲ上に被さっている埋め込み酸化膜５の端部の除去を、従来技術に示した図１２の工程の後におこなっている。すなわち、トレンチ形成用のマスクとなる窒化シリコン膜６およびサイドウオール７のパターンを形成した後に、ラウンドＲ上に被さっている埋め込み酸化膜５の端部の除去を行なっている。したがって、図１に示したように、この除去後には素子分離領域にも深さ５０ｎｍ程度の凹部９が発生する。
第２の実施例では、ラウンドＲ上に被さっている埋め込み酸化膜５の端部の除去を、従来技術の図１０もしくは図１１の工程の後に実施する。これにより、図７に示したように、アクティブ領域１００を囲む素子分離領域２００全体が、アクティブ領域の上面より低い位置まで掘り下げられる。その後、図８に示したように、パッド酸化膜２を形成し、その後、トレンチ形成用のマスクとなる窒化シリコン膜６およびサイドウオール７を形成すれば、凹部９の発生は抑止できる。
本発明で用いている、トレンチ形成用のドライエッチングでは、酸化シリコン膜のエッチングを１/１００程度に抑えられるので、素子分離領域にはパッド酸化膜２の厚み分（１０ｎｍ程度）だけの凹部しか発生しない。したがって、従来技術で、ウエットエッチングにより素子分離領域上にも大きな凹部１３（図１５）が発生し、ワード線の寄生容量が増大するのに比べ、本発明ではワード線と拡散層の対向面積の拡大を抑制できるのでワード線の寄生容量増大を抑制できる。
１００ アクティブ領域
２００ 素子分離領域
１ シリコン基板
２ パッド酸化膜
３ 窒化シリコン膜
４ 溝
５ 埋め込み酸化膜
６ 窒化シリコン膜
７ サイドウオール
８ トレンチ
８ａ トレンチ形成領域
９ 凹部
１０，１０ａ エッチ残り
１１ 犠牲酸化膜
１２ トレンチ
１３ 凹部
１４ ゲート酸化膜
１５ 積層膜
１６ ワード線
１６ａ，１６ｂ，１６ｃ，１６ｄ ワード線
１７ａ，１７ｂ 空隙
１８ａ、１８ｃ ソース拡散層
１８ｂ ドレイン拡散層
１８ｄ 余計な拡散層
１９ サイドウオール
２０ 層間絶縁膜
２１ａ，２１ｂ，２１ｃ セルコンタクトプラグ
２１ 層間絶縁膜
２２ ビット線コンタクトプラグ
２３ ビット線
２４ 層間絶縁膜
２５ 容量コンタクトプラグ
２６ 層間絶縁膜
２７ａ 下部電極
２７ｂ 容量絶縁膜
２７ｃ 上部電極
２７ キャパシタ
２８ 層間絶縁膜
２９ コンタクトプラグ
３０ 上部配線層
２００ 素子分離領域
１ シリコン基板
２ パッド酸化膜
３ 窒化シリコン膜
４ 溝
５ 埋め込み酸化膜
６ 窒化シリコン膜
７ サイドウオール
８ トレンチ
８ａ トレンチ形成領域
９ 凹部
１０，１０ａ エッチ残り
１１ 犠牲酸化膜
１２ トレンチ
１３ 凹部
１４ ゲート酸化膜
１５ 積層膜
１６ ワード線
１６ａ，１６ｂ，１６ｃ，１６ｄ ワード線
１７ａ，１７ｂ 空隙
１８ａ、１８ｃ ソース拡散層
１８ｂ ドレイン拡散層
１８ｄ 余計な拡散層
１９ サイドウオール
２０ 層間絶縁膜
２１ａ，２１ｂ，２１ｃ セルコンタクトプラグ
２１ 層間絶縁膜
２２ ビット線コンタクトプラグ
２３ ビット線
２４ 層間絶縁膜
２５ 容量コンタクトプラグ
２６ 層間絶縁膜
２７ａ 下部電極
２７ｂ 容量絶縁膜
２７ｃ 上部電極
２７ キャパシタ
２８ 層間絶縁膜
２９ コンタクトプラグ
３０ 上部配線層
Claims (8)
- 素子分離領域に囲まれた複数のアクティブ領域にトレンチゲート型トランジスタを有する半導体装置の製造方法において、
前記素子分離領域に埋め込み酸化膜を埋め込んで平坦化し、前記トレンチ形成領域に隣接する埋め込み酸化膜を選択的にエッチングして前記アクティブ領域の上面位置を当該埋め込み酸化膜の上面位置よりも高くし、その後、前記アクティブ領域にゲート用トレンチを形成する工程を少なくとも含むことを特徴とする半導体装置の製造方法。 - 前記素子分離領域に接する、前記アクティブ領域の側壁肩部はラウンド形状を有し、前記トレンチ形成領域に隣接する埋め込み酸化膜を選択的にエッチングして前記アクティブ領域の上面位置を当該埋め込み酸化膜の上面位置よりも高くする工程は、前記ラウンド形状の側壁肩部を覆う前記埋め込み酸化膜の端部をエッチングして行なわれることを特徴とする請求項１記載の半導体装置の製造方法。
- 請求項１又は２に記載の半導体装置の製造方法において、
前記アクティブ領域がシリコン基板からなり、前記埋め込み酸化膜の選択的エッチングが、少なくともフロロカーボンガスを用いるドライエッチングであることを特徴とする半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記フロロカーボンガスが、少なくともＣ４Ｆ８，Ｃ５Ｆ８，及びＣ４Ｆ６のいずれか一つ、もしくは二つ以上を含むことを特徴とする半導体装置の製造方法。 - 請求項１乃至４のうちのいずれか一つに記載の半導体装置の製造方法において、
前記埋め込み酸化膜のエッチングを、発光分光分析によるエンドポイントの自動検出に基づいて停止させるようにしたことを特徴とする半導体装置の製造方法。 - 前記発光分光分析によるエンドポイントの自動検出は、ＳｉＦ分子発光強度とＣＦ分子発光強度の比をモニターすることにより行なわれることを特徴とする請求項５記載の半導体装置の製造方法。
- 請求項５に記載の半導体装置の製造方法において、
前記エンドポイントの自動検出を容易にするため、前記アクティブ領域の上面に形成された酸化シリコン膜もしくは窒化シリコン膜を残した状態で前記埋め込み酸化膜の選択的エッチングを開始するようにしたことを特徴とする半導体装置の製造方法。 - 請求項１乃至７のいずれか一つの製造方法により製造されたことを特徴とする半導体装置。
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