CN110364484B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。半导体装置的制造方法包含在半导体基底上形成多个位线结构，其中位线结构之间包含多个沟槽。半导体装置的制造方法也包含形成第一氧化层顺应性地覆盖位线结构和沟槽，以及在沟槽中和第一氧化层上形成光刻胶材料层，其中光刻胶材料层的刻蚀选择性高于第一氧化层。半导体装置的制造方法更包含移除光刻胶材料层以在位线结构之间形成电容接触孔，以及在电容接触孔中形成电容接触件。本发明可有效降低半导体装置的寄生电容，进而增加电容放大信号。

Description

半导体装置及其制造方法
技术领域
本发明是关于半导体装置及其制造方法，特别是有关于一种动态随机存取存储器及其制造方法。
背景技术
在动态随机存取存储器(dynamic random access memory，以下简称DRAM)中，电容放电所释放的信号ΔV实际上很小，故必须经由感应放大器进行放大，使得电容放电信号可被感应并读取。然而，当电容所释放的信号ΔV太小时，其信号就无法被感应。
电容放大信号与下列公式相关：
Figure BDA0001623259030000011
由上述公式可知，电容放大信号ΔVBL与位线(bit line，BL)的寄生电容CBL及DRAM的电容CS相关。其中，增加电容放大信号ΔVBL的方式之一是降低位线的寄生电容。
在目前的DRAM中，晶体管的主动区形成于半导体基板中。电容设置于主动区的顶部，并通过电容接触件(capacitor contact)进行桥接。其中，位线最靠近于电容接触件。影响位线的寄生电容的因素很多，但主要是来自于位线和电容接触件之间的位线-电容接触件寄生电容(BL-CC capacitance)。然而，随着工艺尺寸不断微缩，DRAM中的位线和电容接触件之间的距离越来越短，且随着DRAM的容量需求越来越大，位线的长度也越来越长。这些都将导致位线的寄生电容增加，进而降低电容放大信号ΔVBL。
因此，业界需要一种能够降低位线的寄生电容的半导体装置及其制造方法。
发明内容
根据一些实施例，提供半导体装置的制造方法。半导体装置的制造方法包含在半导体基底上形成多个位线结构，其中位线结构之间包含多个沟槽。半导体装置的制造方法也包含形成第一氧化层顺应性地覆盖位线结构和沟槽，以及在沟槽中和第一氧化层上形成光刻胶材料层，其中光刻胶材料层的刻蚀选择性高于第一氧化层。半导体装置的制造方法更包含移除光刻胶材料层以在位线结构之间形成电容接触孔，以及在电容接触孔中形成电容接触件。
根据一些实施例，提供半导体装置。半导体装置包含多个位线结构，设置于半导体基底上，以及第一氧化层，设置于位线结构的侧壁上。半导体装置也包含电容接触件，设置于位线结构之间，其中第一氧化层接触位线结构和电容接触件。半导体装置更包含氮化层，设置于第一氧化层、位线结构和电容接触件上，其中氮化层接触第一氧化层的顶面。
本发明可有效降低半导体装置的寄生电容，进而增加电容放大信号。
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A(以下简称图1A-图12A)是根据本发明的一些实施例，显示形成半导体装置的不同阶段的剖面示意图。
图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B(以下简称图1B-图12B)是根据本发明的一些实施例，显示形成半导体装置的不同阶段的剖面示意图。
图1C、图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C(以下简称图1C-图12C)是根据本发明的一些实施例，显示形成半导体装置的不同阶段的上视图，其中图1A-图12A是显示半导体装置沿图1C-图12C中线A-A的剖面示意图，且图1B-图12B是显示半导体装置沿图1C-图12C中线B-B的剖面示意图。
附图标号
100～半导体装置；
101～半导体基底；
103～主动区；
105～隔离结构；
107～绝缘层；
109～位线接触；
111～位线结构；
113～硬遮罩；
114、114’～沟槽；
115～第一氧化层；
117～光刻胶材料层；
119～硬遮罩层；
119’～图案化的硬遮罩层；
121～第二氧化层；
124～电容接触孔；
125～导电材料；
125’～接触件；
126～凹陷；
127～金属衬层；
129～金属插塞；
130～电容接触件；
131～氮化层；
H～高度；
W～宽度。
具体实施方式
以下参照本发明实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。
图1A-图12A是根据本发明的一些实施例，显示形成半导体装置100的不同阶段的剖面示意图。图1B-图12B是根据本发明的一些实施例，显示形成半导体装置100的不同阶段的剖面示意图。图1C-图12C是根据本发明的一些实施例，显示形成半导体装置100的不同阶段的上视图，其中图1A-图12A是显示半导体装置沿图1C-图12C中线A-A的剖面示意图，且图1B-图12B是显示半导体装置沿图1C-图12C中线B-B的剖面示意图。
如图1A、图1B和图1C所示，在半导体基底101中形成多个隔离结构105，隔离结构105定义出多个主动区103。半导体基底101可包含硅基板或硅锗基板。隔离结构105可包含浅沟槽隔离结构(shallow trench isolation，STI)。此外，在半导体基底101上形成绝缘层107，且在绝缘层107中形成多个位线接触109。位线接触109位于主动区103与位线结构111之间。一些实施例中，绝缘层107可由氧化硅制成，且位线接触109可由多晶硅、金属或其他合适的导电材料制成。
在半导体基底101上形成多个位线结构111和多个硬遮罩113。硬遮罩113位于位线结构111上，且硬遮罩113的侧壁与位线结构111的侧壁共平面。值得注意的是，位线结构111和硬遮罩113在同一道刻蚀工艺中形成。一些实施例中，硬遮罩113可由氧化硅制成，其高度H在约50nm至约100nm的范围内，且其宽度W在约15nm至约20nm的范围内。此外，位线结构111可为一或多层结构，可包含多晶硅、金属或其他合适的导电材料。
参见图1C，设置于半导体基底101上的位线结构111和硬遮罩113与半导体基底101中的主动区103交叉排列，位线结构111通过位线接触109与主动区103电连接，且通过后续形成的连接外部电路的电容接触件提供输入/输出信号。位线结构111之间包含多个沟槽114。一些实施例中，沟槽114的大小可视工艺的需求决定。
如图2A、图2B和图2C所示，在绝缘层107、位线结构111和硬遮罩113上顺应性地形成第一氧化层115。明确而言，第一氧化层115顺应性地覆盖绝缘层107的顶面、位线结构111的侧壁，以及硬遮罩113的侧壁和顶面。换言之，第一氧化层115顺应性地填入沟槽114，并形成缩小的沟槽114’。一些实施例中，第一氧化层115可由氧化硅制成，且可使用化学气相沉积(chemical vapor deposition，CVD)工艺或原子层沉积(atomic layer deposition，ALD)工艺以形成。
如图3A、图3B和图3C所示，在第一氧化层115上和沟槽114’内形成光刻胶材料层117。光刻胶材料层117可由刻蚀选择性高于第一氧化层115的材料制成。一些实施例中，光刻胶材料层117可由碳基材料，例如旋涂碳(spin-on carbon，SOC)，或其他合适的材料制成。光刻胶材料层117填满沟槽114’且将第一氧化层115完全覆盖，接着，在光刻胶材料层117上形成硬遮罩层119，硬遮罩层119可包含低温氧化物。
如图4A、图4B和图4C所示，将硬遮罩层119图案化以形成图案化的硬遮罩层119’(参见图4C)，然后实施自对准接触(self-aligned contact，SAC)刻蚀工艺，以图案化的硬遮罩层119’为遮罩移除一部分的光刻胶材料层117。参见图4C，由图案化的硬遮罩119’所暴露出的区域为第一区(对应至沿A-A’线的剖面)，而图案化的硬遮罩119’所覆盖的区域为第二区(对应至沿B-B’线的剖面)。第一区和第二区交错排列，且第一区和第二区的方向垂直于位线结构115的方向。在实施自对准接触刻蚀工艺以移除在第一区中的光刻胶材料层117之后，暴露出在第一区中的第一氧化层115。换言之，暴露出在第一区中的沟槽114’。
由于光刻胶材料层117的刻蚀选择性高于第一氧化层115，在实施自对准接触刻蚀工艺之后，第一区中的第一氧化层115大抵上未被移除，使得第一区中的硬遮罩113和位线结构111皆受到第一氧化层115的保护而未受到损坏。
如图5A、图5B和图5C所示，在第一区暴露出的第一氧化层115上形成第二氧化层121。第二氧化层121填满第一区暴露出的沟槽114’，且将在第一区中暴露出的第一氧化层115完全覆盖。第二氧化层121可包含低温氧化物。一些实施例中，第二氧化层121可使用相同于硬遮罩层119的材料。
接着，如图6A、图6B和图6C所示，实施回刻蚀工艺，移除第二区中的图案化的硬遮罩层119’，以暴露出第二区的光刻胶材料层117。一些实施例中，由于第一区的第二氧化层121与第一区的图案化的硬遮罩层119’使用相同的材料，回刻蚀工艺同时移除第二氧化层121的一部分。回刻蚀工艺可使用干式刻蚀或湿式刻蚀工艺。
如图7A、图7B和图7C所示，移除第二区中的光刻胶材料层117，以暴露出第二区中的第一氧化层115。一些实施例中，实施灰化(ashing)工艺以移除第二区中的光刻胶材料层117。明确而言，可在高温下使用氧气作为刻蚀剂以实施灰化工艺。一些实施例中，光刻胶材料层117由碳基材料制成，而灰化工艺中通入的氧气可与光刻胶材料层117中的碳基材料(例如旋涂碳(SOC))进行反应并产生二氧化碳，即可大抵上完全移除光刻胶材料层117。
由于光刻胶材料层117的刻蚀选择比高于第一氧化层115，在实施灰化工艺之后，第二区中的第一氧化层115大抵上未被移除，使得第二区中的硬遮罩113和位线结构111皆受到第一氧化层115的保护而未受到损坏。在实施灰化工艺之后，暴露出第二区中的沟槽114’。
然后，如图8A、图8B和图8C所示，实施干式刻蚀工艺以移除在第二区中的第一氧化层115的水平部分和位于主动区103上的绝缘层107的一部分。明确而言，移除第一氧化层115覆盖硬遮罩113的顶面和覆盖主动区103的顶面的部分。在实施干式刻蚀工艺之后，暴露出半导体基底101中的主动区103的一部分，并形成多个电容接触孔124。
在实施干式刻蚀工艺之后，在第一区中的第一氧化层115由第二氧化层121完整地覆盖，而在第二区中的第一氧化层115留下多个分隔的部分，形成硬遮罩113和位线结构111的间隙壁。如图8B所示，第一氧化层115完整地覆盖硬遮罩113和位线结构111的侧壁，且第一氧化层115的顶面与硬遮罩113的顶面大抵上共平面。此外，第一区与第二区中的硬遮罩113的顶面的高度差异不大，两区的硬遮罩113的高度差在约0nm至约10nm的范围内。
如图9A、图9B和图9C所示，在第一区中的第二氧化层121上，以及在第二区中的电容接触孔124内形成导电材料125。导电材料125填满电容接触孔124，且覆盖第一氧化层115和硬遮罩113的顶面。一些实施例中，导电材料125可由多晶硅、金属或其他合适的导电材料制成，且可使用化学气相沉积(CVD)或其他合适的沉积方法以形成。
接着，如图10A、图10B和图10C所示，实施平坦化工艺，例如化学机械研磨(chemical mechanical polishing，CMP)工艺或干式刻蚀工艺，以暴露出硬遮罩113。然后，实施回刻蚀工艺，将第二区中的导电材料125凹陷，以形成接触件125’和接触件125’上的凹陷126。在本实施例中，接触件125’的顶面高于位线结构111的顶面。然而，在其他实施例中，接触件125’的顶面可水平于或低于位线结构111的顶面。
如图11A、图11B和图11C所示，在接触件125’的顶面上和凹槽126的侧壁上形成金属衬层127，且在金属衬层127上形成金属插塞129。金属插塞129的顶面与金属衬层127的顶面共平面。接触件125’、金属衬层127和金属插塞129构成电容接触件130，电容接触件130用于电连接主动区103和后续形成在电容接触件130上的DRAM电容。参见图8B，电容接触件130填入电容接触孔124中，且位于位线结构111之间。
一些实施例中，先形成金属衬垫材料(未绘示)顺应性覆盖硬遮罩113、第一氧化层115、第二氧化层121和接触件125’。金属衬垫材料可由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、或其他合适的金属制成。然后，沉积金属材料(未绘示)于金属衬垫材料上。金属材料可由钨(W)或其他合适的金属制成。
随后，实施平坦化工艺，例如化学机械研磨工艺或干刻蚀工艺，移除位于硬遮罩113、第一氧化层115、第二氧化层121的顶面上的金属材料和金属衬垫材料，并暴露出硬遮罩113、第一氧化层115和第二氧化层121的顶面。在实施平坦化工艺之后，剩余在凹陷126中的金属材料和金属衬垫材料形成金属衬层127和金属插塞129，然后完成电容接触件130的工艺。此外，一些实施例中，可在金属衬层127与接触件125’之间的界面上形成金属硅化物(未绘示)，例如TiSi、CoSi、NiSi、TaSi或前述的组合。
接续前述，如图12A、图12B和图12C所示，实施干式刻蚀或湿式刻蚀工艺，移除硬遮罩113的一部分、第一氧化层115的一部分和第二氧化层121的一部分，使得电容接触件130的顶面高于硬遮罩113、第一氧化层115和第二氧化层121的顶面。然后，在硬遮罩113、第一氧化层115和第二氧化层121和电容接触件130上形成氮化层131，然后完成半导体装置100。值得注意的是，氮化层131接触第一氧化层115的顶面，且氮化层131的底面高于位线结构111的顶面。
一些实施例中，氮化层131可包含氮化硅，且可使用化学气相沉积或其他合适的沉积工艺以形成。后续可对氮化层131进行刻蚀，以在半导体装置100上形成DRAM电容，例如可刻蚀移除氮化层131的一部份以暴露出金属衬垫127及/或金属插塞129，并填入导电材料以将半导体装置100与后续形成的DRAM电容做电连接。
值得注意的是，位线结构111通过第一氧化层115与电容接触件130分隔。明确而言，第一氧化层115位于位线结构111与电容接触件130之间，且第一氧化层115接触位线结构111和电容接触件130。由于氧化物的介电常数小于氮化物(氮化物的介电常数大约为7，氧化物的介电常数大约介于3.8～4)，因此可有效降低半导体装置100的位线-电容接触件寄生电容，进而增加电容放大信号ΔVBL。
此外，一些实施例中，半导体装置100的位线结构111由硬遮罩113、第一氧化层115和绝缘层107完整地包覆，且硬遮罩113、第一氧化层115和绝缘层107皆由氧化物制成，因此可利用氧化物与光刻胶材料层，例如旋涂碳(SOC)，之间高度的刻蚀选择性，使用灰化工艺以有效且精准地形成电容接触孔124，避免残余物留在电容接触孔124内提高后续形成的电容接触件130的电阻。
再者，由于本发明的一些实施例中使用由氧化硅制成的硬遮罩，在后续形成电容接触孔124的刻蚀工艺中，通过材料的刻蚀选择性的搭配，使得本发明无需过度消耗由氧化硅制成的硬遮罩113，因此可缩小硬遮罩113的高度，进而降低位线结构111之间的沟槽114的深宽比(aspect ratio，A/R)，结果可轻易实施形成位线结构111的刻蚀工艺。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视权利要求所界定者为准。

Claims (19)

1.一种半导体装置的制造方法，其特征在于，包括：
在一半导体基底上形成多个位线结构，其中该多个位线结构之间包括多个沟槽；
形成一第一氧化层顺应性地覆盖该多个位线结构和该多个沟槽；
在该多个沟槽中和该第一氧化层上形成一光刻胶材料层，其中该光刻胶材料层的刻蚀选择性高于该第一氧化层；
移除该光刻胶材料层以在该多个位线结构之间形成多个电容接触孔；以及
在该多个电容接触孔中形成一电容接触件，
其中该移除该光刻胶材料层以在该多个位线结构之间形成多个电容接触孔的步骤包括：
移除在一第一区中的该光刻胶材料层，以暴露出在该第一区中的该第一氧化层；
在该第一区中的该第一氧化层上形成一第二氧化层；以及
移除在一第二区中的该光刻胶材料层，以暴露出在该第二区中的该第一氧化层，其中该第一区与该第二区交错排列，且该第一区和该第二区的方向垂直于该位线结构的方向。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，更包括：
在该多个位线结构上形成多个硬遮罩，其中该多个位线结构的顶面接触该多个硬遮罩，且该多个位线结构的侧壁接触该第一氧化层。
3.如权利要求2所述的半导体装置的制造方法，其特征在于，该第一氧化层覆盖该多个硬遮罩和该多个位线结构的全部侧壁。
4.如权利要求2所述的半导体装置的制造方法，其特征在于，该多个硬遮罩由氧化物制成，且该多个位线结构的顶面和侧壁由该多个硬遮罩和该第一氧化层完全覆盖。
5.如权利要求1所述的半导体装置的制造方法，其特征在于，该光刻胶材料层由碳基材料制成。
6.如权利要求1所述的半导体装置的制造方法，其特征在于，更包括：
实施一干式刻蚀工艺以移除在该第二区中的该第一氧化层的水平部分，直至暴露出该半导体基底并形成该多个电容接触孔。
7.如权利要求1所述的半导体装置的制造方法，其特征在于，该移除在一第一区中的该光刻胶材料层，以暴露出在该第一区中的该第一氧化层的步骤更包括：
在该第二区中的该光刻胶材料层上形成一图案化的遮罩，该图案化的遮罩暴露出该第一区中的该光刻胶材料层，其中该图案化的遮罩由氧化物制成；以及
实施一自对准接触刻蚀工艺以移除在该第一区中的该光刻胶材料层。
8.如权利要求1所述的半导体装置的制造方法，其特征在于，该移除在一第二区中的该光刻胶材料层，以暴露出在该第二区中的该第一氧化层的步骤更包括实施一灰化工艺。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，该灰化工艺在高温下使用氧气作为刻蚀剂。
10.如权利要求1所述的半导体装置的制造方法，其特征在于，更包括：
在该半导体基底中形成多个隔离结构，其中该多个隔离结构定义出多个主动区，且该多个电容接触孔暴露出该多个主动区的一部分；以及
在该多个主动区和该多个位线结构之间形成多个位线接触，其中该多个位线结构通过该多个位线接触与该多个主动区电连接。
11.如权利要求1所述的半导体装置的制造方法，其特征在于，在该多个电容接触孔中形成一电容接触件的步骤更包括：
在该多个电容接触孔中形成一接触件；
在该接触件上和该第一氧化层的侧壁上形成一金属衬层；以及
在该金属衬层上形成一金属插塞，且该金属插塞的顶面与该金属衬层的顶面共平面，其中该接触件、该金属衬层和该金属插塞构成该电容接触件。
12.如权利要求1所述的半导体装置的制造方法，其特征在于，该第一氧化层位于该多个位线结构与该电容接触件之间，且该第一氧化层接触该多个位线结构和该电容接触件。
13.如权利要求1所述的半导体装置的制造方法，其特征在于，更包括：
在该多个位线结构、该第一氧化层和该电容接触件上形成一氮化层，其中该氮化层的底面高于该多个位线结构的顶面。
14.一种半导体装置，其特征在于，包括：
多个位线结构，设置于一半导体基底上；
一第一氧化层，设置于该多个位线结构的侧壁上；
一第二氧化层，直接设置在该第一氧化层上，且该第一氧化层及该第二氧化层的顶面共平面；
一电容接触件，设置于该多个位线结构之间，其中该第一氧化层接触该多个位线结构和该电容接触件；
一氮化层，设置于该第一氧化层、该多个位线结构和该电容接触件上，其中该氮化层接触该第一氧化层的顶面；以及
多个硬遮罩，设置于该多个位线结构与该氮化层之间，且该多个硬遮罩由氧化物制成。
15.如权利要求14所述的半导体装置，其特征在于，该第一氧化层的顶面高于该多个位线结构的顶面。
16.如权利要求14所述的半导体装置，其特征在于，该多个硬遮罩的侧壁与该多个位线结构的侧壁共平面。
17.如权利要求16所述的半导体装置，其特征在于，该多个硬遮罩接触该多个位线结构的顶面。
18.如权利要求14所述的半导体装置，其特征在于，更包括：
多个隔离结构，设置于该半导体基底中，其中该多个隔离结构定义出多个主动区，且该电容接触件与该多个主动区的一部分接触；以及
多个位线接触，设置于该多个主动区上和该多个位线结构之间，其中该多个位线结构通过该多个位线接触与该多个主动区电连接。
19.如权利要求14所述的半导体装置，其特征在于，该电容接触件包括一接触件、一金属衬层和一金属插塞，该金属衬层与该金属插塞位于该接触件上，且该金属衬层覆盖该金属插塞的底面和侧壁，且其中该金属插塞的顶面高于该第一氧化层的顶面。
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