CN112885782B - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明实施例涉及一种半导体结构及其制作方法，半导体结构的制作方法包括：形成具有刻蚀窗口的第一掩膜层，所述第一掩膜层包括第一子掩膜层和第二子掩膜层，所述第一子掩膜层形成于所述位线结构顶面，具有沿第一方向延伸且间隔排列的若干条状图形，所述第一子掩膜层顶面与所述层间介质层顶面齐平；所述第二子掩膜层位于所述第一子掩膜层顶面和所述层间介质层顶面，具有沿第二方向延伸且间隔排列的若干条状图形；以所述第一掩膜层为掩膜刻蚀所述层间介质层，以形成接触孔，所述接触孔暴露出所述衬底表面。本发明利用在位线结构上形成高低交叉分布的掩膜层，避免常规工艺刻蚀接触孔时对位线结构的损耗，进而优化制程，缩短工艺周期。

Description

半导体结构及其制作方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体集成电路器件技术的不断发展，如何优化工艺流程以提高公司的生产效率和降低生产运营成本成为工艺制程中的一个主要问题。
半导体存储器制程技术已经发展至20nm，半导体制程的工艺集成度越来越高，缩小元件尺寸的难度也越来越大。尤其在半导体存储器的阵列制备工艺过程中，各器件的工艺流程需要克服一系列的工艺难题以及工艺流程衔接时可避免的一些问题，从而优化工艺流程。
发明内容
本发明实施例提供一种半导体结构及其制作方法，该制作方法有利于避免刻蚀接触孔时对位线结构材料的消耗，进而可降低位线结构相对于衬底的高度，使得后续电容接触孔的填充具有较好的效果，且能够起到优化制程和缩短制造周期的效果。
为解决上述技术问题，本发明实施例提供一半导体存储器的制作方法，包括：提供衬底，并在所述衬底表面形成多个位线结构；在相邻所述位线结构之间形成层间介质层，所述层间介质层顶面高于所述位线结构顶面；形成具有刻蚀窗口的第一掩膜层，所述第一掩膜层包括第一子掩膜层和第二子掩膜层，所述第一子掩膜层形成于所述位线结构顶面，具有沿第一方向延伸且间隔排列的若干条状图形，所述第一子掩膜层顶面与所述层间介质层顶面齐平；所述第二子掩膜层位于所述第一子掩膜层顶面和所述层间介质层顶面，具有沿第二方向延伸且间隔排列的若干条状图形；以所述第一掩膜层为掩膜刻蚀所述层间介质层，露出衬底表面，以形成接触孔，所述接触孔暴露出所述衬底表面。
另外，在所述衬底表面形成间隔排列的所述位线结构，在相邻所述位线结构之间形成所述层间介质层。
另外，所述第一方向与所述第二方向垂直。
另外，所述层间介质层包括第一介质层和第二介质层，所述第一介质层位于相邻所述位线结构之间；所述第二介质层位于所述第一介质层顶面，且所述第二介质层的顶面高于所述位线结构顶面。
另外，所述在相邻所述位线结构之间形成层间介质层包括：在相邻所述位线结构之间形成第一介质层，所述第一介质层的顶面与所述位线结构的顶面平齐；回刻所述第一介质层，以使所述第一介质层的顶面低于所述位线结构的顶面；在相邻所述位线结构之间形成所述第二介质层，所述第二介质层的顶面与所述位线结构的顶面平齐。
另外，在所述在相邻位线结构之间形成第二介质层之后，还包括：进行回刻工艺，以使所述位线结构的顶面低于所述第二介质层的顶面。
另外，所述第二介质层顶面与所述位线结构顶面高度差为20～40nm。
另外，在所述进行回刻工艺，以使所述位线结构的顶面低于所述第二介质层的顶面之后，还包括：在所述第二介质层顶面和所述位线结构顶面形成第一掩膜层，位于所述第二介质层顶面的第一掩膜层的顶面与位于所述位线结构上的所述第一掩膜层的顶面平齐。
另外，所述第二介质层与所述第一掩膜层的粘附性大于所述第一介质层与所述第一掩膜层的粘附性。
另外，所述形成具有刻蚀窗口的所述第一掩膜层，具体包括：在所述层间介质层顶面和所述位线结构顶面形成第一掩膜层；在所述第一掩膜层上形成第二掩膜层；在所述第二掩膜层上形成具有图案化开口的光刻胶层，进行第一步刻蚀工艺，以去除所述图案化开口正下方的第二掩膜层，所述第二掩膜层的刻蚀速率高于所述第一掩膜层的刻蚀速率；进行第二步刻蚀工艺，去除位于所述图案化开口正下方的部分所述第一掩膜层，以形成第一掩膜层的刻蚀窗口，所述第一掩膜层开口暴露出所述第二介质层表面。
另外，在进行所述第二步刻蚀工艺时，所述第一掩膜层的材料的刻蚀副产物与所述层间介质层的材料的刻蚀副产物不同；在进行所述第二步刻蚀工艺时，进行刻蚀副产物检测工艺，当检测到层间介质层的材料的刻蚀副产物时，结束所述第二步刻蚀工艺和所述刻蚀副产物检测工艺。
另外，在所述第二步刻蚀工艺之后，还包括：进行第三步刻蚀工艺，以去除所述第二掩膜层，所述第二掩膜层的刻蚀速率高于所述第一掩膜层的刻蚀速率，所述第二掩膜层的刻蚀速率高于所述第二介质层的刻蚀速率。
另外，在进行所述第三步刻蚀工艺之后，还包括：进行第四步刻蚀工艺，以去除所述图案化开口正下方的所述层间介质层，以形成层间介质层开口；其中，所述层间介质层的刻蚀速率高于所述第一掩膜层的刻蚀速率。
另外，所述在所述衬底表面形成间隔排列的所述位线结构后，还包括：形成第一侧墙膜，所述第一侧墙膜位于所述位线结构侧壁及相邻所述位线结构之间的间隙的底部。
另外，在进行所述第四步刻蚀工艺之后，在所述层间介质层开口侧壁及底部形成第二侧墙膜，所述第二侧墙膜材料与所述第一侧墙膜材料相同。
另外，在形成所述第二侧墙膜之后，进行第五步刻蚀工艺，以去除所述层间介质层开口与所述衬底之间的所述第一侧墙膜和所述第二侧墙膜。
相应地，本发明实施例还提供一种半导体结构，半导体结构包括：衬底以及位于衬底上多个位线结构；层间介质层，所述层间介质层位于相邻所述位线结构之间，所述层间介质层顶面高于所述位线结构顶面；具有刻蚀窗口的第一掩膜层，所述第一掩膜层包括第一子掩膜层和第二子掩膜层，所述第一子掩膜层形成于所述位线结构顶面，具有沿第一方向延伸且间隔排列的若干条状图形，所述第一子掩膜层顶面与所述层间介质层顶面齐平；所述第二子掩膜层位于所述第一子掩膜层顶面和所述层间介质层顶面，具有沿第二方向延伸且间隔排列的若干条状图形；其中，所述层间介质内具有接触孔，所述接触孔位于所述刻蚀窗口正下方，所述接触孔暴露所述衬底。
另外，所述半导体结构包括第一侧墙膜和第二侧墙膜，所述第一侧墙膜位于所述位线结构侧壁，且位于所述接触孔侧壁；所述第二侧墙膜位于所述接触孔侧壁，且所述第二侧墙膜位于所述接触孔侧壁的所述第一侧墙膜上方。
另外，所述第一侧墙膜的材料与第二侧墙膜的材料相同，所述第一侧墙膜的材料包括氮化硅。
另外，所述层间介质层包括第一介质层和第二介质层，所述第二介质层位于所述第一介质层顶面上，并高于所述位线结构顶面所述第二介质层顶面高于所述位线结构顶面。
另外，所述第一方向与所述第二方向垂直。与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，位线结构的顶面低于层间介质层的顶面，且位于位线结构上的掩膜层的顶面与位于层间介质层上的掩膜层的顶面平齐，如此，在形成掩膜层开口时，能够实现层间介质层顶面所在平面远离位线结构一侧的部分掩膜层被完全去除，而位于层间介质层顶面所在平面朝向衬底位线结构一侧的掩膜层被保留，该部分保留的掩膜层在后续的层间介质层刻蚀过程中能够为位线结构提供保护，能够避免位线结构顶部材料被消耗，使得不再需要进行位线结构材料回填制程，从而实现制程优化和制造周期缩短；此外，由于位线结构顶部材料不会被消耗，有利于降低位线结构相对于衬底的高度，进而使得后续电容接触孔具有较好的填充效果。
另外，形成第一侧墙膜，有利于避免在对层间介质层时暴露出位线结构的中的导电物质，进而保证位线结构的性能。
另外，采用回刻工艺，以使位线结构的顶面低于层间介质层的顶面，无需使用额外的掩膜版，有利于降低制造成本。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1至图2为一种半导体结构的制作方法各步骤对应的剖面结构示意图；
图3至图14为本发明一实施例提供的一种半导体结构的制作方法各步骤对应的剖面结构示意图。
具体实施方式
目前，在半导体结构的接触孔形成工艺中，位线结构的性能会受到不同程度地损伤。参考图1至图2，图1至图2为一种半导体结构的制作方法各步骤对应的剖面结构示意图。
具体地，参考图1，半导体结构包括衬底11以及位于衬底11上的间隔排列的位线结构14以及层间介质层16，位线结构14的顶面与层间介质层16的顶面平齐；此外，位线结构14与层间介质层16之间还具有第一侧墙膜15，第一侧墙膜15还位于层间介质层16与衬底11之间。
位线结构14和层间介质层16上覆盖有掩膜层17，掩膜层17包括第一掩膜层171和第二掩膜层172，第一掩膜层171为底部抗反射涂层，用于减少光线的反射和驻波等问题，第一掩膜层171的材料通常为有机物。由于光刻胶的材料通常可选有机物，而不同的有机物在同一刻蚀工艺下的刻蚀选择比较小，不能满足膜层间图案转移所需的刻蚀选择比要求，因此，在进行光刻胶曝光显影后的图像转移工艺时，需要在光刻胶层(未图示)和第一掩膜层171之间设置第二掩膜层172，第二掩膜层172的材料与光刻胶材料的刻蚀选择比大于第一掩膜层171的材料与光刻胶材料的刻蚀选择比。如此，在进行图案转移时，能够避免对光刻胶层的刻蚀，从而保证转移后的图案的尺寸精度。
需要说明的是，位线结构14包括底层介质层142、导电主体层143、顶层介质层144以及位线接触141，底层介质层142和顶层介质层144的材料包括氮化硅、氧化硅或氮氧化硅，导电主体层143的材料包括钨或钨的复合物。位线接触141与有源区相连接，位线接触141的材料包括钨或多晶硅。
第二掩膜层172的材料通常为氮氧化硅。在针对不同的待刻蚀材料选择不同的刻蚀工艺时，氮化硅所对应的刻蚀工艺通常与氮氧化硅对应的刻蚀工艺相同，也就是说，在同一刻蚀工艺下，氮化硅和氮氧化硅的刻蚀选择比较小。
需要注意的是，无论一种材料和另一种材料的刻蚀选择比如何，在对一种材料进行刻蚀时，刻蚀剂所能接触到的另一种材料也会因为被刻蚀而消耗；两种材料的刻蚀速率之差与两种材料的刻蚀选择比有关，刻蚀选择比越大，刻蚀速率之差越大；刻蚀选择比越小，刻蚀速率之差越小。
参考图2，刻蚀掩膜层17以形成开口18，开口18暴露出顶层介质层144顶面和层间介质层16顶面以及位于位线结构14和层间介质层16之间的第一侧墙膜15顶面；通过开口18刻蚀层间介质层16，由于层间介质层16与位线结构14的顶层介质层144的选择比较低，刻蚀工艺会消耗顶层介质层144的部分材料；后续去除掩膜层17和开口18底部的第一侧墙膜15时，由于第一侧墙膜15与顶层介质层144为同种材料、第二掩膜层172与顶层介质层144的选择比低，顶层介质层位线结构14会被大量消耗，导电主体层143有可能被刻蚀暴露。
为避免刻蚀工艺消耗顶层介质层144的材料而导致位线结构14的导电主体层143暴露，通常在形成位线结构14时，将顶层介质层144厚度增加，并后续工艺中回填顶层介质层144，使顶层介质层144恢复到刻蚀前的高度，但这一过程会增加工艺时长、延长半导体的制造周期。
并且实际工艺过程中发现，将顶层介质层144厚度增加，由于位线结构与层间介质层16齐平，同时增大了接触孔19的深宽比，增加了刻蚀接触孔19和后续在接触孔19中填充导电层的工艺难度。
为解决上述技术问题，本发明实施例提供一种半导体结构的制作方法，位线结构的顶面低于层间介质层的顶面，且位于位线结构上的掩膜层的顶面与位于层间介质层上的掩膜层的顶面平齐，如此，在形成掩膜层开口时，能够实现层间介质层顶面所在平面远离位线结构一侧的部分掩膜层被完全去除，而位于层间介质层顶面所在平面朝向衬底位线结构一侧的掩膜层被保留，该部分保留的掩膜层在后续的层间介质层刻蚀过程中能够为位线结构提供保护，从而避免位线结构材料被消耗，实现制程优化和制造周期缩短。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图3至图14为本发明一实施例提供的一种半导体结构的制作方法各步骤对应的剖面结构示意图。
参考图3，提供衬底21，在衬底21上形成间隔排列的多个位线结构24，相邻位线结构24之间具有间隙245；形成第一侧墙膜25，第一侧墙膜25位于位线结构24侧壁以及间隙245底部。
具体地，衬底21内通常包括多个有源区(未图示)、多个埋入式字线以及多个浅沟槽隔离结构，浅沟槽隔离结构用于隔离相邻有源区。其中，埋入式字线包括栅介质层和导电材料层以及字线隔离层，衬底栅介质层和字线隔离层一同包裹导电材料层，导电材料层通过栅介质层与有源区连接。
位线结构24位于衬底21上，位线结构24包括底层介质层242、导电主体层243、顶层介质层244以及位线接触241，底层介质层242和顶层介质层244的材料包括氮化硅、氧化硅或氮氧化硅，导电主体层243的材料包括钨或钨的复合物。位线接触241与有源区相连接，位线接触241的材料包括钨或多晶硅。
本实施例中，可在形成位线结构24后进行沉积工艺，并且在沉积工艺结束后去除位于位线结构24顶面的材料，剩余的材料作为第一侧墙膜25。第一侧墙膜25的材料包括氮化硅或氮氧化硅。
需要说明的是，在其他实施例中，在进行沉积工艺后，去除位于间隙底部和位线结构顶面的材料，剩余的材料作为第一侧墙膜，即第一侧墙膜仅位于位线结构侧壁。
参照图4，形成第一介质层261，第一介质层261与位线结构24间隔排列，位线结构24的顶面与第一介质层261的顶面平齐。
具体地，第一介质层261位于相邻位线结构24之间的间隙以及位线结构24的周围区域。第一介质层261可通过旋转涂覆法(SOD，Spin-On Deposition)或化学气相沉积工艺形成，且在沉积工艺或涂覆工艺结束后，进行平坦化工艺，使得第一介质层261的顶面与位线结构24的顶面平齐。
参考图5，采用回刻工艺刻蚀去除部分第一介质层261，并回填第二介质层262，第二介质层262的顶面与位线结构24的顶面平齐。
具体地，采用回刻工艺刻蚀去除部分第一介质层261，第一介质层261的顶面与位线结构24的顶面的高度差为20nm～40nm，例如为25nm、30nm、35nm。
回刻工艺指的是整面干法刻蚀，通过调整刻蚀剂的成分实现对特定材料的刻蚀，无需形成额外的掩膜层。如此，有利于优化工艺步骤及降低制造成本；此外，干法刻蚀相较于湿法刻蚀具有更高的刻蚀精度，采用干法刻蚀工艺去除部分第一介质层261，有利于精确控制刻蚀形成的凹槽的深度。
在回刻工艺结束后，进行沉积工艺，以形成第二介质层262，第二介质层262的顶面与位线结构24的顶面平齐，第一介质层261和第二介质层262构成层间介质层26。第二介质层262的材料包括正硅酸乙酯(TEOS，Tetraethyl orthosilicate)，第二介质层262的材料与后续所要形成的掩膜层的材料之间的粘附力大于第一介质层261的材料与后续所要形成的掩膜层的材料之间的粘附力。如此，避免掩膜层在工艺过程中发生滑移，进而保证刻蚀精度。
参照图6，采用回刻工艺刻蚀去除顶层介质层244的部分材料，以使位线结构24的顶面低于层间介质层26的顶面。
具体地，刻蚀顶层介质层244和第一侧墙膜25，使得顶层介质层244的顶面与位于层间介质层26和位线结构24之间的第一侧墙膜25的顶面平齐，且顶层介质层244的顶面低于层间介质层26的顶面。
本实施例中，层间介质层26的顶面与位线结构24的顶面的高度差为20nm～40nm，例如25nm、30nm、35nm。在后续的掩膜层形成工艺中，掩膜层的材料填充于相邻层间介质层26之间，也就是说，在形成掩膜层开口后，位于开口下方且位于位线结构24上方的掩膜层的厚度为层间介质层26的顶面与位线结构24的顶面的高度差，该位置的掩膜层用于避免顶层介质层244的材料被消耗。
需要说明的是，掩膜层的材料会因为接触刻蚀剂而被消耗，因此，位于掩膜层开口下方且位于位线结构24上方的掩膜层的厚度与掩膜层在工艺制程中所接触到的刻蚀剂类型和接触时间有关。
另外，本实施例中，位线结构24的顶面与第一介质层261的顶面平齐；在其他实施例中，位线结构的顶面高于或低于第一介质层的顶面。
参考图7，形成掩膜层27，掩膜层27位于位线结构24和层间介质层26上，以及位于相邻层间介质层26之间。
具体地，形成掩膜层27的步骤包括：形成依次层叠的第一掩膜层271和第二掩膜层272，第一掩膜层271的材料与层间介质层26的材料的刻蚀选择比大于第二掩膜层272的材料与层间介质层26的刻蚀选择比；其中，第一掩膜层271可以为碳涂层，第二掩膜层272的材料包括氮氧化硅。
第一掩膜层271位于相邻层间介质层26之间。如此，第一掩膜层271能够更好地减少光线反射和驻波等问题，且在后续通过掩膜层27开口对层间介质层26进行刻蚀工艺时，由于层间介质层26的材料与第一掩膜层271的材料的刻蚀选择比较高，有利于保护顶层介质层244不被刻蚀损伤。
需要说明的是，在其他实施例中，第一掩膜层仅位于相邻层间介质层之间。
本实施例中，第一掩膜层271包括第一子掩膜层2711，第一子掩膜层2711形成于位线结构24顶面，且具有沿第一方向延伸且间隔排列的若干条状图形，第一子掩膜层2711的顶面于层间介质层26的顶面平齐。
需要说明的是，第一掩膜层271还可以包括第二子掩膜层2712，第二子掩膜层2712位于部分第一子掩膜层2711顶面和层间介质层26顶面，第二子掩膜层2712具有沿第二方向延伸且间隔排列地若干条状图形。本实施例中，第一方向与第二方向垂直。
参考图8，在掩膜层27内形成开口28，开口28暴露出第一子掩膜层2711的部分表面。
具体地，第二掩膜层272上具有图案化的光刻胶层；采用第一步刻蚀工艺，通过光刻胶层的图案开口刻蚀第二掩膜层272，并采用第二步刻蚀工艺刻蚀第一掩膜层271，以形成开口28；其中，第一步刻蚀工艺对第二掩膜层272的材料的刻蚀速率大于对第一掩膜层271的材料的刻蚀速率，第二步刻蚀工艺对第一掩膜层271的材料的刻蚀速率大于对第二掩膜层272的材料的刻蚀速率。
执行第二步刻蚀工艺刻蚀第一掩膜层271，由于第一掩膜层271与光刻胶同时选择有机物，第二步刻蚀可以同时刻蚀去除位于第二掩膜层272上的光刻胶。
本实施例中，在对第一掩膜层271进行刻蚀时，由于第一掩膜层271的材料的刻蚀副产物与层介质层26的刻蚀副产物不同，因此在进行第二步刻蚀工艺刻蚀第一掩膜层271时，可以进行刻蚀副产物检测，当检测到层间介质层26的刻蚀副产物时，即可结束第二步刻蚀工艺；具体地，在对第一掩膜层271进行刻蚀时，第一掩膜层271的材料的刻蚀副产物与第二介质层262的刻蚀副产物不同。
需要说明的是，在其他实施例中，还可以采用自对准双重成像技术(Self-alignedDouble Patterning，SADP)形成第二掩膜层272的开口。
具体地，参照图9，在第二掩膜层272上形成分立的多个第三掩膜层273，以及第四掩膜层274以及第五掩膜层275，第四掩膜层274位于第三掩膜层273上且位于相邻第三掩膜层273之间，第五掩膜层275位于第四掩膜层274上，在第三掩膜层273的排列方向上，第五掩膜层275与第三掩膜层273之间具有间距；参考图10，对第四掩膜层274的材料进行刻蚀以形成第一开口276；且在形成第一开口276后再次进行刻蚀工艺，以通过第一开口276对第二掩膜层272进行刻蚀。
需要说明的是，相邻第一开口276之间的距离可以根据实际需要进行确定。
参考图11，采用第三步刻蚀工艺去除第二掩膜层272，第二掩膜层272的刻蚀速率高于第二介质层262和第一掩膜层271的刻蚀速率；并采用第四步刻蚀工艺刻蚀位于开口28正下方的层间介质层26。
本实施例中，第二掩膜层272的材料为氮氧化硅，第一侧墙膜25的材料为氮化硅，氮氧化硅与氮化硅的刻蚀选择比小，因此，在刻蚀层间介质层26而暴露出第一侧墙膜25之前去除第二掩膜层，有利于避免第一侧墙膜25受到刻蚀消耗，进而避免暴露出导电主体层243，保证半导体存储器具有良好的电学性能。
本实施例中，在采用第三步刻蚀工艺进行第二掩膜层272的刻蚀时，开口28正下方的位线结构24上方具有第一掩膜层271，由于第二掩膜层272与第一掩膜层271的刻蚀选择比高，第三步刻蚀工艺对第一掩膜层271消耗很少，因此无需增加顶层介质层244的高度；层间介质层26在垂直于衬底21方向上的高度也无需相应增加，进而接触孔的深宽比也不会增加，有利于为后续刻蚀接触孔和填充导电层降低工艺难度；且顶层介质层244的材料不被刻蚀消耗，无需进行回填工艺，有利于优化工艺流程，缩短制造周期。
本实施例中，采用第四步刻蚀工艺去除开口28正下方的层间介质层26，以形成介质层开孔291，介质层开孔291的底面为第一侧墙膜25表面。
本实施例中，在进行第四步刻蚀工艺时，位于位线结构24上的第一掩膜层271起到保护顶层介质层244的作用，从而避免顶层介质层244的材料被第四步刻蚀工艺消耗。
参照图12，在介质层开孔291的侧壁形成第二侧墙膜251，第二侧墙膜251位于介质层开孔291侧壁和底面。
本实施例中，第二侧墙膜251的材料与第一侧墙膜25的材料相同，例如为氮化硅；在其他实施例中，第二侧墙膜的材料与第一侧墙膜的材料不同。
本实施例中，层间介质层26的延伸方向为D2，层间介质层26的排列方向为D1，D1与上述第一方向相同，D2与上述第二方向相同，也就是说，D1与D2垂直。
参照图13，进行第五步刻蚀工艺，对介质层开孔291正下方的第一侧墙膜25和第二侧墙膜251进行刻蚀，以形成接触孔29，接触孔29暴露出衬底21表面。具体地，接触孔29暴露出有源区表面。
本实施例中，在执行第五步刻蚀之前形成第二侧墙膜251，有利于避免刻蚀工艺消耗位线结构24侧壁的第一侧墙膜25；并保证在层间介质层26的延伸方向D2上，相邻接触孔29之间的距离满足预设需求，使得在接触孔29内填充导电插塞时，相邻导电插塞之间的寄生电容和延迟较小。
参照图14，填充导电材料以形成导电插塞30，并使得导电插塞30的顶面、层间介质层26的顶面及位线结构24的顶面齐平。
具体地，在形成接触孔29后，填充导电材料以形成导电插塞30；在形成导电插塞30后，采用平坦化工艺，使得导电插塞30顶面、层间介质层26顶面以及位线结构24顶面齐平。其中，第一掩膜层271(参考图13)既可以采用刻蚀工艺单独去除，也可以通过平坦化工艺与多余的层间介质层26的材料一起去除。
本实施例中，位线结构24的顶面低于层间介质层26的顶面，位于相邻层间介质层26之间并与第二介质层262齐平的第一子掩膜层2711，在执行第三步刻蚀去除第二掩膜层272(参考图8)、执行第四步刻蚀去除层间介质层26以及执行第五步刻蚀去除介质层开孔291底面的第一侧墙膜25和第二掩膜层251(参考图12)时为顶层介质层244提供保护，而避免顶层介质层244的材料被消耗，进而在保证半导体结构性能的情况下，优化工艺流程和缩短制造周期。
此外，在执行第五步刻蚀之前形成第二侧墙膜251，有利于避免刻蚀工艺消耗位线结构24侧壁的第一侧墙膜25；并保证了在层间介质层26的延伸方向D2上，相邻接触孔29之间的距离满足预设需求，使得在接触孔29内填充导电插塞时，相邻导电插塞之间的寄生电容和延迟较小。
相应的，本发明实施例还提供了一种半导体结构。
参考图13，半导体结构包括：衬底21以及位于衬底21上多个位线结构24；层间介质层26，层间介质层26位于相邻位线结构24之间，层间介质层26顶面高于位线结构24顶面；具有刻蚀窗口(未标示)的第一掩膜层271，第一掩膜层271包括第一子掩膜层2711和第二子掩膜层2712，第一子掩膜层2711形成于位线结构24顶面，具有沿第一方向延伸且间隔排列的若干条状图形，第一子掩膜层2711顶面与层间介质层26顶面齐平；第二子掩膜层2712位于第一子掩膜层2711顶面和层间介质层26顶面，具有沿第二方向延伸且间隔排列的若干条状图形；其中，层间介质层26内具有接触孔29，接触孔29位于刻蚀窗口正下方，接触孔29暴露衬底21。
以下将结合附图对本实施例提供的半导体结构进行详细说明。
本实施例中，半导体结构还包括第一侧墙膜25和第二侧墙膜251，第一侧墙膜25位于位线结构24侧壁以及层间介质层26与衬底21之间，第二侧墙膜251位于所述接触孔29侧壁，具体的，位于所述接触孔29侧壁的第一侧墙膜25上方。
本实施例中，第二侧墙膜251的材料与第一侧墙膜25的材料相同，例如为氮化硅；在其他实施例中，第二侧墙膜的材料与第一侧墙膜的材料不同。
本实施例中，层间介质层26包括第一介质层261和第二介质层262，第二介质层262位于第一介质层261上，第二介质层262顶面高于位线结构24顶面，第二介质层262的材料与第一介质层261的材料不同。
具体地，第二介质层262的材料与第一掩膜层271之间的粘附力大于第一介质层261与第一掩膜层271之间的粘附力，第二介质层262可以是正硅酸乙酯，第一介质层261可以是氧化硅。
本实施例中，第一方向与第二方向垂直。
本实施例中，在位线结构24上形成高低交叉分布的第一掩膜层271，避免常规工艺刻蚀接触孔29时对位线结构24的损耗，进而优化制程，缩短工艺周期。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (18)

1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，并在所述衬底表面形成多个位线结构；
在相邻所述位线结构之间形成层间介质层，所述层间介质层顶面高于所述位线结构顶面；
形成具有刻蚀窗口的第一掩膜层，所述第一掩膜层包括第一子掩膜层和第二子掩膜层，所述第一子掩膜层形成于所述位线结构顶面，具有沿第一方向延伸且间隔排列的若干条状图形，所述第一子掩膜层顶面与所述层间介质层顶面齐平；所述第二子掩膜层位于所述第一子掩膜层顶面和所述层间介质层顶面，具有沿第二方向延伸且间隔排列的若干条状图形；
以所述第一掩膜层为掩膜刻蚀所述层间介质层，以形成接触孔，所述接触孔暴露出所述衬底表面；
所述层间介质层包括第一介质层和第二介质层，所述第二介质层位于所述第一介质层顶面；所述在相邻所述位线结构之间形成层间介质层包括：在相邻所述位线结构之间形成第一介质层，所述第一介质层的顶面与所述位线结构的顶面平齐；回刻所述第一介质层，以使所述第一介质层的顶面低于所述位线结构的顶面；在相邻所述位线结构之间形成所述第二介质层，所述第二介质层的顶面与所述位线结构的顶面平齐。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述衬底表面形成间隔排列的所述位线结构，在所述间隔排列的相邻所述位线之间形成所述层间介质层。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一方向与所述第二方向垂直。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述在相邻位线结构之间形成第二介质层之后，还包括：进行回刻工艺，以使所述位线结构的顶面低于所述第二介质层的顶面。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述第二介质层顶面与所述位线结构顶面高度差为20~40nm。
6.根据权利要求4所述的半导体结构的制作方法，其特征在于，在所述进行回刻工艺，以使所述位线结构的顶面低于所述第二介质层的顶面之后，还包括：在所述第二介质层顶面和所述位线结构顶面形成第一掩膜层，位于所述第二介质层顶面的第一掩膜层的顶面与位于所述位线结构上的所述第一掩膜层的顶面平齐。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述第二介质层与所述第一掩膜层的粘附性大于所述第一介质层与所述第一掩膜层的粘附性。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述形成具有刻蚀窗口的所述第一掩膜层，具体包括：在所述层间介质层顶面和所述位线结构顶面形成第一掩膜层；在所述第一掩膜层上形成第二掩膜层；在所述第二掩膜层上形成具有图案化开口的光刻胶层，进行第一步刻蚀工艺，以去除所述图案化开口正下方的第二掩膜层，所述第二掩膜层的刻蚀速率高于所述第一掩膜层的刻蚀速率；进行第二步刻蚀工艺，去除位于所述图案化开口正下方的部分所述第一掩膜层，以形成第一掩膜层的刻蚀窗口，所述第一掩膜层开口暴露出所述层间介质层表面。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，在进行所述第二步刻蚀工艺时，所述第一掩膜层的材料的刻蚀副产物与所述层间介质层的材料的刻蚀副产物不同；在进行所述第二步刻蚀工艺时，进行刻蚀副产物检测工艺，当检测到层间介质层的材料的刻蚀副产物时，结束所述第二步刻蚀工艺。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，在所述第二步刻蚀工艺之后，还包括：进行第三步刻蚀工艺，以去除所述第二掩膜层，所述第二掩膜层的刻蚀速率高于所述第一掩膜层的刻蚀速率，所述第二掩膜层的刻蚀速率高于所述层间介质层的刻蚀速率。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，在进行所述第三步刻蚀工艺之后进行第四步刻蚀工艺，以去除所述图案化开口正下方的所述层间介质层，以形成层间介质层开口；其中，所述层间介质层的刻蚀速率高于所述第一掩膜层的刻蚀速率。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述在所述衬底表面形成间隔排列的所述位线结构后还包括形成第一侧墙膜，所述第一侧墙膜位于所述位线结构侧壁及相邻所述位线结构之间的间隙的底部。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，在进行所述第四步刻蚀工艺之后，在所述层间介质层开口侧壁及底部形成第二侧墙膜，所述第二侧墙膜材料与所述第一侧墙膜材料相同。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，在形成所述第二侧墙膜之后，进行第五步刻蚀工艺，以去除所述层间介质层开口与所述衬底之间的所述第一侧墙膜和所述第二侧墙膜。
15.一种如权利要求1~14任一项所述的半导体结构的制作方法制作的半导体结构，其特征在于，包括：
衬底以及位于衬底上多个位线结构；
层间介质层，所述层间介质层位于相邻所述位线结构之间，所述层间介质层顶面高于所述位线结构顶面；具有刻蚀窗口的第一掩膜层，所述第一掩膜层包括第一子掩膜层和第二子掩膜层，所述第一子掩膜层形成于所述位线结构顶面，具有沿第一方向延伸且间隔排列的若干条状图形，所述第一子掩膜层顶面与所述层间介质层顶面齐平；所述第二子掩膜层位于所述第一子掩膜层顶面和所述层间介质层顶面，具有沿第二方向延伸且间隔排列的若干条状图形；
其中，所述层间介质层内具有接触孔，所述接触孔位于所述刻蚀窗口正下方，所述接触孔暴露所述衬底；
所述层间介质层包括第一介质层和第二介质层，所述第二介质层位于所述第一介质层上，所述第二介质层顶面高于所述位线结构顶面。
16.根据权利要求15所述的半导体结构，其特征在于，还包括第一侧墙膜和第二侧墙膜，所述第一侧墙膜位于所述位线结构侧壁；所述第二侧墙膜位于所述接触孔侧壁，且所述第二侧墙膜位于所述接触孔侧壁的所述第一侧墙膜上方。
17.根据权利要求16所述的半导体结构，其特征在于，所述第一侧墙膜的材料与所述第二侧墙膜的材料相同，所述第一侧墙膜的材料包括氮化硅。
18.根据权利要求15所述的半导体结构，其特征在于，所述第一方向与所述第二方向垂直。
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