KR100583732B1 - 보호막 패턴을 구비하는 디램 소자의 형성 방법 및 이에의해 형성된 디램 소자 - Google Patents

보호막 패턴을 구비하는 디램 소자의 형성 방법 및 이에의해 형성된 디램 소자 Download PDF

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Abstract

보호막 패턴을 구비하는 디램 소자의 형성 방법 및 이에 의해 형성된 디램 소자를 개시한다. 이 방법에 따르면, 반도체 기판 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하는 콘택 패드를 형성한다. 상기 제 1 층간절연막 상에 상기 콘택 패드와 접하지 않는 비트라인을 형성한다. 제 2 층간절연막을 형성하고 평탄화하여 상기 비트라인 상부를 노출시킨다. 상기 결과물의 전면 상에 보호막을 형성한다. 상기 보호막 상에 희생막을 형성한다. 이웃하는 두개의 비트라인들 사이에서 상기 희생막, 상기 보호막 및 상기 제 2 층간절연막을 패터닝하여, 상기 콘택 패드를 노출시키는 하부전극콘택홀을 형성한다. 그리고, 도전막을 형성하고 평탄화하여 상기 하부전극 콘택홀을 채우는 하부전극 콘택 플러그를 형성한다.
Figure 112005000787506-pat00001
디램 소자

Description

보호막 패턴을 구비하는 디램 소자의 형성 방법 및 이에 의해 형성된 디램 소자{Method of forming DRAM device having a protective pattern and DRAM device so formed}
도 1은 일반적인 디램 소자의 레이아웃(lay out)을 나타낸다.
도 2 내지 12는 각각 본 발명의 일 실시예에 따라 도 1의 I-I'선을 따라 보여지는 단면을 공정 순서에 따라 도시하는 도면들이다.
도 13 내지 17은 각각 본 발명의 다른 실시예에 따라 도 1의 I-I'선을 따라 보여지는 단면을 공정 순서에 따라 도시하는 도면들이다.
도 18 및 19은 각각 본 발명의 또 다른 실시예에 따라 도 1의 I-I'선을 따라 보여지는 단면을 공정 순서에 따라 도시하는 도면들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 디램 소자의 형성 방법 및 이에 의해 형성된 디램 소자에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory) 소자와 같은 반도체 소자는 하나의 셀이 하나의 트랜지스터와 하나의 커패시터로 구성된다. 디램 소자는 전원이 공 급된 상태에서도 셀이 저장하는 정보가 일시적인 시간을 가지고 있다는 이유때문에 붙여진 이름이다. 그래서 이 셀은 주기적으로 읽혀지고 리프레쉬되어야 한다. 디램소자는 단위 비트당 단가가 저렴하며, 고집적화가 가능하며 읽기와 쓰기가 동시에 가능하다는 등의 이유로 많이 쓰이고 있다.
한편, 반도체 소자의 고집적화로 인해 디램 소자에서는 소프트 에러 및 기생 캐패시턴스등 여러 문제점들이 발생한다. 또한 고집적화로 인해 디램 소자를 제조하는 과정에서 많은 문제점들이 발생할 수 있다. 예를 들면, 고집적화될수록 하부전극의 폭도 좁아지고 있다. 이렇게 폭이 좁아질수록 하부전극을 형성하는 과정에서 하부전극이 쓰러지기 쉽다. 하부전극이 쓰러질때의 물리적 충격으로 하부전극 하부의 구조에서 균열등이 발생할 수 있다. 이러한 균열을 통해 세정액 등이 침투하여 하부 구조에 손상을 가할 수 있다. 이와 같은 여러 문제점들은 반도체 소자의 신뢰성을 저하시킨다.
본 발명의 기술적 과제는 신뢰성을 향상시킬 수 있는 디램 소자의 형성 방법 및 이에 의해 형성된 디램 소자를 제공하는데 있다.
본 발명의 다른 기술적 과제는 공정을 단순화할 수 있는 디램 소자의 형성 방법 및 이에 의해 형성된 디램 소자를 제공하는데 있다.
상기 기술적 과제들을 달성하기 위한 본 발명에 따른 디램 소자의 형성 방법은 비트라인이 개재된 층간절연막의 상부를 덮는 보호막을 형성하여 상기 보호막을 이용하여 공정을 단순화시키면서 신뢰성을 향상시키는 것을 특징으로 한다.
좀더 구체적으로, 상기 디램 소자의 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하는 콘택 패드를 형성한다. 상기 제 1 층간절연막 상에 상기 콘택 패드와 접하지 않는 비트라인을 형성한다. 제 2 층간절연막을 형성하고 평탄화하여 상기 비트라인 상부를 노출시킨다. 상기 결과물의 전면 상에 보호막을 형성한다. 상기 보호막 상에 희생막을 형성한다. 이웃하는 두개의 비트라인들 사이에서 상기 희생막, 상기 보호막 및 상기 제 2 층간절연막을 패터닝하여, 상기 콘택 패드를 노출시키는 하부전극콘택홀을 형성한다. 그리고, 도전막을 형성하고 평탄화하여 상기 하부전극 콘택홀을 채우는 하부전극 콘택 플러그를 형성한다.
상기 비트라인은 바람직하게는 차례로 적층된 베리어막 패턴, 도전배선 및 캐핑막 패턴과 측벽을 덮는 스페이서를 구비하도록 형성된다.
상기 방법에 있어서, 상기 하부전극 플러그를 형성하기 전에, 상기 제 2 층간절연막에 대해 등방성 식각 공정을 진행하여 상기 하부전극콘택홀의 폭을 넓히고, 스페이서막을 전면적으로 콘포말하게 형성하고, 그리고 상기 스페이서막에 대해 이방성 식각 공정을 진행하여 상기 콘택 패드를 노출시킬 수 있다.
상기 방법에서, 상기 하부전극콘택플러그를 형성한 후에, 커패시터를 형성할 수 있다. 상기 커패시터를 형성하는 방법은 다음과 같다. 먼저, 상기 하부전극콘택플러그가 형성된 상기 반도체 기판의 전면 상에 주형막(mold layer)을 형성한다. 상기 주형막을 식각하여 상기 하부전극콘택플러그를 노출시키는 스토리지노드홀을 형성한다. 하부전극막을 콘포말하게 형성한다. 희생산화막을 형성하여 상기 스토리지 노드홀을 채운다. 상기 희생산화막 및 상기 하부전극막에 대해 평탄화 공정을 진행하여 상기 주형막을 노출시키는 동시에 상기 스토리지 노드홀 안에 하부전극을 형성하고 상기 스토리지 노드홀 안에 희생산화막을 잔존시킨다. 상기 희생산화막 및 상기 주형막을 제거한다. 유전막을 콘포말하게 형성한다. 그리고, 상부전극막을 콘포말하게 형성한다.
상기 커패시터를 형성하는 과정에서 상기 희생 산화막 및 상기 주형막을 제거할 때, 상기 희생막도 제거되어 상기 보호막이 노출될 수 있다.
상기 주형막을 형성하기 전에 식각 저지막을 콘포말하게 형성할 수 있다. 그리고 상기 식각 저지막을 형성하기 전에 상기 희생막을 제거하여 상기 보호막을 노출시킬 수 있다. 이 경우 상기 스토리지노드홀을 형성할 때, 상기 식각 저지막도 식각된다. 상기 보호막은 바람직하게는 실리콘산화막에 대해 식각 선택비를 갖는 물질로 형성되며 예를 들면 실리콘질화막 또는 실리콘산화질화막으로 형성될 수 있다.
상기 방법에 의해 형성된 디램 소자는 반도체 기판에 활성 영역을 한정하는 소자분리막; 상기 반도체 기판을 덮는 제 1 층간절연막; 상기 제 1 층간절연막을 관통하여 상기 활성 영역과 접하는 콘택 패드; 상기 제 1 층간절연막 상에 위치하되, 상기 콘택 패드와 접하지 않는 비트라인; 상기 비트라인 사이를 채우는 제 2 층간절연막; 상기 제 2 층간절연막 및 상기 비트라인의 상부면과 접하는 보호막; 및 상기 보호막 및 상기 제 2 층간절연막을 관통하여 상기 콘택 패드와 접하되, 상 기 보호막보다 높은 상부면을 갖는 하부전극콘택 플러그를 구비한다.
상기 비트라인은 차례로 적층된 베리어막 패턴, 도전배선 및 캐핑막 패턴과 측벽을 덮는 스페이서를 구비할 수 있다. 상기 보호막 하부에서 상기 비트라인과 상기 하부전극콘택 플러그 사이에 절연 스페이서가 개재될 수 있다.
상기 디램 소자는 상기 하부전극콘택플러그의 상부면과 접하는 컵 형태의 하부전극; 상기 하부전극, 상기 하부전극콘택플러그의 측면 및 상기 보호막의 상부면을 콘포말하게 덮는 유전막; 및 상기 유전막 상의 상부전극을 더 구비할 수 있다. 상기 하부전극 하부에서 상기 유전막과 상기 하부전극콘택플러그 사이와 그리고 상기 유전막 및 상기 보호막 사이에 식각 저지막이 개재될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 일반적인 디램 소자의 레이아웃(lay out)을 나타낸다. 도 2 내지 12는 각각 본 발명의 일 실시예에 따라 도 1의 I-I'선을 따라 보여지는 단면을 공정 순서에 따라 도시하는 도면들이다.
도 1 및 도 2를 참조하면, 반도체 기판(1) 상에 소자분리막(FOX, 3)을 형성하여 활성영역(AR)을 정의한다. 상기 소자분리막(FOX, 3)은 얕은 트렌치 격리(Shallow Trench Isolation) 방법에 의해 형성될 수 있다. 도 2에 도시되지는 않았지만 상기 반도체 기판(1) 상에 복수개의 서로 평행한 워드라인(WL)들을 형성한다. 상기 워드라인(WL)들은 차례로 적층된 게이트 절연막, 게이트 전극 및 캐핑막 패턴과 측벽을 덮는 스페이서를 구비하도록 형성될 수 있다. 상기 워드라인(WL)들을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 활성 영역(AR)에 불순물 도핑 영역(5)을 형성한다. 상기 워드라인(WL)들이 형성된 상기 반도체 기판(1)의 전면 상에 제 1 층간절연막(7)을 형성한다. 상기 제 1 층간절연막(7)에 대해 평탄화 공정을 진행하여 상기 워드라인(WL)의 상부면인 캐핑막을 노출시킨다. 상기 워드라인(WL)들 사이에서 상기 제 1 층간절연막(7)의 소정 부분들을 식각하여 콘택홀을 형성하고 도전막을 채우고 평탄화하여 콘택패드(9, BC)를 형성한다. 상기 콘택 패드(9, BC)는 자기정렬콘택(Self-Aligned Contact) 형성 방법으로 형성될 수 있다. 상기 콘택 패드(9, BC)가 형성된 상기 반도체 기판(1)의 전면 상에 제 2 층간절연막(11)을 형성한다. 상기 제 2 층간절연막(11)의 상부면을 평탄화한다. 상기 워드라인의 사이에서 상기 제 2 층간절연막(11) 및 상기 제 1 층간절연막(7)의 소정부분들을 식각하여 상기 활성영역을 노출시키는 비트라인콘택홀(미도시)을 형성하고 도전막을 채우고 평탄화하여 비트라인콘택플러그(DC)를 형성한다. 상기 비트 라인 콘택 플러그(DC)는 도 1에서처럼 상기 콘택 패드(BC)와 이격된다. 상기 비트라인 콘택 플러그(DC)가 형성된 상기 반도체 기판(1) 상에 비트라인(BL, 21)을 형성한다. 상기 비트라인(BL, 21)은 형성되어 상기 워드라인(WL)을 가로지르는 한편 상기 비트라인 콘택플러그(DC)와 접한다. 상기 비트라인(BL, 21)을 형성하는 방법은 다음과 같다. 먼저, 상기 비트라인콘택플러그(DC)가 형성된 상기 반도체 기판(1)의 전면 상에 베리어막(13), 도전배선막(15) 및 캐핑막(17)을 차례로 적층한다. 상기 캐핑막(17), 상기 도전배선막(15) 및 상기 베리어막(13)을 차례로 패터닝하여 상기 제 2 층간절연막(11)을 노출시킨다. 그리고 상기 패터닝된 막들(13, 15, 17)의 측벽을 덮는 스페이서(19)를 형성하여 상기 비트라인(BL, 21)을 완성한다. 상기 스페이서(19)와 상기 캐핑막(17)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 비트라인(BL, 21)이 형성된 상기 반도체 기판(1)의 전면 상에 제 3 층간절연막(23)을 형성한다. 상기 제 3 층간절연막(23)을 평탄화하여 상기 비트라인(BL, 21)의 상부면인 상기 캐핑막(17)을 노출시킨다. 상기 반도체 기판(1)의 전면 상에 보호막(25)과 희생막(27)을 차례로 형성한다. 상기 보호막(25)은 바람직하게는 실리콘 산화막에 대해 식각 선택비를 갖을 수 있는 막으로 형성되며 예를 들면 실리콘산화막 또는 실리콘산화질화막으로 형성될 수 있다. 상기 희생막(27)은 예를 들면 실리콘산화막으로 형성될 수 있다.
도 1 및 도 4를 참조하면, 포토레지스트 패턴(미도시)등을 식각 마스크로 이용하여 상기 희생막(27) 및 상기 보호막(25)을 차례로 패터닝하여 희생막 패턴(27a) 및 보호막 패턴(25a)을 형성한다. 상기 희생막 패턴(27a) 및 상기 보호막 패 턴(25a)을 식각 마스크로 이용하여 상기 비트라인(BL, 21)들 사이의 상기 제 3 층간절연막(23) 및 상기 제 2 층간절연막(11)을 차례로 식각하여 상기 콘택패드(9, BC)를 노출시키는 하부전극콘택홀(29)을 형성한다. 도전막을 적층하여 상기 하부전극콘택홀(29)을 채우고 평탄화하여 상기 하부전극콘택홀(29) 안에 하부전극콘택플러그(31)를 형성한다.
도 4를 참조하면, 상기 제 3 층간절연막(23)은 상기 비트라인(BL, 21)의 측벽을 덮도록 잔존하여 상기 하부전극콘택홀(29)의 측벽을 구성할 수 있다. 이로써, 상기 비트라인(BL, 21)의 상기 도전배선막(15)과 상기 하부전극콘택플러그(31) 사이에 실리콘질화막으로 형성되는 상기 스페이서(19)와 상기 제 3 층간절연막(23)이 개재된다. 일반적으로 산화막 계열로 형성되는 상기 제 3 층간절연막(23)은 유전율이 실리콘질화막보다 낮으므로, 상기 하부전극콘택플러그(31)와 상기 도전 배선막(15) 사이에 기생 캐패시턴스를 현저히 감소시킬 수 있다.
종래에는 비트라인과 하부전극콘택플러그 사이에 층간절연막을 잔존시키기 위하여 층간절연막을 리세스시키어 비트라인의 상부를 노출시킨다. 그리고 비트라인의 상측면을 덮는 스페이서를 형성한 후 상기 스페이서를 식각 마스크로 이용하여 층간절연막을 식각하여 스페이서 하부에 층간절연막이 잔존하도록 형성하였다. 그러나 본 실시예에서 상기 보호막 패턴(25a)을 식각 마스크로 이용하여 간단히 상기 제 3 층간절연막(23)이 상기 비트라인의 측벽에 잔존하도록 형성할 수 있으므로 공정을 단순화시킬 수 있으며 공정 비용을 감소시킬 수 있는 장점을 갖는다.
또한 종래에는 비트라인이 개재된 층간절연막보다 높은 상부면을 갖는 하부 전극콘택플러그를 형성할 때 사진식각 공정을 필요로 하였으나 본 실시예에서는 사진 식각 공정 없이 평탄화 공정으로 하부전극콘택플러그를 형성할 수 있어 공정을 단순화할 수 있으며 공정 비용을 줄일 수 있다는 장점을 갖는다.
도 6을 참조하면, 상기 희생막 패턴(27a)을 제거하여 상기 보호막(25a)의 상부면과 상기 하부전극콘택플러그(31)의 상부를 노출시킨다. 상기 희생막 패턴(27a)이 실리콘산화막으로 형성될 경우 예를 들면 불산을 이용하는 식각액으로 제거할 수 있다.
도 7을 참조하면, 상기 희생막 패턴(27a)이 제거된 상기 반도체 기판(1)의 전면 상에 식각저지막(33) 및 주형막(mold layer 35)을 차례로 적층한다. 상기 식각 저지막(33)은 예를 들면 실리콘질화막으로 형성될 수 있다. 상기 주형막(35)은 예를 들면 실리콘산화막으로 형성될 수 있다.
도 8을 참조하면, 상기 주형막(35)을 식각하여 상기 하부전극콘택플러그(31) 상부의 상기 식각저지막(33)을 노출시키는 임시스토리지노드홀(미도시)을 형성한다. 상기 임시스토리지노드홀에 의해 노출되는 식각 저지막(33)을 제거하여 상기 하부전극콘택플러그(31)를 노출시키는 스토리지 노드홀(37)을 형성한다.
도 9를 참조하면, 하부전극막(39)을 전면적으로 콘포말하게 형성한다. 그리고 희생산화막(41)을 형성하여 상기 스토리지 노드홀(37)을 채운다. 상기 하부전극막(39)은 불순물이 도핑된 폴리실리콘막, 티타늄질화막, 티타늄막, 탄탈륨질화막 및 탄탈륨막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 희생산화막(41)은 실리콘산화막으로 형성될 수 있다.
도 1 및 도 10을 참조하면, 상기 희생산화막(41) 및 상기 하부전극막(39)에 대해 평탄화공정을 진행하여 상기 주형막(35)을 노출시킨다. 이로써 상기 스토리지노드홀(37) 안에 하부전극(39a, C)이 형성되고 상기 희생산화막(41)이 잔존하게 된다.
도 11을 참조하면, 상기 주형막(35) 및 상기 희생산화막(41)을 제거하여 상기 하부전극(39a, C)과 상기 식각저지막(33)을 노출시킨다. 상기 주형막(35) 및 상기 희생산화막(41)이 동일한 실리콘산화막으로 형성될 경우 불산등을 포함하는 식각액을 이용하여 동시에 제거될 수 있다. 종래에는 주형막을 제거할 때 하부전극의 가로세로비가 크기에 쓰러지거나 흔들리게 된다. 상기 하부전극의 흔들림에 의한 물리적 충격으로 식각저지막과 하부전극콘택플러그 사이에 균열이 발생하고 이 균열을 통해 상기 식각액이 침투하여 상기 제 3 층간절연막이 식각되어 여러 문제를 발생시켰다. 그러나 본 실시예에서는 상기 보호막패턴(25a)이 상기 식각액의 이동을 차단하거나 상기 보호막 패턴(25a)과 상기 식각저지막(33)에 의해 상기 식각액이 침투해야할 거리(도 11의 굵은 화살표)가 길어지므로 상기 제 3 층간절연막이 식각되는 것을 방지할 수 있다.
도 12를 참조하면, 상기 하부전극(39a, C)과 상기 식각저지막(33)을 노출된 상기 반도체 기판(1)의 전면 상에 상기 유전막(45) 및 상부전극막(47)을 콘포말하게 형성하여 커패시터를 완성한다. 상기 유전막(45)은 바람직하게는 고유전율을 갖는 물질로 형성하며 예를 들면, 알루미늄산화막, 탄탈륨산화막 및 하프늄산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 상부전극 막(47)은 상기 하부전극(39a, C)과 동일한 물질로 형성될 수 있다.
<실시예 2>
도 13 내지 17은 각각 본 발명의 다른 실시예에 따라 도 1의 I-I'선을 따라 보여지는 단면을 공정 순서에 따라 도시하는 도면들이다.
도 13을 참조하면, 도 4의 하부전극콘택홀(29)이 형성된 상태에서 불산등을 포함하는 식각액을 이용하여 등방성 습식 식각 공정을 진행한다. 이로써, 실리콘산화막으로 형성되는 상기 희생막 패턴(27a), 상기 제 3 층간절연막(23) 및 상기 제 2 층간절연막(11)의 일부가 식각되어 상기 하부전극콘택홀(29)의 폭이 넓어진다. 따라서 넓은 폭을 갖는 하부전극콘택홀(30)이 형성되고, 상기 하부전극콘택홀(30)에 의해 상기 비트라인(BL, 21)의 상기 스페이서(19)가 노출된다.
도 14를 참조하면, 상기 반도체 기판(1)의 전면 상에 절연스페이서막(43)을 콘포말하게 형성한다. 상기 절연 스페이서막(43)은 화학기상증착(Chemical Vapor Deposition) 방법 또는 원자박막증착(Atomic layer deposition) 방법을 이용하여 실리콘질화막, 실리콘 산화막 및 실리콘산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
도 15를 참조하면, 상기 절연 스페이서막(43)에 대해 이방성 건식 식각을 진행한다. 이로써 상기 희생막 패턴(27a)의 측벽에 제 1 절연스페이서(43a)가 형성되고 상기 보호막 패턴(25a) 하부의 상기 하부전극콘택홀(30)의 내측벽에 제 2 절연 스페이서(43b)가 형성되고 상기 콘택패드(9, BC)가 노출된다. 상기 이방성 건식 식각 공정 동안 상기 보호막 패턴(25a)가 상기 하부전극콘택홀(30)의 내측벽을 덮는 상기 절연 스페이서막(43)이 식각되는 것을 방지하여 상기 제 2 절연스페이서(43b)는 처음에 증착될 때의 두께를 갖는다. 상기 절연 스페이서막(43)은 상기 절연스페이서막(43) 후속의 하부전극콘택플러그(31)과 상기 도전배선막(15) 사이의 기생 캐패시턴스를 방지하기 위해 형성한다. 기생 캐패시턴스를 효과적으로 방지하기 위해서는 상기 절연 스페이서막(43)이 적절한 두께를 갖아야 한다. 종래에는 상기 보호막 패턴(25a)이 구비되지 않아 상기 하부전극콘택홀 내측벽을 덮는 상기 절연 스페이서막이 상기 이방성 식각 공정에서 식각된다. 따라서 상기 절연 스페이서의 두께를 조절하기가 용이하지 않았다. 그러나 본 실시예에서 상기 절연 스페이서막(43)의 초기 증착 두께만을 조절함으로써 상기 제 2 절연 스페이서(43b)의 두께가 결정되므로 기생 캐패시턴스를 용이하게 방지할 수 있다.
도 16을 참조하면, 도전막을 적층하여 상기 하부전극콘택홀(30)을 채우고 평탄화하여 상기 하부전극콘택홀(30) 안에 하부전극콘택플러그(31)를 형성한다. 상기 반도체 기판(1) 상에 주형막(35)을 적층하고 패터닝하여 상기 하부전극콘택플러그(31)를 노출시키는 스토리지 노드홀(37)을 형성한다. 하부전극막 및 희생산화막(41)을 순차적으로 형성하고 평탄화하여 상기 주형막(35)을 노출시키는 동시에 하부전극(39a, C)을 형성한다.
도 17을 참조하면, 상기 주형막(35) 및 상기 희생산화막(41)을 불산등을 포함하는 세정액을 이용하여 제거한다. 이때 상기 희생막 패턴(27a)도 제거된다. 상기 제거 공정 동안 상기 보호막 패턴(25a)과 상기 제 1 절연 스페이서(43a)는 상기 세정액이 상기 제 3 층간절연막(23)으로 침투되는 것을 방지한다. 그리고 유전막 (45) 및 상부전극막(47)을 콘포말하게 형성한다.
<실시예 3>
도 18 및 19는 각각 본 발명의 또 다른 실시예에 따라 도 1의 I-I'선을 따라 보여지는 단면을 공정 순서에 따라 도시하는 도면들이다.
도 18을 참조하면, 도 5의 상태에서 주형막(35)을 적층하고 패터닝하여 상기 하부전극콘택플러그(31)를 노출시키는 스토리지 노드홀(37)을 형성한다. 하부전극막 및 희생산화막(41)을 순차적으로 형성하고 평탄화하여 상기 주형막(35)을 노출시키는 동시에 하부전극(39a, C)을 형성한다.
도 19를 참조하면, 상기 주형막(35) 및 상기 희생산화막(41)을 불산등을 포함하는 세정액을 이용하여 제거한다. 이때 상기 희생막 패턴(27a)도 제거되어 상기 보호막 패턴(25a)의 상부면과 상기 하부전극콘택플러그(31)의 상측면이 노출된다. 상기 제거 공정 동안 상기 보호막 패턴(25a)과 상기 세정액이 상기 제 3 층간절연막(23)으로 침투되는 것을 방지한다. 유전막(45) 및 상부전극막(47)을 콘포말하게 형성한다. 본 실시예에서 상기 하부전극 콘택 플러그(31)의 상측면이 상기 유전막(45) 및 상부전극막(47)으로 덮이므로 결과적으로 하부전극의 표면적이 넓어져 커패시턴스를 증가시킨 것과 동일한 효과를 낸다.
따라서, 본 발명에 개시된 디램 소자의 형성 방법에 의하면 보호막 패턴을 이용하여 비트라인이 개재된 층간절연막을 식각액 또는 세정액으로 부터 보호할 수 있어 디램 소자의 신뢰성을 향상시킬 수 있다. 또한 보호막 패턴을 식각 마스크로 이용하여 하부전극콘택플러그와 비트라인 사이에 층간절연막 또는 절연 스페이서를 용이하게 잔류하도록 형성할 수 있으므로 기생 캐패시턴스를 줄일 수 있으며 공정을 단순화시킬 수 있다.

Claims (14)

  1. 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하는 콘택 패드를 형성하는 단계;
    상기 제 1 층간절연막 상에 상기 콘택 패드와 접하지 않는 비트라인을 형성하는 단계;
    제 2 층간절연막을 형성하고 평탄화하여 상기 비트라인 상부를 노출시키는 단계;
    보호막을 형성하는 단계;
    상기 보호막 상에 희생막을 형성하는 단계;
    이웃하는 두개의 비트라인들 사이에서 상기 희생막, 상기 보호막 및 상기 제 2 층간절연막을 패터닝하여, 상기 콘택 패드를 노출시키는 하부전극콘택홀을 형성하는 단계; 및
    도전막을 형성하고 평탄화하여 상기 하부전극 콘택홀을 채우는 하부전극 콘택 플러그를 형성하는 단계를 구비하는 디램 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 비트라인은 차례로 적층된 베리어막 패턴, 도전배선 및 캐핑막 패턴과 측벽을 덮는 스페이서를 구비하도록 형성되는 것을 특징으로 하는 디램 소자의 형 성 방법.
  3. 제 2 항에 있어서,
    상기 하부전극 플러그를 형성하기 전에,
    상기 제 2 층간절연막에 대해 등방성 식각 공정을 진행하여 상기 하부전극콘택홀의 폭을 넓히는 단계;
    스페이서막을 전면적으로 콘포말하게 형성하는 단계; 및
    상기 스페이서막에 대해 이방성 식각 공정을 진행하여 상기 콘택 패드를 노출시키는 단계를 더 구비하는 것을 특징으로 하는 디램 소자의 형성 방법.
  4. 제 2 또는 제 3 항에 있어서,
    주형막(mold layer)을 형성하는 단계;
    상기 주형막을 식각하여 상기 하부전극콘택플러그를 노출시키는 스토리지노드홀을 형성하는 단계;
    하부전극막을 콘포말하게 형성하는 단계;
    희생산화막을 형성하여 상기 스토리지 노드홀을 채우는 단계;
    상기 희생산화막 및 상기 하부전극막에 대해 평탄화 공정을 진행하여 상기 주형막을 노출시키는 동시에 상기 스토리지 노드홀 안에 하부전극을 형성하고 상기 스토리지 노드홀 안에 희생산화막을 잔존시키는 단계;
    상기 희생산화막 및 상기 주형막을 제거하는 단계;
    유전막을 콘포말하게 형성하는 단계; 및
    상부전극막을 콘포말하게 형성하는 단계를 더 구비하는 것을 특징으로 하는 디램 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 희생 산화막 및 상기 주형막을 제거할 때, 상기 희생막도 제거되어 상기 보호막이 노출되는 것을 특징으로 하는 디램 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 주형막을 형성하기 전에 식각 저지막을 콘포말하게 형성하는 단계를 더 구비하되,
    상기 스토리지노드홀을 형성할 때, 상기 식각 저지막도 식각되는 것을 특징으로 하는 디램 소자의 형성 방법.
  7. 제 4 항에 있어서,
    상기 주형막을 형성하기 전에,
    상기 희생막을 제거하여 상기 보호막을 노출시키는 단계; 및
    식각 저지막을 콘포말하게 형성하는 단계를 더 구비하되,
    상기 스토리지노드홀을 형성할 때, 상기 식각 저지막도 식각되는 것을 특징으로 하는 디램 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 보호막은 실리콘산화막에 대해 식각 선택비를 갖는 물질로 형성되는 것을 특징으로 하는 디램 소자의 형성 방법.
  9. 반도체 기판에 활성 영역을 한정하는 소자분리막;
    상기 반도체 기판을 덮는 제 1 층간절연막;
    상기 제 1 층간절연막을 관통하여 상기 활성 영역과 접하는 콘택 패드;
    상기 제 1 층간절연막 상에 위치하되, 상기 콘택 패드와 접하지 않는 비트라인;
    상기 비트라인 사이를 채우는 제 2 층간절연막;
    상기 제 2 층간절연막 및 상기 비트라인의 상부면과 접하는 보호막; 및
    상기 보호막 및 상기 제 2 층간절연막을 관통하여 상기 콘택 패드와 접하되, 상기 보호막보다 높은 상부면을 갖는 하부전극콘택 플러그를 구비하는 디램 소자.
  10. 제 9 항에 있어서,
    상기 비트라인은 차례로 적층된 베리어막 패턴, 도전배선 및 캐핑막 패턴과 측벽을 덮는 스페이서를 구비하는 것을 특징으로 하는 디램 소자.
  11. 제 10 항에 있어서,
    상기 보호막 하부에서 상기 비트라인과 상기 하부전극콘택 플러그 사이에 개재된 절연 스페이서를 더 구비하는 것을 특징으로 하는 디램 소자.
  12. 제 10 또는 11 항에 있어서,
    상기 하부전극콘택플러그의 상부면과 접하는 컵 형태의 하부전극;
    상기 하부전극, 상기 하부전극콘택플러그의 측면 및 상기 보호막의 상부면을 콘포말하게 덮는 유전막; 및
    상기 유전막 상의 상부전극을 더 구비하는 것을 특징으로 하는 디램 소자.
  13. 제 12 항에 있어서,
    상기 하부전극 하부에서 상기 유전막과 상기 하부전극콘택플러그 사이와 그리고 상기 유전막 및 상기 보호막 사이에 개재된 식각 저지막을 더 구비하는 것을 특징으로 하는 디램 소자.
  14. 제 9 항에 있어서,
    상기 보호막은 실리콘산화막에 대해 식각 선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 디램 소자.
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