KR100287179B1 - 비트라인를포함하는반도체장치및그제조방법 - Google Patents

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Abstract

반도체 장치의 비트 라인 구조 및 그 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 형성되어 반도체 기판에 전기적으로 연결되며 제3절연막으로 둘러싸인 도전성 패드와, 제3절연막 상에 형성되며 도전성 패드의 상측 표면을 노출하는 제1콘택홀을 가지는 제1절연막 패턴과, 제1절연막 패턴 상에서 길게 형성되며 제1콘택홀을 매몰하여 도전막 패턴의 노출된 상측 표면에 접촉하여 전기적으로 연결된 비트 라인과, 선택적으로 제1절연막 패턴의 상측 표면 상의 제1절연막 패턴과 비트 라인과의 계면에 형성되어 도전막 패턴의 상측 표면을 노출하며 비트 라인의 하부를 보호하고 반사 방지막으로 이루어지는 하부 보호막 패턴과, 비트 라인의 측벽을 덮는 스페이서와, 비트 라인의 상부를 덮어 보호하며 반사 방지막으로 이루어지는 상부 보호막 패턴, 및 비트 라인에 이격되어 제1절연막 패턴을 관통하는 제2콘택홀을 가지고 비트 라인을 절연시키는 제2절연막 패턴을 포함하는 비트 라인을 포함하는 반도체 장치를 제공한다.

Description

비트 라인을 포함하는 반도체 장치 및 그 제조 방법{Semiconductor device including bit line and maunfacturing method the same}
본 발명은 반도체 장치에 관한 것으로, 특히 비트 라인(bit line) 구조 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가됨에 따라 임계 선폭(critical dimension)이 감소하고 있다. 또한, 임계 선폭의 균일도(uniformity)의 조절이 점차 중요시되고 있다. 이에 따라, 물질막의 패터닝을 위한 사진 식각 공정에 반사 방지막(Anti-Reflectance Coating;이하 "ARC"라 한다)의 채용이 증가하고 있다. 특히, 비트 라인으로 이용되는 도전막을 패터닝하는 공정에서의 채용이 증가하고 있다.
반사 방지막은 패터닝되는 물질막의 표면 난반사 등을 억제하여 사진 공정의 정밀도를 증가시키는 역할을 한다. 이에 따라, 보다 미세하고 높은 균일도의 물질막 패턴을 구현할 수 있다.
한편, 반사 방지막은 물질막 패터닝 후, 예컨대, 비트 라인을 형성한 후 제거된다. 상기 반사 방지막의 잔류는 후속 공정에서 식각 저지층(etching stopper)으로 작용할 수 있다. 따라서, 후속 공정에서 식각 불량 또는 콘택홀 형성 불량 등이 발생할 수 있다.
도 1은 종래의 비트 라인을 포함하는 반도체 장치의 단면을 개략적으로 나타낸다.
구체적으로, 종래의 비트 라인 구조는 제1절연막(23) 상에 도전막, 예컨대, 불순물이 도핑된 다결정질 실리콘막(doped polycrystalline silicon layer;61) 및 텅스텐 실리사이드막(tungsten silicide layer;63) 등으로 이루어지는 비트 라인(60)을 포함한다.
상기 비트 라인(60)을 형성하는 공정 이전에, 상기 제1절연막(23)을 반사 방지막을 개재하여 사진 식각 공정 등으로 패터닝하여 다이렉트 콘택홀(direct contact hole) 또는 다이렉트 콘택 패드(direct contact pad)를 더 형성할 수 있다. 이후에, 상기 반사 방지막을 제거한다. 다음에, 상기 제1절연막(23) 상에 도전막을 형성하여 비트 라인(60)으로 이용한다.
상기한 바와 같이 비트 라인(60)을 형성한 후 비트 라인(60)을 덮는 제2절연막(25)을 형성한다. 이후에, 상기 제2절연막(25)을 패터닝하여 반도체 기판(10)을 노출하는 베리드 콘택홀(buried contact hole;29)을 형성한다. 다음에, 상기 베리드 콘택홀(29)을 세정한 후 상기 베리드 콘택홀(29)을 채우는 다른 도전막을 형성한다. 상기 다른 도전막은 커패시터의 하부 전극 등으로 이용될 수 있다. 더욱이, 상기 베리드 콘택홀(29)의 하부에는 도전성의 베리드 콘택 패드(buried contact pad;31)가 더 형성될 수 있다.
이때, 상기 세정 단계 또는 후속의 커패시터 공정 등과 같은 공정에 의해서 상기 비트 라인(60)이 산화될 수 있다. 이와 같은 비트 라인(60)의 산화를 방지하기 위해서 상기 베리드 콘택홀(29)의 측벽을 덮는 스페이서(27)가 도입된다. 그러나, 베리드 콘택홀(29)에 스페이서(270을 도입함에 따라, 상기 베리드 콘택홀(29)의 바닥 선폭의 감소가 발생하게 된다. 따라서, 상기 베리드 콘택홀(29)을 채우는 다른 도전막과 하부의 베리드 콘택 패드(31) 간의 접촉 저항이 증가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 비트 라인의 산화를 방지하며 베리드 콘택홀을 형성할 수 있으며 상기 베리드 콘택홀의 바닥 임계 선폭을 보다 더 확보할 수 있어 접촉 저항의 증가를 억제할 수 있는 비트 라인을 포함하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 비트 라인의 산화를 방지하며 베리드 콘택홀을 형성할 수 있으며 상기 베리드 콘택홀의 바닥 임계 선폭을 보다 더 확보할 수 있어 접촉 저항의 증가를 억제할 수 있는 비트 라인을 포함하는 반도체 장치 제조 방법을 제공하는데 있다.
도 1은 종래의 비트 라인을 포함하는 반도체 장치를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치를 개략적으로 설명하기 위해서 도시한 평면도이다.
도 3은 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치를 설명하기 위해서 도 2의 A-A´ 절단선에 따라 개략적으로 도시한 단면도이다.
도 4a 내지 도 8a는 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치 제조 방법을 설명하기 위해서 도 2의 A-A´ 절단선을 따라 개략적으로 도시한 단면도들이다.
도 4b 내지 도 8b는 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치 제조 방법을 설명하기 위해서 도 2의 B-B´ 절단선을 따라 개략적으로 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 310 : 베리드 콘택 패드(buried contact pad)
410 : 다이렉트 콘택 패드(direct contact pad)
515 : 하부 보호막 패턴 555 : 상부 보호막 패턴
605 : 제1도전막 패턴 570 : 스페이서(spacer)
700 : 제2도전막 패턴
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 관점은, 반도체 기판 상에 형성되어 상기 반도체 기판에 전기적으로 연결되며 제3절연막으로 둘러싸인 도전성 패드와, 상기 제3절연막 상에 형성되며 상기 도전성 패드의 상측 표면을 노출하는 제1콘택홀을 가지는 제1절연막 패턴과, 상기 제1절연막 패턴 상에서 길게 형성되며 상기 제1콘택홀을 매몰하여 상기 도전막 패턴의 노출된 상측 표면에 접촉하여 전기적으로 연결된 비트 라인과, 선택적으로 상기 제1절연막 패턴의 상측 표면 상의 상기 제1절연막 패턴과 상기 비트 라인과의 계면에 형성되어 상기 도전막 패턴의 상측 표면을 노출하며 상기 비트 라인의 하부를 보호하고 반사 방지막으로 이루어지는 하부 보호막 패턴과, 상기 비트 라인의 측벽을 덮는 스페이서와, 상기 비트 라인의 상부를 덮어 보호하며 반사 방지막으로 이루어지는 상부 보호막 패턴, 및 상기 비트 라인에 이격되어 상기 제1절연막 패턴을 관통하는 제2콘택홀을 가지고 상기 비트 라인을 절연시키는 제2절연막 패턴을 포함하는 비트 라인을 포함하는 반도체 장치를 제공한다.
상기 스페이서는 질화 실리콘 또는 질화 산화 실리콘 등과 같은 질화물로 이루어진다. 상기 하부 보호막 패턴은 질화물계 반사 방지막 등을 이용한다. 상기 상부 보호막 패턴은 질화물계 반사 방지막 등을 이용한다. 상기 제2절연막 패턴 상에 상기 제2콘택홀을 매몰하는 제2도전막 패턴을 더 구비할 수 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 다른 관점은, 반도체 기판 상에 상기 반도체 기판에 전기적으로 연결되며 제3절연막으로 둘러싸인 도전성 패드를 형성한다. 상기 제3절연막 및 상기 도전성 패드 상에 제1절연막을 형성한다. 상기 제1절연막 상에 상기 제1절연막의 난반사를 방지하는 하부 반사 방지막을 형성한다. 상기 하부 반사 방지막 및 상기 제1절연막을 패터닝하여 상기 도전성 패드의 상측 표면을 노출하는 제1콘택홀을 가지는 제1절연막 패턴을 형성한다. 상기 하부 반사 방지막 상에 상기 제1콘택홀을 매몰하여 상기 도전성 패드의 상측 표면에 전기적으로 연결되는 제1도전막을 형성한다. 상기 제1도전막 상에 상부 반사 방지막을 형성한다. 상기 상부 반사 방지막, 상기 제1도전막 및 상기 하부 반사 방지막을 순차적으로 패터닝하여 상기 패터닝되는 제1도전막으로 이루어지는 비트 라인을 형성하고 상기 비트 라인의 상측을 보호하는 상기 패터닝되는 상부 반사 방지막으로 이루어지는 상부 보호막 패턴 및 선택적으로 상기 제1절연막 패턴의 상측 표면 상의 비트 라인의 하부를 보호하며 상기 패터닝되는 하부 반사 방지막으로 이루어지는 하부 보호막 패턴을 형성한다. 상기 비트 라인의 측벽을 덮고 상기 상부 보호막 패턴 및 상기 하부 보호막 패턴에 연결되는 스페이서를 형성한다. 상기 비트 라인에 이격되어 상기 제1절연막 패턴을 관통하는 제2콘택홀을 가지고 상기 비트 라인을 절연시키는 제2절연막 패턴을 형성한다.
본 발명에 따르면, 비트 라인의 산화를 방지하며 베리드 콘택홀을 형성할 수 있다. 또한, 상기 베리드 콘택홀의 바닥 선폭을 보다 더 확보할 수 있어 접촉 저항의 증가를 억제할 수 있다. 더욱이, 공정 단계를 생략할 수 있어 단순화할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
도 2는 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치의 평면 형상을 개략적으로 나타내고, 도 3은 도 2의 A-A´ 절단선에 따른 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치의 단면 형상을 개략적으로 나타낸다.
도 2를 참조하면, 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치는 반도체 기판(100)에 설정된 활성 영역(130)에 전기적으로 연결되는 제1도전막 패턴(605) 등을 구비한다. 비트 라인으로 이용되는 제1도전막 패턴(605)은 게이트 전극(170) 등과 절연되어야 하며, 이에 따라 상기 활성 영역(130)과는 콘택홀 등을 통해서 전기적으로 연결되어 비트 라인으로 이용된다. 예컨대, 다이렉트 콘택 영역 등에 제1콘택홀(400), 예컨대, 다이렉트 콘택홀 등을 형성하여 상기 활성 영역(130)과 제1도전막 패턴(605), 즉, 비트 라인 등을 전기적으로 연결한다.
또한, 상기 제1도전막 패턴(605), 즉, 비트 라인 상에는 다른 도전막이 형성될 수 있다. 예컨대, 베리드 콘택 영역 등에 형성되는 제2콘택홀(300), 예컨대, 베리드 콘택홀 등을 채우는 커패시터의 스토리지 전극(storage node) 등으로 이용되는 제2도전막 패턴(도 3의 700)이 상기 제1도전막 패턴(605) 상에 형성될 수 있다. 즉, 본 발명의 실시예에 의한 비트 라인을 포함하는 구조는 비트 라인 상에 커패시터가 형성되는 구조, 즉, 씨오비(COB;Capacitor On Bit line) 구조 등에 적용될 수 있다.
도 3을 참조하면, 비트 라인, 즉, 제1도전막 패턴(605)의 하부에는 반도체 기판(100)의 일부, 예컨대, 다이렉트 콘택 영역의 활성 영역(도 2의 130)을 노출하는 제1콘택홀(400)을 가지는 제1절연막 패턴(230)이 형성되어 있다. 상기 제1절연막 패턴(230)에 상기 제1콘택홀(400)이 형성되는 공정에서 제1절연막 상에 하부 반사 방지막이 도입된다.
이와 같이 도입되는 하부 반사 방지막은 상기 제1절연막 패턴(230)이 패터닝되는 사진 식각 공정에서 하부막, 예컨대, 상기 제1절연막의 표면 난반사를 방지하여 미세 패턴 형성을 가능하도록 한다. 상기 하부 반사 방지막은 일반적인 공정에서는 후속 공정을 위해서 제거된다. 그러나, 본 발명의 실시예에서는 상기 제1도전막 패턴(605)의 하부를 보호하는 하부 보호막 패턴(515)으로 상기 하부 반사 방지막을 이용한다.
즉, 상기 하부 반사 방지막을 제거하지 않고 비트 라인으로 이용되는 제1도전막을 형성한다. 이후에, 상기 제1도전막을 패터닝하는 공정에서 상기 하부 반사 방지막을 함께 패터닝하여 상기 제1도전막 패턴(605)의 하부에 상기 하부 반사 방지막의 잔존하는 부분으로 이루어지는 하부 보호막 패턴(515)을 형성한다.
하부 반사 방지막 패턴(515)은 후속 공정으로부터 상기 제1도전막 패턴(605)의 보호한다. 이러한 후속 공정으로부터의 상기 제1도전막 패턴(605)의 보호는 상기 제1도전막 패턴(605)의 측벽을 덮는 스페이서(spacer;570)와 상기 제1도전막 패턴(605)의 패터닝 공정에서 도입되는 상부 반사 방지막으로 이루어지는 상부 보호막 패턴(555)에 의해서 이루어진다. 이때, 상기 스페이서(570) 및 상부 보호막 패턴(555)과 하부 보호막 패턴(515)은 상호 연결되어 상기 제1도전막 패턴(605)의 보호를 보다 완벽하게 구현한다.
이와 같은 하부 보호막 패턴(515), 상부 보호막 패턴(555) 및 스페이서(570)에 의해서 상기 제1도전막 패턴(605), 즉, 비트 라인은 후속 고온 공정에서 산화 또는 침해되는 것이 보호되어 방지될 수 있다. 예컨대, 후속의 베리드 콘택홀 등과 같은 제2콘택홀(도 2의 300)을 형성하는 공정 또는 상기 제2콘택홀(300)을 채우는 스토리지 전극 등으로 이용되는 제2도전막 패턴(700)을 형성하는 공정 또는 유전막 형성 공정 등으로부터 상기 제1도전막 패턴(605)이 침해되거나 산화되는 것을 방지할 수 있다. 보다 상세하게 설명하면, 상기 제2도전막 패턴(700)을 형성하는 공정 등에서 도입되는 세정 공정, 고온 공정 또는 제2콘택홀(300)을 형성하는 식각 공정 등으로부터 상기 제1도전막 패턴(605), 즉, 비트 라인의 산화 또는 침해를 방지할 수 있다.
한편, 반사 방지막 등은 일반적으로 질화물계 반사 방지막이 주로 이용되고 있다. 따라서, 상기 상부 반사 방지막 또는 하부 반사 방지막 등으로 질화물계 반사 방지막, 예컨대, 질화 산화 실리콘막(silicon oxy nitride layer;이하 "SiON막"이라 한다) 등을 이용할 수 있다. 이에 따라, 상기 스페이서(515)로는 상기 상부 보호막 패턴(555) 또는 하부 보호막 패턴(515) 등과의 연결 등을 고려하여 질화물, 예컨대, 질화 실리콘막(silicon nitride layer;이하 "SiN막"이라 한다) 또는 SiON막 등으로 형성하는 것이 바람직하다.
이와 같은 후속 공정으로부터의 비트 라인 등으로 이용되는 상기 제1도전막 패턴(605), 즉, 비트 라인을 보호하는 것에 관해서는 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치 제조 방법을 설명하며 함께 상세히 설명한다.
도 4a 내지 도 8a는 본 발명의 실시예에 의한 비트 라인을 포함하는 반도체 장치 제조 방법을 설명하기 위해서, 도 2의 A-A´ 절단선을 따라 개략적으로 도시한 단면도들이고, 도 4b 내지 도 8b는 도 2의 B-B´ 절단선을 따라 개략적으로 도시한 단면도들이다.
도 4a 및 4b는 반도체 기판(100) 상에 도전성 패드(conductive pad;310, 410)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 활성 영역(도 2의 130)을 설정하는 소자 분리막(150)을 형성한다. 이후에, 상기 반도체 기판(100) 상을 덮는 층간 절연막으로 제3절연막(210)을 형성한다. 이후에, 상기 제3절연막(210)을 패터닝하여 활성 영역을 노출시키는 콘택홀, 예컨대, 베리드 콘택 영역에서의 베리드 패드 콘택홀(도 2의 301) 또는 다이렉트 콘택 영역에서의 다이렉트 패드 콘택홀(도 2의 401) 등을 형성한다.
다음에, 비트 라인으로 이용되는 제1도전막 패턴(도 2의 605) 또는 스토리지 전극 등으로 이용되는 제2도전막 패턴(도 3의 700)의 하부막으로 접촉 특성을 개선시키는 도전성 패드(310, 410)를 형성한다. 예컨대, 상기 베리드 콘택홀을 채우는 베리드 콘택 패드(buried contact pad;310) 또는 상기 다이렉트 콘택홀을 채우는 다이렉트 콘택 패드(direct contact pad;410) 등을 형성한다.
도 5a 및 도 5b는 다이렉트 콘택 패드(410)를 노출하는 다이렉트 콘택홀로 이용되는 제1콘택홀(400)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제3절연막(210) 상에 절연 물질 등으로 제1절연막(230)을 형성한다. 이후에, 제1절연막(230) 상에 하부 반사 방지막(510)을 형성한다. 상기 하부 반사 방지막(510)은 상기 제1절연막(230)을 패터닝하는 공정 등에 이용되는 사진 공정에서 상기 제1절연막(230)의 표면에서의 난반사 등을 방지할 수 있다. 따라서, 보다 미세한 선폭의 포토레지스트 패턴을 형성할 수 있다.
한편, 상기 하부 반사 방지막(510)으로는 일반적인 반사 방지막을 모두 사용할 수 있으나, 후속의 스페이서(spacer;도 3의 650)의 형성 단계를 고려하여 질화물계 반사 방지막을 이용한다. 예컨대, SiON막 등을 이용하는 것이 바람직하다.
상기 제1절연막을 상기한 바와 같은 하부 반사 방지막(510)을 개재하는 사진 식각 공정 등으로 패터닝하여 도전성 패드, 즉, 다이렉트 콘택 패드(410)의 표면을 노출시키는 다이렉트 콘택홀인 제1콘택홀(400)을 형성한다. 이때, 하부 반사 방지막(510) 또한 패터닝되므로, 제1콘택홀(400)이 형성되는 부분은 하부 반사 방지막(510) 부분은 상기한 제1콘택홀(400)의 형성에 따라 제거된다. 상기 제1콘택홀(400)을 통해서 후속의 제1도전막 패턴(도 2의 605)은 반도체 기판(100)의 활성 영역(도 2의 130)에 전기적으로 연결된다.
도 6a 및 도 6b는 하부 반사 방지막(510) 상에 제1콘택홀(400)을 채우는 제1도전막(600)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 하부 반사 방지막(510) 상에 제1콘택홀(400)을 채워 반도체 기판(100)의 활성 영역(도 2의 130)과 전기적으로 연결되는 제1도전막(600)을 형성한다. 예컨대, 제1콘택홀(400)을 채우는 불순물이 도핑된 다결정질 실리콘막(610)을 형성한다. 이후에, 상기 다결정질 실리콘막(610) 상에 텅스텐 실리사이드막(WSiX;630) 등을 형성한다. 이와 같이 하여 비트 라인 등으로 이용될 제1도전막(600)을 형성한다.
이후에, 제1도전막(600) 상에 상부 반사 방지막(550)을 형성한다. 상기 상부 반사 방지막(550)은 상기 제1도전막(600)을 패터닝하는 사진 공정 등에서 상기 제1도전막(600) 등의 난반사 등을 방지하여 제1도전막 패턴(도 3의 605)의 미세한 선폭을 구현하거나 높은 균일도를 구현할 수 있게 한다. 한편, 상기 상부 반사 방지막(550)은 일반적인 반사 방지막을 모두 사용할 수 있으나, 후속의 스페이서(spacer;도 3의 650)의 형성 단계를 고려하여 질화물계 반사 방지막을 이용한다. 예컨대, SiON막 등을 이용하는 것이 바람직하다.
도 7a 및 도 7b는 비트 라인인 제1도전막 패턴(605)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1도전막(600)을 포토레지스트 패턴 등을 개재하는 사진 식각 공정 등으로 패터닝하여 제1도전막 패턴(605), 즉, 비트 라인을 형성한다. 이때, 상기 상부 반사 방지막(550) 또는 상기 하부 반사 방지막(510) 또한 패터닝된다. 이에 따라, 상기 제1도전막 패턴(605)과 하부의 제1절연막 패턴(230)의 계면에 위치하며 상기 하부 반사 방지막(510)의 잔류하는 부분으로 이루어지는 하부 보호막 패턴(515)이 형성된다. 더욱이, 상기 상부 반사 방지막(510)의 잔류하는 부분으로 이루어지는 상부 보호막 패턴(555)이 형성된다.
상기 제1도전막 패턴(605)의 노출되는 측벽을 덮는 스페이서(570)를 형성한다. 상기 스페이서(570)는 상기 상부 보호막 패턴(555) 또는 상기 하부 보호막 패턴(515)에 연결되게 형성된다. 따라서, 상기 스페이서(570)는 상기 상부 보호막 패턴(555) 또는 하부 보호막 패턴(515)을 이루는 물질과 유사한 물질, 예컨대 질화물계 물질, 예컨대, SiN막 또는 SiON막 등으로 형성된다.
상술한 바와 같이 상기 제1도전막 패턴(605), 즉, 비트 라인은 스페이서(570) 및 상부 보호막 패턴(555) 또는 하부 보호막 패턴(515) 등으로 둘러싸인다. 따라서, 제1도전막 패턴(605)의 침해 발생을 더욱 완벽하게 방지할 수 있다. 즉, 후속 공정인 커패시터의 스토리지 전극으로 사용되는 제2도전막의 형성 및 커패시터의 유전막 형성 등과 같은 고온 공정이 수반될 때, 제1도전막 패턴(605), 즉, 비트 라인의 산화나 침해가 스페이서(570), 상부 보호막 패턴(555) 및 하부 보호막 패턴(515) 등에 의해서 방지된다. 이에 따라, 비트 라인으로 사용되는 제1도전막 패턴(605)의 저항 증가를 억제할 수 있어 비트 라인의 신뢰성을 제고할 수 있고, 결과적으로 반도체 장치의 신뢰성을 확보할 수 있다.
한편, 상술한 바와 같이 하부 보호막 패턴(515)을 도입함으로써 전체 공정의 단순화를 구현할 수 있다. 예컨대, 상기 하부 반사 방지막(510)은 후속의 공정 등에서 식각 저지층 등으로 작용할 수 있다. 따라서, 일반적으로 상기 제1절연막 패턴(230)을 패터닝하는 공정 이후에 상기 하부 반사 방지막(510)을 제거하는 식각 공정을 추가로 수행해야 한다. 그러나, 본 발명의 실시예에서는 상술한 바와 같이 비트 라인으로 이용되는 제1도전막 패턴(605)을 패터닝 공정에서 하부 보호막 패턴(515)으로 이용되는 부분을 제외한 나머지 하부 반사 방지막(510)이 동시에 제거된다. 따라서, 상기 추가의 하부 반사 방지막(510)을 제거하는 식각 공정을 생략할 수 있다. 이에 따라, 전체 공정이 보다 단순해질 수 있다.
도 8a 및 도 8b는 비트 라인인 제1도전막 패턴(605)을 덮고 베리드 콘택홀로 이용되는 제2콘택홀(300)을 가지는 제2절연막(250)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1도전막 패턴(605), 즉, 비트 라인을 덮는 제2절연막을 형성한다. 이후에, 상기 제2절연막을 패터닝하여 하부의 베리드 콘택 패드(310) 또는 반도체 기판(100)을 노출시키는 제2콘택홀(300)을 가지는 제2절연막 패턴(250)을 형성한다.
제2절연막 패턴(250)을 형성하는 패터닝 공정에서는 사진 식각 공정 또는 다결정질 실리콘 마스크(polycrystalline silicon mask) 등을 개재하는 식각 공정 등을 이용한다. 이때, 상기 다결정질 실리콘 마스크는 식각 마스크로 이용된다. 또한, 상기 다결정질 실리콘 마스크는 후속 공정인 커패시터 형성 공정 등에서 하부 전극 스택(storage node stack) 등으로 이용된다.
이후에, 상기 제2콘택홀(300)을 채우는 제2도전막 패턴(도 3의 700)을 형성한다. 상기 제2도전막 패턴(700)은 COB 구조에서 커패시터의 하부 전극으로 이용될 수 있다. 따라서, 불순물이 도핑된 다결정질 실리콘막 또는 비정질 실리콘막 등으로 상기 제2도전막 패턴(도 3의 700)은 형성된다. 또한, 상기 다결정질 실리콘 마스크도 상기 하부 전극의 일부로 채용될 수 있다.
이때, 상기 제2콘택홀(300)의 측벽을 덮는 스페이서를 형성하는 공정을 본 발명의 실시예에서는 요구하지 않는다. 즉, 상술한 바와 같이 상기 제2콘택홀(300)을 형성한 후 후속 공정에 의해서 상기 제1도전막 패턴(605), 즉, 비트 라인의 침해를 방지하기 위해서 일반적으로 스페이서를 상기 제2콘택홀(255)의 측벽에 형성한다.
그러나, 본 발명의 실시예에서는 제1도전막 패턴(605), 즉, 비트 라인이 하부 보호막 패턴(515), 제1도전막 패턴(605)의 측벽을 덮는 스페이서(570) 또는 상부 보호막 패턴(555) 등으로 둘러싸여 보호되고 있다. 따라서, 상기 제2콘택홀(300)의 측벽에 추가로 스페이서를 형성할 필요가 없다.
이에 따라, 상기 제2콘택홀(300)의 바닥 선폭의 증대 또는 확보를 구현할 수 있다. 또한, 상기 제2콘택홀(300)의 측벽을 덮는 추가의 스페이서를 형성하는 공정에서 발생할 수 있는 상기 다결정질 실리콘 마스크의 변형 등을 방지할 수 있다. 상기한 다결정질 실리콘 마스크의 변형은 제2콘택홀(300)의 측벽에 스페이서를 형성하는 열 공정, 예컨대, SiN막을 형성할 때 이용되는 고온 공정에 의해서 발생할 수 있다. 이에 따라, 상기 다결정질 실리콘 마스크를 후속의 커패시터 공정에서 하부 전극의 일부로 이용할 경우에, 반구형 입자 실리콘막(hemispherical grained silicon layer) 등을 성장시키는 공정에서의 불량이 발생할 수 있다. 따라서, 상기 다결정질 실리콘 마스크의 두께를 증가시킬 수 없는 상황에 직면한다.
그러나, 본 발명의 실시예에서는 상기 제2콘택홀(300)의 측벽을 덮는 추가의 스페이서 형성 공정을 생략함으로써 상기 반구형 입자 실리콘막 성장 공정 등에서의 불량 발생을 방지할 수 있다. 이에 따라, 상기 다결정질 실리콘 마스크의 두께를 증가시킬 수 있어 상부 임계 선폭 손실(top critical dimension loss)이 없는 미세 콘택홀(small contact hole), 즉, 제2콘택홀(300)을 형성할 수 있다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 다이렉트 콘택홀을 패터닝하기 위해서 제1절연막 상에 형성되는 하부 반사 방지막을 비트 라인으로 이용되는 제1도전막 패턴을 형성하는 공정에서 패터닝하여 하부 보호막 패턴으로 이용한다. 이에 따라, 후속 공정에서 식각 저지층으로 작용할 수 있는 하부 반사 방지막을 제거하는 공정을 생략할 수 있다.
더욱이, 비트 라인으로 이용되는 제1도전막 패턴이 산화 등에 의한 불량 등으로부터 하부 보호막 패턴, 상부 보호막 패턴 및 스페이서 등에 의해서 보호될 수 있다. 이에 따라, 비트 라인과 이격되어 형성되는 베리드 콘택홀 등인 제2콘택홀의 측벽을 덮는 추가의 스페이서를 생략할 수 있다.
한편, 상기 베리드 콘택홀인 제2콘택홀의 측벽을 덮는 스페이서가 생략될 수 있어 상기 제2콘택홀의 바닥 임계 선폭을 보다 더 확보할 수 있다. 이에 따라, 상기 제2콘택홀을 형성하는 데 이용되는 다결정질 실리콘 마스크의 두께를 보다 두껍게 형성할 수 있다. 이에 따라, 상기 제2콘택홀 형성시 상부 임계 선폭의 손실을 방지할 수 있다. 따라서, 미세한 베리드 콘택홀 형성을 구현할 수 있다.
또한, 상기한 바와 같이 제2콘택홀의 측벽을 덮는 스페이서가 생략되므로, 상기 스페이서를 형성할 때 이용되는 열 공정 등이 생략된다. 따라서, 상기 다결정질 실리콘 마스크의 변형을 방지할 수 있다. 이에 따라, 상기 다결정질 실리콘 마스크가 후속의 커패시터 공정에서 하부 전극의 일부로 이용될 때 반구형 입자 실리콘막 성장 감소 등과 같은 불량 발생을 방지할 수 있다.

Claims (10)

  1. 반도체 기판 상에 형성되어 상기 반도체 기판에 전기적으로 연결되며 제3절연막으로 둘러싸인 도전성 패드;
    상기 제3절연막 상에 형성되며 상기 도전성 패드의 상측 표면을 노출하는 제1콘택홀을 가지는 제1절연막 패턴;
    상기 제1절연막 패턴 상에서 길게 형성되며 상기 제1콘택홀을 매몰하여 상기 도전막 패턴의 노출된 상측 표면에 접촉하여 전기적으로 연결된 비트 라인;
    선택적으로 상기 제1절연막 패턴의 상측 표면 상의 상기 제1절연막 패턴과 상기 비트 라인과의 계면에 형성되어 상기 도전막 패턴의 상측 표면을 노출하며 상기 비트 라인의 하부를 보호하고 반사 방지막으로 이루어지는 하부 보호막 패턴;
    상기 비트 라인의 측벽을 덮는 스페이서;
    상기 비트 라인의 상부를 덮어 보호하며 반사 방지막으로 이루어지는 상부 보호막 패턴; 및
    상기 비트 라인에 이격되어 상기 제1절연막 패턴을 관통하는 제2콘택홀을 가지고 상기 비트 라인을 절연시키는 제2절연막 패턴을 포함하는 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 스페이서는
    질화 실리콘 및 질화 산화 실리콘으로 이루어지는 일군에서 선택되는 어느 하나의 질화물로 이루어진 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 하부 보호막 패턴은
    질화물계 반사 방지막인 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 상부 보호막 패턴은
    질화물계 반사 방지막인 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 제2절연막 패턴 상에
    상기 제2콘택홀을 매몰하는 제2도전막 패턴을 더 포함하는 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치.
  6. 반도체 기판 상에 상기 반도체 기판에 전기적으로 연결되며 제3절연막으로 둘러싸인 도전성 패드를 형성하는 단계;
    상기 제3절연막 및 상기 도전성 패드 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 상기 제1절연막의 난반사를 방지하는 하부 반사 방지막을 형성하는 단계;
    상기 하부 반사 방지막 및 상기 제1절연막을 패터닝하여 상기 도전성 패드의 상측 표면을 노출하는 제1콘택홀을 가지는 제1절연막 패턴을 형성하는 단계;
    상기 하부 반사 방지막 상에 상기 제1콘택홀을 매몰하여 상기 도전성 패드의 상측 표면에 전기적으로 연결되는 제1도전막을 형성하는 단계;
    상기 제1도전막 상에 상부 반사 방지막을 형성하는 단계;
    상기 상부 반사 방지막, 상기 제1도전막 및 상기 하부 반사 방지막을 순차적으로 패터닝하여 상기 패터닝되는 제1도전막으로 이루어지는 비트 라인을 형성하고 상기 비트 라인의 상측을 보호하는 상기 패터닝되는 상부 반사 방지막으로 이루어지는 상부 보호막 패턴 및 선택적으로 상기 제1절연막 패턴의 상측 표면 상의 비트 라인의 하부를 보호하며 상기 패터닝되는 하부 반사 방지막으로 이루어지는 하부 보호막 패턴을 형성하는 단계;
    상기 비트 라인의 측벽을 덮고 상기 상부 보호막 패턴 및 상기 하부 보호막 패턴에 연결되는 스페이서를 형성하는 단계; 및
    상기 비트 라인에 이격되어 상기 제1절연막 패턴을 관통하는 제2콘택홀을 가지고 상기 비트 라인을 절연시키는 제2절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 하부 보호막 패턴은
    질화물계 반사 방지막으로 형성되는 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치 제조 방법.
  8. 제6항에 있어서, 상기 상부 보호막 패턴은
    질화물계 반사 방지막으로 형성되는 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치 제조 방법.
  9. 제6항에 있어서, 상기 스페이서는
    질화 실리콘 및 질화 산화 실리콘으로 이루어지는 일군에서 선택되는 어느 하나의 질화물로 형성되는 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치 제조 방법.
  10. 제1항에 있어서, 상기 제2절연막 패턴을 형성하는 단계 이후에,
    제2절연막 패턴 상에 상기 제2콘택홀을 매몰하는 제2도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비트 라인을 포함하는 반도체 장치 제조 방법.
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