KR100866706B1

KR100866706B1 - 반도체소자의 형성방법

Info

Publication number: KR100866706B1
Application number: KR1020020042456A
Authority: KR
Inventors: 구자춘
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2008-11-03
Also published as: KR20040008767A

Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 비트라인 상부의 하드마스크층 두께를 두껍게 유지하며 저장전극 콘택홀 측벽에 절연막 스페이서를 두껍게 유지할 수 있도록 하여 비트라인 기생 캐패시턴스를 감소시키고 그에 따른 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 형성방법{A method for forming a semiconductor device}

도 1 은 비트라인과 엇갈리게 형성된 라인 타입의 저장전극용 콘택 노드를 도시한 평면도.

도 2 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.

도 3 내지 도 5 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

11,41 : 반도체기판 13,43 : 하부절연층

15,45 : 랜딩 플러그 17,47 : 제1층간절연막

19,49 : 비트라인 21,51 : 하드마스크층

23 : 제1질화막 스페이서 25,55,59 : 저장전극 콘택홀

27 : 제2질화막 스페이서 53 : 질화막 스페이서

57 : 절연막 스페이서

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 비트라인 상측에 하 드마스크층을 형성하고 이를 이용한 저장전극의 자기정렬적인 콘택 공정시 소자의 특성 열화를 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

종래기술에 따른 저장전극 콘택 노드의 형성 기술은 콘택 면적을 확보하기 위하여 비트라인과 엇갈리게 라인 타입 패터닝을 실시함으로써 콘택을 형성하였다.

도 1 은 종래기술에 따른 반도체소자의 형성방법을 도시한 평면도로서, 일 ??향으로 평행하게 형성된 비트라인(100) 상에 저장전극 콘택플러그(200)가 교차하여 라인 타입 ( line type ) 으로 형성된 것을 도시한다.

도 2 는 상기 도 1 의 ⓐ-ⓐ를 따라 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도이다.

도 2 를 참조하면, 하부절연층(13)이 형성된 반도체기판(11) 상부에 랜딩 플러그(15)를 형성한다.

이때, 상기 하부절연층(13)은 소자분리막(도시안됨) 및 게이트(도시안됨)가 구비된 것이다.

상기 랜딩 플러그(15)는 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 반도체기판(11)에 형성된 불순물 접합영역(도시안됨)에 콘택되도록 비트라인이나 저장전극용으로 형성한 것이다.

그 다음, 전체표면상부에 제1층간절연막(17)을 형성하고 평탄화식각공정으로 상기 랜딩 플러그(15)를 노출시킨다.

그 다음, 상기 비트라인용 랜딩 플러그에 접속되는 비트라인(19)을 패터닝한 다. 이때, 상기 비트라인(19)은 그 상부에 하드마스크층(21)인 질화막이 형성된 것이다.

그리고, 상기 비트라인(19) 측벽에 제1질화막 스페이서(23)를 형성한다.

그리고, 전체표면상부에 제2층간절연막(도시안됨)을 형성하고 이를 평탄화식각한다.

이때, 상기 제2층간절연막은 유동성이 우수한 BPSG 나 HDP CVD 산화막으로 형성하고, 상기 평탄화식각공정은 CMP 공정으로 실시한다.

그 다음, 라인 타입 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 랜딩 플러그(15)를 노출시키는 저장전극 콘택홀(25)을 형성하되, 자기정렬적인 콘택공정을 수반하여 실시한다.

이때, 상기 하드마스크층(21)인 질화막의 손상이 심하게 유발되고, 이는 후속공정으로 형성되는 저장전극 콘택플러그와 비트라인이 쇼트 ( short ) 되는 문제점이 있다.

이를 해결하기 위하여, 최근에는 상기 콘택홀(25) 측벽에 제2질화막 스페이서(27)를 100 ∼ 300 Å 두께로 형성하고 상기 저장전극 콘택홀(25)을 매립하는 저장전극 콘택플러그를 형성한다.

그러나, 후속 공정으로 실시하는 라인 타입의 콘택플러그 형성을 위한 CMP 공정시 각각의 콘택플러그를 분리시키기 위하여 과도한 CMP 공정을 실시하여야 하기 때문에 상기 하드마스크층(21)의 손실이 다량 유발된다.

특히, 패턴 밀도나 웨이퍼 위치별로 연마되는 정도가 불균일하기 때문에 웨 이퍼 전면에서 전체의 저장전극 콘택플러그를 분리시키게 되면 일부 지역에서 비트라인이 노출되게 되고 후속 공정으로 캐패시터를 형성하면 캐패시터와 비트라인이 쇼트되는 문제점이 유발된다.

본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 비트라인 상부의 하드마스크층 두께를 두껍게 유지하며 저장전극 콘택홀 측벽에 절연막 스페이서를 두껍게 유지할 수 있도록 하여 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,

반도체기판 상부에 랜딩 플러그를 노출시키는 제1층간절연막을 형성하는 공정과,

상기 랜딩 플러그에 접속되는 비트라인을 패터닝하는 공정과,

상기 비트라인 측벽에 질화막 스페이서 형성하고 전체표면상부에 평탄화된 제2층간절연막을 형성하는 공정과,

라인 타입 콘택마스크를 이용한 사진식각공정으로 상기 랜딩 플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정과,

상기 비트라인 상부 및 상기 저장전극 콘택홀 측벽에 절연막 스페이서를 형성하는 공정과,

이방성 식각공정을 이용하여 상기 절연막 스페이서를 식각하여 상기 랜딩 플러그의 상부를 노출시키는 공정을 포함하는 것과,

상기 절연막 스페이서는 PECVD 질화막이나 PECVD SiC 막으로 형성하되,

상기 절연막 스페이서는 10 ∼ 50 퍼센트의 단차피복성을 갖고,

상기 PECVD 질화막은 SiH₄, Si₂H₆ 또는 SiH₂Cl₂ 10 ∼ 500 sccm, NH₃ 0초과 ∼ 2000 sccm, N₂ 0초과 ∼ 5000 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성하고,

상기 PECVD SiC 막은 SiH(CH₃)₃, SiH(CH₃)₄, SiH(C₂H₅)₃또는 Si(C₂H₅)₄10 ∼ 500 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성하거나, SiH₄/CH₄ 10 ∼ 500 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성하는 것과,

상기 절연막 스페이서는 50 ∼ 2000 W 의 RF 전력, 0.1 ∼ 10 torr 의 플라즈마 반응실 압력, 300 ∼ 600 ℃ 의 기판 온도, 100 ∼ 500 ㎜ 의 플라즈마 발생 전극 거리의 증착 조건을 이용하여 형성하는 것과,

상기 절연막 스페이서는 웨이퍼가 놓이는 전극 부분에 수십 ∼ 수천 KHz 의 저주파 전력을 0초과 ∼ 1000 W 인가하여 박막의 밀도를 높이는 것을 특징으로 한다.

한편, 본 발명의 원리는,

저장전극 콘택마스크를 이용한 사진식각공정을 실시하고 단차피복성이 낮고 콘택홀 습식 세정 용액에도 습식식각속도가 느린 PECVD 질화막이나 PECVD SiC로 비트라인 스페이서로 형성하여 저장전극 콘택플러그를 형성하기 위한 CMP 공정시 비트라인 상부의 하드마스크층의 손실을 최소화시킴으로써 비트라인 캐패시턴스 값을 낮추고 캐패시터에 저장된 데이터 값을 읽는 센스앰프 ( sense amp ) 의 센싱 마진 ( sensing margin ) 을 증가시킬 수 있도록 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 3 내지 도 5 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.

도 3 를 참조하면, 하부절연층(43)이 형성된 반도체기판(41) 상부에 랜딩 플러그(45)를 형성한다.

이때, 상기 하부절연층(43)은 소자분리막(도시안됨) 및 게이트(도시안됨)가 구비된 것이다.

상기 랜딩 플러그(45)는 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 반도체기판(41)에 형성된 불순물 접합영역(도시안됨)에 콘택되도록 비트라인이나 저장전극용으로 형성한 것이다.

그리고, 전체표면상부에 제1층간절연막(47)을 형성하고 평탄화식각공정으로 상기 랜딩 플러그(45)를 노출시킨다.

그 다음, 상기 비트라인용 랜딩 플러그에 접속되는 비트라인(49)을 패터닝한다. 이때, 상기 비트라인(49)은 그 상부에 하드마스크층(51)인 질화막이 형성된 것이다.

그리고, 상기 비트라인(49) 측벽에 질화막 스페이서(53)를 형성한다.

그리고, 전체표면상부에 제2층간절연막(도시안됨)을 형성하고 이를 평탄화식 각한다.

그 다음, 라인 타입 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 랜딩 플러그(45)를 노출시키는 저장전극 콘택홀(55)을 형성하되, 상기 식각공정은 자기정렬적인 콘택공정을 수반하여 실시한다.

도 4 를 참조하면, 상기 저장전극 콘택홀(55)을 측벽에 절연막 스페이서(57)를 형성하되, PECVD 질화막이나 PECVD SiC 막으로 형성한다.

이때, 상기 PECVD 질화막이나 PECVD SiC 막은 단차피복성이 낮고 콘택홀 습식 세정 용액에도 습식식각속도가 느린 특성을 갖는다.

예를 들면, 상기 PECVD 질화막이나 PECVD SiC 막은 상기 하드마스크층(51) 상부에 1000 Å 두께만큼 증착되어도 비트라인(49)의 측벽에는 100 ∼ 500 Å 두께만큼만 증착되므로, 10 ∼ 50 퍼센트의 단차피복성을 갖는다.

여기서, 상기 PECVD 질화막은 SiH₄, Si₂H₆ 또는 SiH₂Cl₂ 10 ∼ 500 sccm, NH₃ 0초과 ∼ 2000 sccm, N₂ 0초과 ∼ 5000 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성한다.

상기 PECVD SiC 막은 SiH(CH₃)₃, SiH(CH₃)₄, SiH(C₂H₅)₃또는 Si(C₂H₅)₄10 ∼ 500 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성하거나, SiH₄/CH₄ 10 ∼ 500 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성한다.

또한, 상기 절연막 스페이서(57)로 형성되는 PECVD 질화막이나 PECVD SiC 막은 50 ∼ 2000 W 의 RF 전력, 0.1 ∼ 10 torr 의 플라즈마 반응실 압력, 300 ∼ 600 ℃ 의 기판 온도, 100 ∼ 500 ㎜ 의 플라즈마 발생 전극 거리를 증착 조건으로 하며, 단차피복비를 향상시키기 위하여 기판의 온도를 높이거나 반응실 압력을 낮출 수도 있다. 여기서, 단차피복비를 낮추는 방법은 기판의 온도를 낮추거나 반응실 압력을 높이는 것이다.

또한 박막의 밀도를 높이기 위하여, 기판 온도를 높이거나, 소오스 RF 전력이외에 웨이퍼가 놓이는 전극 부분에 수십 ∼ 수천 KHz 의 저주파 전력을 0초과 ∼ 1000 W 인가할 수도 있다.

도 5를 참조하면, 후속 공정으로 후속 이방성 식각공정을 실시하여 상기 랜딩 플러그(45)의 상부를 노출시키는 저장전극용 콘택홀(59)을 형성한다.

그리고, 상기 콘택홀(59)을 HF 용액이나 BOE ( buffered oxide etchant ) 용액으로 프리-크리닝 ( pre-cleaning ) 한다. 이때, 상기 절연막 스페이서(57)는 거의 제거되지 않는다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 형성방법은, 비트라인 측벽 및 상측에 질화막을 두껍게 형성하여 저장전극 콘택 공정 및 소자 형성 공정 후 소자의 특성 및 신뢰성을 향상시키되, 비트라인 기생 캐패시턴스 값을 낮추어 센스앰프의 센싱 마진을 충분히 확보할 수 있도록 하는 효과를 제공한다.

Claims

반도체기판 상부에 랜딩 플러그를 노출시키는 제1층간절연막을 형성하는 공정과,

상기 랜딩 플러그에 접속되는 비트라인을 패터닝하는 공정과,

상기 비트라인 측벽에 질화막 스페이서 형성하고 전체표면상부에 평탄화된 제2층간절연막을 형성하는 공정과,

라인 타입 콘택마스크를 이용한 사진식각공정으로 상기 랜딩 플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정과,

상기 비트라인 상부 및 상기 저장전극 콘택홀 측벽에 절연막 스페이서를 형성하는 공정과,

이방성 식각공정을 이용하여 상기 절연막 스페이서를 식각하여 상기 랜딩 플러그의 상부를 노출시키는 공정을 포함하는 반도체소자의 형성방법.
제 1 항에 있어서,

상기 절연막 스페이서는 PECVD 질화막이나 PECVD SiC 막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
제 2 항에 있어서,

상기 절연막 스페이서는 10 ∼ 50 퍼센트의 단차피복성을 갖는 것을 특징으 로 하는 반도체소자의 형성방법.
제 2 항에 있어서,

상기 PECVD 질화막은 SiH₄, Si₂H₆ 또는 SiH₂Cl₂ 10 ∼ 500 sccm, NH₃ 0초과 ∼ 2000 sccm, N₂ 0초과 ∼ 5000 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
제 2 항에 있어서,

상기 PECVD SiC 막은 SiH(CH₃)₃, SiH(CH₃)₄, SiH(C₂H₅)₃또는 Si(C₂H₅)₄10 ∼ 500 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성하거나, SiH₄/CH₄ 10 ∼ 500 sccm, He 또는 Ar 0초과 ∼ 5000 sccm 의 혼합기체를 소오스 가스로 하여 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
제 1 항에 있어서,

상기 절연막 스페이서는 50 ∼ 2000 W 의 RF 전력, 0.1 ∼ 10 torr 의 플라즈마 반응실 압력, 300 ∼ 600 ℃ 의 기판 온도, 100 ∼ 500 ㎜ 의 플라즈마 발생 전극 거리의 증착 조건을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
제 1 항에 있어서,

상기 절연막 스페이서는 웨이퍼가 놓이는 전극 부분에 수십 ∼ 수천 KHz 의 저주파 전력을 0초과 ∼ 1000 W 인가하여 박막의 밀도를 높이는 것을 특징으로 하는 반도체소자의 형성방법.