KR100369865B1 - 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 플러그 형성 방법에 관한 것으로, 특히 에피택셜 성장 공정과 식각 방지막을 사용한 전면 식각 공정을 사용하여 플러그층을 형성하므로, 게이트 기생 정전용량의 증가를 방지하고 공정 여유도를 증가시키므로 소자의 특성 및 수율을 향상시키는 특징이 있다.
Description
본 발명은 플러그 형성 방법에 관한 것으로, 특히 에피택셜 성장 공정과 식각 방지막을 사용한 전면 식각 공정을 사용하여 플러그층을 형성하므로 소자의 특성 및 수율을 향상시키는 플러그 형성 방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 일 예에 따른 플러그 형성 방법을 나타낸 공정 단면도이고, 도 2a 내지 도 2c는 종래의 다른 예에 따른 플러그 형성 방법을 나타낸 공정 단면도이다.
종래의 일 예에 따른 플러그 형성 방법은 도 1a에서와 같이, 반도체 기판(11)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크(Hard mask)층인 제 1 질화막(17) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 1 감광막을 워드 라인(Word line)이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(17), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(11)상에 게이트 산화막(13)을 개재한 워드 라인(15)을 형성한 후, 상기 제 1 감광막을 제거한다.
그리고, 전면에 식각 방지막인 제 2 질화막(19)을 형성한다.
도 1b에서와 같이, 상기 제 2 질화막(19)상에 층간 산화막(21)과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 2 감광막을 다수개의 플러그들이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막을마스크로 상기 층간 산화막(21)을 자기 정렬 콘택 방법에 의해 선택 식각한 후, 상기 제 2 감광막을 제거한다.
그리고, 상기 층간 산화막(21)을 마스크로 상기 제 2 질화막(19)을 에치백(Etch-back)하여 콘택홀을 형성하고 상기 노출된 워드 라인(15) 일측의 반도체 기판(11) 상에 제 2 질화막 스페이서(19a)를 형성한다.
도 1c에서와 같이, 상기 콘택홀을 포함한 전면에 제 2 다결정 실리콘층을 형성한 후, 상기 층간 산화막(21)을 식각 종말점으로 화학 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 평탄 식각하여 플러그층(23)을 형성한다.
그리고, 상기 제 1 질화막(17)을 식각 종말점으로 화학 기계 연마 방법에 의해 상기 제 2 질화막(19), 층간 산화막(21) 및 플러그층(23)을 평탄 식각한다.
종래의 다른 예에 따른 플러그 형성 방법은 도 2a에서와 같이, 반도체 기판(11)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크층인 제 2 산화막(18) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 1 감광막을 워드 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 2 산화막(18), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(11)상에 게이트 산화막(13)을 개재한 워드 라인(15)을 형성한 후, 상기 제 1 감광막을 제거한다.
그리고, 전면에 식각 방지막인 제 3 산화막(20)을 형성한다.
도 2b에서와 같이, 상기 제 3 산화막(20)상에 층간 산화막(21)과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 2 감광막을 각각의 플러그가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 층간 산화막(21)을 선택 식각한 후, 상기 제 2 감광막을 제거한다.
그리고, 상기 층간 산화막(21)을 마스크로 상기 제 3 산화막(20)을 에치백하여 콘택홀을 형성하고 상기 노출된 워드 라인(15) 일측의 반도체 기판(11) 상에 제 3 산화막 스페이서(20a)를 형성한다.
도 2c에서와 같이, 상기 콘택홀을 포함한 전면에 제 2 다결정 실리콘층을 형성한 후, 상기 층간 산화막(21)을 식각 종말점으로 화학 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 평탄 식각하여 플러그층(23)을 형성한다.
그리고, 상기 제 3 산화막(20), 층간 산화막(21) 및 플러그층(23)을 화학 기계 연마 방법에 의해 평탄 식각한다.
그러나 종래의 플러그 형성 방법은 자기 정렬 콘택 공정을 사용한 플러그 형성 방법에 있어서, 다음과 같은 문제점이 있었다.
첫째, 하드 마스크층과 스페이서를 질화막으로 형성하는 경우, 상기 질화막은 산화막보다 유전상수가 커 게이트 기생 정전용량이 증가하여 소자 특성이 저하된다.
둘째, 하드 마스크층과 스페이서를 산화막으로 형성하는 경우, 플러그간 분리를 위한 화학 기계 연마 공정시 연마중지시점이 불분명하여 공정 여유도가 감소된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 에피택셜 성장 공정과 식각 방지막을 사용한 전면 식각 공정을 사용하여 플러그층을 형성하므로 게이트 기생 정전용량의 증가를 방지하고 플러그간 분리 특성을 향상시키는 플러그 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 일 예에 따른 플러그 형성 방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 종래의 다른 예에 따른 플러그 형성 방법을 나타낸 공정 단면도
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 플러그 형성 방법을 나타낸 공정 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 13, 33 : 게이트 산화막
15, 35 : 워드 라인 17 : 제 1 질화막
18, 37 : 제 2 산화막 19 : 제 2 질화막
19a : 제 2 질화막 스페이서 20 : 제 3 산화막
20a, 39 : 제 3 산화막 스페이서 21, 45 : 층간 산화막
23 : 플러그층 41 : 제 1 플러그층
43 : 질화막 47 : 제 2 플러그층
본 발명의 플러그 형성 방법은 반도체 기판 상에 절연막 스페이서와 하드 마스크층을 구비한 다수개의 워드 라인들을 형성하는 단계, 상기 반도체 기판 상에 상기 워드 라인보다 낮은 두께로 제 1 에피택셜층을 성장시키는 단계, 전면에 절연막과 층간 절연막을 형성하는 단계, 상기 층간 절연막을 선택 식각하여 상기 플러그층이 형성될 부위의 제 1 에피택셜층을 노출시키는 단계, 상기 노출된 제 1 에피택셜층상에 제 2 에피택셜층을 성장시키는 단계 및 상기 절연막을 식각 종말점으로 전면 식각하여 상기 제 1, 제 2 에피택셜층이 적층된 플러그층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 플러그 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시 예에 따른 플러그 형성 방법은 도 3a에서와 같이, 반도체 기판(31)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크층인 제 2 산화막(37) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그 후, 상기 제 1 감광막을 워드 라인이 형성될 부위에만 남도록 선택적으로노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 2 산화막(37), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(31)상에 게이트 산화막(33)을 개재한 워드 라인(35)을 형성한 후, 상기 제 1 감광막을 제거한다.
그리고, 전면에 제 3 산화막을 형성하고 에치백하여 상기 워드 라인(35) 양측의 반도체 기판(31)상에 제 3 산화막 스페이서(39)를 형성한다.
도 3b에서와 같이, 전면에 300 ∼ 1200℃ 온도의 에피택셜 성장 공정을 진행하여 상기 제 3 산화막 스페이서(39) 사이의 반도체 기판(31)상에 단결정 실리콘층으로 50 ∼ 5000Å 두께의 제 1 플러그층(41)을 형성한다.
그리고, 전면에 50 ∼ 1000Å 두께의 식각 방지막인 질화막(43)을 형성한다.
여기서, 상기 질화막(43)을 300 ∼ 900℃의 온도로 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure CVD) 또는 APCVD(Atmospheric Pressure CVD) 방법을 사용하여 형성한다.
그리고 상기 질화막(43)은 후속 공정에 있어서 자기 정렬 콘택 공정시 식각 장벽 역할을 하며 그리고 플러그층 분리를 위한 화학 기계 연마 공정시 연마 중지막 역할을 한다.
도 3c에서와 같이, 상기 질화막(43)상에 층간 산화막(45)과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 2 감광막을 상기 제 1 플러그층(41) 상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 층간 산화막(45)과 질화막(43)을 선택 식각한 후, 상기 제 2 감광막을 제거한다.
도 3d에서와 같이, 전면에 에피택셜 성장 공정을 진행하여 상기 층간 산화막(45) 사이의 제 1 플러그층(41)상에 단결정 실리콘층인 제 2 플러그층(47)을 형성한다.
도 3e에서와 같이, 상기 질화막(43)을 식각 종말점으로 화학 기계 연마 방법에 의해 상기 층간 산화막(45)과 제 2 플러그층(47)을 평탄 식각한다.
본 발명의 플러그 형성 방법은 에피택셜 성장 공정과 식각 방지막을 사용한 전면 식각 공정을 사용하여 플러그층을 형성하므로, 게이트 기생 정전용량의 증가를 방지하고 공정 여유도를 증가시키므로 소자의 특성 및 수율을 향상시키는 효과가 있다.
Claims (3)
- 반도체 기판 상에 절연막 스페이서와 하드 마스크층을 구비한 다수개의 워드 라인들을 형성하는 단계;상기 반도체 기판 상에 상기 워드 라인보다 낮은 두께로 제 1 에피택셜층을 성장시키는 단계:전면에 절연막과 층간 절연막을 형성하는 단계;상기 층간 절연막을 선택 식각하여 상기 플러그층이 형성될 부위의 제 1 에피택셜층을 노출시키는 단계;상기 노출된 제 1 에피택셜층상에 제 2 에피택셜층을 성장시키는 단계:상기 절연막을 식각 종말점으로 전면 식각하여 상기 제 1, 제 2 에피택셜층이 적층된 플러그층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플러그 형성 방법.
- 제 1 항에 있어서,상기 제 1 에피택셜층을 300 ∼ 1200℃의 온도 조건에서 50 ∼ 5000Å의 두께로 형성함을 특징으로 하는 플러그 형성 방법.
- 제 1 항에 있어서,상기 절연막을 300 ∼ 900℃의 온도 조건에서 PECVD, LPCVD 또는 APCVD 방법을 사용하여 50 ∼ 1000Å의 두께로 증착된 질화막으로 형성함을 특징으로 하는 플러그 형성 방법.
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Citations (4)
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| JPH02138734A (ja) * | 1988-11-18 | 1990-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH09205065A (ja) * | 1995-11-22 | 1997-08-05 | Nec Corp | 半導体装置の製造方法 |
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| JPH0235718A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02138734A (ja) * | 1988-11-18 | 1990-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH09205065A (ja) * | 1995-11-22 | 1997-08-05 | Nec Corp | 半導体装置の製造方法 |
| KR20000027639A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체소자의 콘택 플러그 제조방법 |
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